Плата распрацоўкі FPGA ALINX AC7Z020 ZYNQ7000

Інфармацыя аб прадукце

Плата распрацоўкі ZYNQ7000 FPGA - гэта плата распрацоўкі, якая мае чып XC7Z100-1CLG400I, які з'яўляецца часткай серыі ZYNQ7000. Ён мае двух'ядравы працэсар прыкладанняў ARM на базе CortexA9 з тактавай частатой да 800 МГц, 256 КБ аператыўнай памяці на чыпе і інтэрфейс вонкавага назапашвальніка, які падтрымлівае 16/32-бітны інтэрфейс DDR2, DDR3. Плата таксама падтрымлівае дзве гігабітныя сеткавыя карты, два інтэрфейсы USB2.0 OTG, два інтэрфейсы шыны CAN2.0B, дзве SD-карты, кантролеры, сумяшчальныя з SDIO, MMC, 2 SPI, 2 UART, 2 інтэрфейсы I2C і 4 пары 32-бітных GPIO. Плата мае асноўную плату (AC7Z010), якая выкарыстоўвае два мікрасхемы DDR41 MT128K16M107TW-3 Micron з агульнай ёмістасцю 256 МБ і шырынёй шыны даных 32 біта. Плата таксама мае карыстальніцкія святлодыёды, карыстальніцкія клавішы, загаловак пашырэння, JTAG порт адладкі і блок харчавання.

Інструкцыя па ўжыванні прадукту

Каб выкарыстоўваць плату распрацоўкі ZYNQ7000 FPGA, выканайце наступныя дзеянні:

1. Падключыце блок харчавання да платы.
2. Падключыце плату да кампутара з дапамогай кабеля USB.
3. Усталюйце ўсе неабходныя драйверы для платы на свой кампутар.
4. Адкрыйце асяроддзе распрацоўкі праграмнага забеспячэння і стварыце новы праект.
5. Наладзьце налады вашага праекта для выкарыстання платы распрацоўкі ZYNQ7000 FPGA.
6. Напішыце свой код і скампілюйце яго.
7. Загрузіце скампіляваны код на дошку з дапамогай JTAG порт адладкі.
8. Праверце свой код на дошцы.

Заўвага: Звярніцеся да кіраўніцтва карыстальніка для атрымання больш падрабязнай інфармацыі аб функцыях і выкарыстанні платы.

Запіс версіі

Версія	Дата	Адпусціце	Апісанне
Вяртанне 1.0	2019-12-15	Рэйчел Чжоу	Першы выпуск

Асноўная плата AC7Z010

Асноўная плата AC7Z010 Увядзенне

• AC7Z010 (мадэль асноўнай платы, тое ж самае ніжэй) Асноўная плата FPGA, чып ZYNQ заснаваны на XC7Z010-1CLG400I серыі ZYNQ7000 кампаніі XILINX. Сістэма PS чыпа ZYNQ аб'ядноўвае два працэсары ARM CortexTM-A9, злучэння AMBA®, унутраную памяць, інтэрфейсы знешняй памяці і перыферыйныя прылады. FPGA чыпа ZYNQ змяшчае мноства праграмуемых лагічных ячэек, DSP і ўнутраную аператыўную памяць.
• Гэтая асноўная плата выкарыстоўвае два мікрасхемы DDR41 MT128K16M107TW-3 Micron, кожная з якіх мае ёмістасць 256 МБ; дзве мікрасхемы DDR аб'ядноўваюцца, каб сфармаваць 32-бітную шырыню шыны даных, а тактавая частата чытання і запісу даных паміж ZYNQ і DDR3 да 533 МГц; гэтая канфігурацыя можа задаволіць патрэбы апрацоўкі дадзеных сістэмы з высокай прапускной здольнасцю
• Для злучэння з платай-носьбітам два раздымы «плата-плата» гэтай асноўнай платы пашыраны партамі USB на баку PS, інтэрфейсамі Gigabit Ethernet, слотам для SD-карты і іншымі астатнімі партамі MIO (48). Як і амаль усе парты ўводу-выводу (100) BANK13 (толькі для AC7Z010), BAN34 і BANK35 на баку PL, ўзроўні ўводу-выводу BANK34 і BANK35 могуць быць прадастаўлены праз апорную плату для задавальнення патрабаванняў карыстальнікаў да інтэрфейсаў розных узроўняў. Для карыстальнікаў, якім патрабуецца шмат уводу-вываду, гэтая базавая плата стане добрым выбарам. Частка злучэння IO, чып ZYNQ да інтэрфейсу паміж роўнай даўжынёй і дыферэнцыяльнай апрацоўкай, а памер асноўнай платы складае ўсяго 35 * 42 (мм), што вельмі падыходзіць для другаснай распрацоўкі.

Чып ZYNQ

Асноўная плата FPGA AC7Z010 выкарыстоўвае мікрасхему Xilinx серыі Zynq7000, модуль XC7Z010-1CLG400I. Сістэма PS чыпа аб'ядноўвае два працэсары ARM Cortex™-A9, унутраную памяць, інтэрфейсы знешняй памяці і перыферыйныя прылады AMBA®. Гэтыя перыферыйныя прылады ў асноўным уключаюць інтэрфейс шыны USB, інтэрфейс Ethernet, інтэрфейс SD/SDIO, інтэрфейс шыны I2C, інтэрфейс шыны CAN, інтэрфейс UART, GPIO і г. д. PS можа працаваць незалежна і запускацца пры ўключэнні або скідзе. На малюнку 2-2-1 падрабязна прадстаўлена агульная блок-схема чыпа ZYNQ7000.

Асноўныя параметры часткі сістэмы PS наступныя:

• Двух'ядравы працэсар прыкладанняў ARM на базе CortexA9, архітэктура ARM-v7, да 800 МГц
• 32 КБ інструкцый і кэш даных узроўню 1 на працэсар, 512 КБ кэш-памяці ўзроўню 2 для 2 працэсараў
• Убудаванае ПЗУ для загрузкі і 256 КБ аператыўнай памяці
• Інтэрфейс знешняга назапашвальніка, падтрымка 16/32-бітнага інтэрфейсу DDR2, DDR3
• Падтрымка двух гігабітных сеткавых карт: дывергентна-агрэгатны інтэрфейс DMA, GMII, RGMII, SGMII
• Два інтэрфейсы USB2.0 OTG, кожны з якіх падтрымлівае да 12 вузлоў
• Два інтэрфейсу шыны CAN2.0B
• Дзве SD-карты, SDIO, MMC-сумяшчальныя кантролеры
• 2 SPI, 2 UART, 2 інтэрфейсы I2C
• 4 пары 32-бітных GPIO, 54 (32 + 22) у якасці сістэмнага ўводу-выводу PS, 64 падключаны да PL
• Злучэнне з высокай прапускной здольнасцю ў межах PS і PS да PL

Асноўныя параметры лагічнай часткі PL наступныя:

• Лагічныя вочкі: 28K
• Пошукавыя табліцы (LUT): 17600
• Шлапанцы: 35,200 XNUMX
• 18x25MACC: 80
• Блок аператыўнай памяці: 240 КБ
• Два AD пераўтваральніка для ўбудаванай сістэмыtage, датчык тэмпературы і да 17 знешніх дыферэнцыяльных уваходных каналаў, 1 Мбіт/с
• Клас хуткасці мікрасхемы XC7Z100-1CLG400I роўны -1, прамысловы клас, пакет BGA400, крок штыфта роўны 0.8 мм, азначэнне канкрэтнай мадэлі мікрасхемы серыі ZYNQ7000 паказана на малюнку 2-2-2

DDR3 DRAM

• Асноўная плата FPGA AC7Z010 абсталявана двума чыпамі Micron DDR3 SDRAM (усяго 1 ГБ), мадэль MT41K128M16TW-107 (сумяшчальная з Hynix
• H5TQ2G63AFR-PBI). Агульная шырыня шыны DDR3 SDRAM складае 32 біта. DDR3 SDRAM працуе на максімальнай хуткасці 533 МГц (хуткасць перадачы дадзеных 1066 Мбіт/с). Сістэма памяці DDR3 непасрэдна падключана да інтэрфейсу памяці BANK 502 сістэмы апрацоўкі ZYNQ (PS). Канкрэтная канфігурацыя DDR3 SDRAM паказана ў табліцы 2-3-1 ніжэй:

Лік біта	Мадэль чыпа	Ёмістасць	Фабрыка
U8, U9	MT41K128M16TW-107	256 М x 16 біт	Мікрон

Табліца 2-3-1: Канфігурацыя DDR3 SDRAM

Апаратная канструкцыя DDR3 патрабуе строгага ўліку цэласнасці сігналу. Мы ў поўнай меры ўлічылі адпаведны супраціў рэзістара/выводу, кантроль імпедансу трасы і кантроль даўжыні трасы пры распрацоўцы схемы і друкаванай платы, каб забяспечыць высокую хуткасць і стабільную працу DDR3.

Прызначэнне кантактаў DDR3 DRAM:

Назва сігналу	Імя PIN-кода ZYNQ	PIN-код ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_СКІД	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

Флэш QSPI

Асноўная плата FPGA AC7Z010 абсталявана адным 256MBit Quad-SPI FLASH чыпам, мадэль флэш-памяці W25Q256FVEI, якая выкарыстоўвае 3.3V CMOS voltagе стандарт. Дзякуючы энерганезалежнай прыродзе QSPI FLASH, яе можна выкарыстоўваць у якасці загрузачнай прылады для захавання вобраза загрузкі сістэмы. Гэтыя выявы ў асноўным уключаюць біт FPGA files, код прыкладання ARM і іншыя дадзеныя карыстальніка fileс. Канкрэтныя мадэлі і звязаныя з імі параметры QSPI FLASH паказаны ў табліцы 2-4-1.

Пазіцыя	мадэль	Ёмістасць	Фабрыка
U15	W25Q256FVEI	32 МБ	Winbond

Табліца 2-4-1: Спецыфікацыя QSPI FLASH
QSPI FLASH падключаецца да порта GPIO BANK500 у раздзеле PS чыпа ZYNQ. У канструкцыі сістэмы функцыі порта GPIO гэтых партоў PS неабходна наладзіць як інтэрфейс QSPI FLASH. Малюнак 2-4-1 паказвае QSPI Flash на схеме.

Наладзьце прызначэнне кантактаў чыпа:

Назва сігналу	Імя PIN-кода ZYNQ	PIN-код ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Канфігурацыя гадзінніка

Асноўная плата AC7Z010 забяспечвае актыўны такт для сістэмы PS, каб сістэма PS магла працаваць незалежна.
Крыніца сістэмнага гадзінніка PS
Мікрасхема ZYNQ забяспечвае ўваход тактавай частаты 33.333333 МГц для часткі PS праз крышталь X1 на асноўнай плаце. Тактавы ўваход падлучаны да кантакту PS_CLK_500 мікрасхемы ZYNQ BANK500. Яго прынцыповая схема паказана на малюнку 2-5-1:

Прызначэнне штыфта гадзінніка:

Назва сігналу	Штыфт ZYNQ
PS_CLK_500	E7

Электразабеспячэнне
Блок харчавання абtagНапругай асноўнай платы AC7Z010 з'яўляецца 5 В пастаяннага току, які падаецца пры падключэнні апорнай платы. Акрамя таго, харчаванне BANK34 і BANK35 таксама забяспечваецца праз плату-носьбіт. Прынцыповая схема блока харчавання на асноўнай плаце паказана на малюнку 2-6-1:

Плата распрацоўшчыка FPGA сілкуецца ад + 5 В і пераўтворыцца ў + 1.0 В, + 1.8 В, + 1.5 В, + 3.3 В чатыры крыніцы сілкавання праз чатыры мікрасхемы сілкавання пастаяннага і пастаяннага току. Выхадны ток + 1.0 В можа дасягаць 6 А, выхадны ток + 1.8 В і + 1.5 В - 3 А, выхадны ток + 3.3 В - 500 мА. J29 таксама мае 4 кантакты кожны для падачы харчавання на FPGA BANK34 і BANK35. Па змаўчанні - 3.3 В. Карыстальнікі могуць змяніць магутнасць BANK34 і BANK35, змяніўшы VCCIO34 і VCCIO35 на аб'яднальнай плаце. 1.5 В стварае VTT і VREF voltagпатрабуецца для DDR3 праз TPS51206 TI. Функцыі кожнага размеркавання магутнасці паказаны ў наступнай табліцы:

Электразабеспячэнне	Функцыя
+1.0В	ZYNQ PS і PL раздзел Core Voltage
+1.8В	ZYNQ PS і PL частковы дапаможны томtage BANK501 IO томtage
+3.3В	ZYNQ Bank0, Bank500, QSIP FLASH Гадзіннікавы крышталь

+1.5В	DDR3, ZYNQ Bank501
VREF, VTT (+0.75 В)	DDR3
VCCIO34/35	Банк34, Банк35

Паколькі крыніца харчавання ZYNQ FPGA мае патрабаванні да паслядоўнасці ўключэння, мы спраектавалі схему ў адпаведнасці з патрабаваннямі да магутнасці мікрасхемы. Паслядоўнасць уключэння: +1.0 В -> +1.8 В -> (+1.5 В, +3.3 В, VCCIO) схема схемы для забеспячэння нармальнай працы чыпа. Паколькі стандарты ўзроўню BANK34 і BANK35 вызначаюцца крыніцай харчавання, якая забяспечваецца апорнай платай, самае высокае - 3.3 В. Калі вы распрацоўваеце апорную плату для забеспячэння сілкавання VCCIO34 і VCCIO35 для асноўнай платы, паслядоўнасць уключэння будзе павольней, чым + 5 В.

AC7Z010 Памер асноўнай платы

Прызначэнне кантактаў раздыма ад платы да платы
Асноўная плата мае ў агульнай складанасці два высакахуткасных порта пашырэння. Ён выкарыстоўвае два 120-кантактныя міжплатныя раздымы (J29/J30) для падлучэння да апорнай платы. Адлегласць паміж PIN-кодамі платы і раздыма платы складае 0.5 мм, у тым ліку J29 падключаецца да сілкавання 5 В, уваходнага сілкавання VCCIO, некаторых сігналаў уводу-выводу і JTAG сігналаў, а J30 падключаецца да астатніх сігналаў IO і MIO. Узровень уводу-выводу BANK34 і BANK35 можна змяніць шляхам рэгулявання ўваходу VCCIO на раздыме, самы высокі ўзровень не перавышае 3.3 В. Распрацаваная намі плата носьбіта AX7Z010 па змаўчанні мае напругу 3.3 В. Звярніце ўвагу, што IO BANK13 не з'яўляецца

Прызначэнне кантактаў платы і раздыма платы J29

Штыфт J29	Сігнал  Імя	Штыфт ZYNQ Нумар	Штыфт J29	Назва сігналу	Штыфт ZYNQ Нумар
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	Т20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	Т16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	Т17	58	IO34_L13P	N18
59	GND	–	60	GND	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	Т15
67	IO34_L24N	P16	68	IO34_L5P	Т14
69	GND	–	70	GND	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	Т12
75	IO34_L1P	Т11	76	IO34_L6N	R14
77	IO34_L1N	Т10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_ГАТОВА	R11

Прызначэнне кантактаў платы і раздыма платы J30

Штыфт J30	Назва сігналу	Штыфт ZYNQ Нумар	Штыфт J30	Назва сігналу	ZYNQ PIN-код
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	Т13	10	GND	Т13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	К19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	Т13	20	GND	Т13
21	IO35_L8P	М17	22	IO35_L9N	L20
23	IO35_L8N	М18	24	IO35_L9P	L19
25	IO35_L7P	М19	26	IO35_L6P	F16
27	IO35_L7N	М20	28	IO35_L6N	F17
29	GND	Т13	30	GND	Т13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	Т13	40	GND	Т13
41	IO35_L12N	К18	42	IO35_L14N	H18
43	IO35_L12P	К17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	К14
47	IO35_L24P	К16	48	IO35_L20N	J14
49	GND	Т13	50	GND	Т13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	М14
57	IO35_L22P	L14	58	IO35_L23N	М15
59	GND	Т13	60	GND	Т13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	Т13	70	GND	Т13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	Т13	80	GND	Т13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	Т13	90	GND	Т13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	Т13	100	GND	Т13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	Т13	110	GND	Т13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

Дакументы / Рэсурсы

Плата распрацоўкі FPGA ALINX AC7Z020 ZYNQ7000 [pdfКіраўніцтва карыстальніка AC7Z020, AC7Z020 Плата распрацоўкі FPGA ZYNQ7000, Плата распрацоўкі FPGA ZYNQ7000, Плата распрацоўкі FPGA, Плата распрацоўкі, Плата

Спасылкі

• Кіраўніцтва карыстальніка