eCPRI 英特尔® FPGA IP 设计
Examp用户指南
针对英特尔® 更新
Quartus®
Prime 设计套件:23.1
IP 版本:2.0.3
快速入门指南
增强型通用公共无线电接口 (eCPRI) 英特尔® FPGA IP 核实现了 eCPRI 规范版本 2.0。 eCPRI Intel FPGA IP 提供仿真测试平台和硬件设计扩展amp支持编译和硬件测试的文件。 当您生成设计前ampLE,参数编辑器自动创建 file需要模拟、编译和测试设计ample在硬件中。
编译后的硬件设计example 运行于:
- 英特尔 Agilex™ 7 I 系列 FPGA 开发套件
- 英特尔 Agilex 7 I 系列收发器 SoC 开发套件
- 英特尔 Agilex 7 F 系列收发器 SoC 开发套件
- 适用于 H-tile 设计 ex 的英特尔 Stratix® 10 GX 收发器信号完整性开发套件amp莱斯
- 适用于 E-tile 设计 ex 的英特尔 Stratix 10 TX 收发器信号完整性开发套件amp莱斯
- 英特尔 Arria® 10 GX 收发器信号完整性开发套件
Intel 提供了一个仅编译的 examp可以用来快速估计 IP 内核面积和时序的项目。
测试台和设计前amp该文件支持 eCPRI IP 的 Intel Stratix 25 H-tile 或 E-tile 以及 Intel Agilex 10 E-tile 或 F-tile 设备变体的 10G 和 7G 数据速率。
笔记: eCPRI IP 设计扩展amp在当前版本中,具有互通功能 (IWF) 的文件仅适用于 9.8 Gbps CPRI 线路比特率。
笔记: eCPRI IP 设计扩展amp该文件不支持 Intel Arria 10 设计中 10G 数据速率的动态重新配置。
eCPRI Intel FPGA IP 核设计扩展amp乐支持以下功能:
- 内部 TX 到 RX 串行环回模式
- 流量生成器和检查器
- 基本数据包检查功能
- 能够使用系统控制台运行设计并重置设计以进行重新测试
英特尔公司。 版权所有。 英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格,但保留随时更改任何产品和服务的权利,恕不另行通知。 英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务,除非英特尔明确书面同意。 建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
ISO 9001:2015注册
图 1. Design Ex 的开发步骤ample
相关信息
- eCPRI 英特尔 FPGA IP 用户指南
- eCPRI 英特尔 FPGA IP 发行说明
1.1. 硬件和软件要求
测试前任ample设计,使用以下硬件和软件:
- 英特尔 Quartus® Prime 专业版软件版本 23.1
- 系统控制台
- 支持的模拟器:
— 西门子* EDA QuestaSim*
— 新思科技* VCS*
— 新思科技 VCS MX
— Aldec* Riviera-PRO*
— Cadence* Xcelium* - 开发套件:
— 英特尔 Agilex 7 I 系列 FPGA 开发套件
— Intel Agilex 7 I 系列收发器 SoC 开发套件
— Intel Agilex 7 F 系列收发器 SoC 开发套件
— 用于 H-tile 器件变体设计的 Intel Stratix 10 GX 收发器信号完整性开发套件ample
— 用于 E-tile 设备变体设计 ex 的 Intel Stratix 10 TX 收发器信号完整性开发ample
— Intel Arria 10 GX 收发器信号完整性开发套件
相关信息
- 英特尔 Agilex 7 I 系列 FPGA 开发套件用户指南
- 英特尔 Agilex 7 I 系列收发器 SoC 开发套件用户指南
- 英特尔 Agilex 7 F 系列收发器 SoC 开发套件用户指南
- Intel Stratix 10 GX 收发器信号完整性开发套件用户指南
- Intel Stratix 10 TX 收发器信号完整性开发套件用户指南
- 英特尔 Arria 10 GX 收发器信号完整性开发套件用户指南
1.2. 生成设计
先决条件:收到 eCPRI 后 web-核心IP,保存 web-核心安装程序到本地。在 Windows/Linux 上运行安装程序。出现提示时,安装 webcore 到与 Intel Quartus Prime 文件夹相同的位置。
eCPRI Intel FPGA IP 现在出现在 IP 目录中。
如果您还没有用于集成 eCPRI Intel FPGA IP 核的 Intel Quartus Prime Pro Edition 项目,则必须创建一个。
- 在 Intel Quartus Prime Pro Edition 软件中,点击 File ➤ New Project Wizard 创建一个新的 Intel Quartus Prime 工程,或者点击 File ➤ 打开项目以打开现有的 Intel Quartus Prime 项目。 该向导会提示您指定一个设备。
- 指定器件系列和满足速度等级要求的器件。
- 单击“完成”。
- 在 IP 目录中,找到并双击 eCPRI Intel FPGA IP。将出现“新 IP 变体”窗口。
按照以下步骤生成 eCPRI IP 硬件设计 examp乐和测试台:
- 在 IP 目录中,找到并双击 eCPRI Intel FPGA IP。将出现“新 IP 变体”窗口。
- 单击确定。 出现参数编辑器。
图 2. ExampeCPRI Intel FPGA IP 参数编辑器中的 Design 选项卡 - 指定顶级名称为您的自定义 IP 变体。 参数编辑器将 IP 变体设置保存在 file 命名的.ip。
- 单击确定。 出现参数编辑器。
- 在 General 选项卡上,指定 IP 核变体的参数。
笔记: • 生成设计扩展时,必须在 eCPRI IP 参数编辑器中打开流参数。amp启用互通功能 (IWF) 支持参数的文件,
• 生成设计ex 时,必须将CPRI 线路比特率(Gbit/s) 设置为其他。amp启用互通功能 (IWF) 支持参数的文件。 - 在前ample Design选项卡,选择仿真选项生成测试平台,选择综合选项生成硬件examp文件设计,并选择综合和仿真选项来生成测试平台和硬件设计examp勒。
- 用于顶级模拟的语言 file,选择 Verilog 或 VHDL。
笔记: 仅当您为前任选择“模拟”选项时,此选项才可用amp设计。 - 对于顶级综合语言 file,选择 Verilog 或 VHDL。
笔记: 仅当您为前任选择综合选项时,此选项才可用amp设计。 - 对于通道数,您可以输入适合您的设计的通道数(1 到 4)。默认值为 1。
- 单击生成示例amp乐设计。 选择前任amp出现 le Design Directory 窗口。
- 如果你想修改设计前amp从显示的默认值 (ecpri_0_testbench) 中选择文件目录路径或名称,浏览到新路径并输入新设计 examp目录名。
- 单击“确定”。
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eCPRI 英特尔 FPGA IP 用户指南
1.3. 目录结构
eCPRI IP 核设计扩展ample file 目录包含以下生成的 files 为设计前amp勒。
图 3. 生成的Ex的目录结构amp设计
笔记:
- 仅存在于 Intel Arria 10 IP 设计 ex 中amp勒变异。
- 仅存在于 Intel Stratix 10(H-tile 或 E-tile)IP 设计中amp勒变异。
- 仅存在于英特尔 Agilex E-tile IP 设计 ex 中amp勒变异。
表 1. eCPRI Intel FPGA IP 核测试平台 File 描述
File 名字 | 描述 |
关键测试台和仿真 Files | |
<设计_example_dir>/simulation/testbench/ecpri_tb.sv | 顶层测试平台 file. 测试平台实例化 DUT 包装器并运行 Verilog HDL 任务以生成和接受数据包。 |
<设计_example_dir>/simulation/testbench/ecpri_ed.sv | 实例化 DUT 和其他测试平台组件的 DUT 包装器。 |
<设计_example_dir>/simulation/ed_fw/flow.c | C代码源 file. |
测试台脚本 | |
<设计_example_dir>/simulation/setup_scripts/mentor/run_vsim.do | 用于运行测试平台的西门子 EDA QuestaSim 脚本。 |
<设计_example_dir>/simulation/setup_scripts/synopsys/vcs/run_vcs.sh | 用于运行测试平台的 Synopsys VCS 脚本。 |
<设计_example_dir>/simulation/setup_scripts/synopsys/vcsmx/run_vcsmx.sh | Synopsys VCS MX 脚本(结合了 Verilog HDL 和 SystemVerilog with VHDL)来运行测试平台。 |
<设计_example_dir>/simulation/setup_scripts/aldec/run_rivierapro.tcl | 用于运行测试平台的 Aldec* Riviera-PRO 脚本。 |
<设计_example_dir>/simulation/setup_scripts/xcelium/run_xcelium.sh | 用于运行测试平台的 Cadence* Xcelium 脚本。 |
表 2. eCPRI Intel FPGA IP 核硬件设计扩展ample File 描述
File 名字 | 描述 |
<设计_example_dir>/synthesis/quartus/ecpri_ed.qpf | 英特尔 Quartus Prime 项目 file. |
<设计_example_dir>/synthesis/quartus/ecpri_ed.qsf | 英特尔 Quartus Prime 项目设置 file. |
<设计_example_dir>/synthesis/quartus/ecpri_ed.sdc | Synopsys 设计约束 file秒。 您可以复制和修改这些 file适用于您自己的 Intel Stratix 10 设计。 |
<设计_example_dir>/synthesis/testbench/ecpri_ed_top.sv | 顶层 Verilog HDL 设计实例ample file. |
<设计_example_dir>/synthesis/testbench/ecpri_ed.sv | 实例化 DUT 和其他测试平台组件的 DUT 包装器。 |
<设计_example_dir>/synthesis/quartus/ecpri_s10.tcl | 主要的 file 用于访问系统控制台(适用于 Intel Stratix 10 H-tile 和 E-tile 设计)。 |
<设计_example_dir>/synthesis/quartus/ecpri_a10.tcl | 主要的 file 用于访问系统控制台(在 Intel Arria 10 设计中可用)。 |
<设计_example_dir>/synthesis/quartus/ecpri_agilex.tcl | 主要的 file 用于访问系统控制台(在英特尔 Agilex 7 设计中可用)。 |
1.4. 模拟设计实例amp测试平台
图 4. 程序
按照以下步骤模拟测试台:
- 在命令提示符下,切换到测试台仿真目录ample_dir>/simulation/setup_scripts.
- 对于 Intel Agilex F-tile 设备变体,请执行以下步骤:
A。导航至ample_dir>/simulation/quartus 目录并运行以下两个命令: quartus_ipgenerate –run_default_mode_op ecpri_ed -c ecpri_ed quartus_tlg ecpri_ed
或者,您可以在 Intel Quartus Prime Pro Edition 中打开 ecpri_ed.qpf 项目并执行编译,直到支持逻辑生成tage.
b.导航至ample_dir>/simulation/setup_scripts 目录。
C。运行以下命令: ip-setup-simulation --quartus-project=../quartus/ecpri_ed.qpf - 为您选择的支持的模拟器运行模拟脚本。 该脚本在模拟器中编译并运行测试平台。 请参阅表模拟测试台的步骤。
笔记: VHDL 语言对仿真的支持仅适用于 QuestaSim 和 VCS MX 仿真器。 Verilog 语言对仿真的支持适用于表:仿真测试台的步骤中列出的所有仿真器。 - 分析结果。测试台收发包成功,并显示“PASSED”。
表 3. 模拟测试平台的步骤
模拟器 | 指示 |
问题模拟 | 在命令行中,输入 vsim -do run_vsim.do 如果您希望在不启动 QuestaSim GUI 的情况下进行模拟,请输入 vsim -c -do run_vsim.do |
版本控制系统 | • 在命令行中,键入sh run_vcs.sh • 导航至ample_dir>/simulation/setup_scripts/ synopsys/vcs 并运行以下命令:sh run_vcs.sh |
风控系统MX | 在命令行中输入 sh run_vcsmx.sh |
里维埃拉-PRO | 在命令行中,输入 vsim -c -do run_rivierapro.tcl 笔记: 仅在 Intel Stratix 10 H-tile 设计变体中受支持。 |
Xcelium(1) | 在命令行中,键入 sh run_xcelium.sh |
- eCPRI Intel FPGA IP 设计扩展不支持此模拟器amp启用 IWF 功能后生成的文件。
Samp输出: 以下amp文件输出说明了 eCPRI IP 设计扩展的成功模拟测试运行amp未启用 IWF 功能且通道数 = 4 的文件:
# 等待 RX 对齐
# RX 相差校正已锁定
# RX 通道对齐已锁定
# 等待链路故障清除
# 链路故障清除
# MAC源地址0_0通道0:33445566
# MAC源地址0_1通道0:00007788
# MAC 目标地址 0_0 通道 0: 33445566
# MAC 目标地址 0_1 通道 0: 00007788
# MAC 目标地址 1_0 通道 0: 11223344
# MAC 目标地址 1_1 通道 0: 00005566
# MAC 目标地址 2_0 通道 0: 22334455
# MAC 目标地址 2_1 通道 0: 00006677
# MAC 目标地址 3_0 通道 0: 44556677
# MAC 目标地址 3_1 通道 0: 00008899
# MAC 目标地址 4_0 通道 0: 66778899
# MAC 目标地址 4_1 通道 0: 0000aabb
# MAC 目标地址 5_0 通道 0: 778899aa
# MAC 目标地址 5_1 通道 0: 0000bbcc
# MAC 目标地址 6_0 通道 0: 8899aabb
# MAC 目标地址 6_1 通道 0: 0000ccdd
# MAC 目标地址 7_0 通道 0: 99aabbcc
# MAC 目标地址 7_1 通道 0: 0000ddee
# eCPRI 公共控制通道 0:00000041
# 使能中断eCPRI公共控制通道0:00000241
# eCPRI 版本通道 0:2
# MAC源地址0_0通道1:33445566
# MAC源地址0_1通道1:00007788
# MAC 目标地址 0_0 通道 1: 33445566
# MAC 目标地址 0_1 通道 1: 00007788
# MAC 目标地址 1_0 通道 1: 11223344
# MAC 目标地址 1_1 通道 1: 00005566
# MAC 目标地址 2_0 通道 1: 22334455
# MAC 目标地址 2_1 通道 1: 00006677
# MAC 目标地址 3_0 通道 1: 44556677
# MAC 目标地址 3_1 通道 1: 00008899
# MAC 目标地址 4_0 通道 1: 66778899
# MAC 目标地址 4_1 通道 1: 0000aabb
# MAC 目标地址 5_0 通道 1: 778899aa
# MAC 目标地址 5_1 通道 1: 0000bbcc
# MAC 目标地址 6_0 通道 1: 8899aabb
# MAC 目标地址 6_1 通道 1: 0000ccdd
# MAC 目标地址 7_0 通道 1: 99aabbcc
# MAC 目标地址 7_1 通道 1: 0000ddee
# eCPRI 公共控制通道 1:00000041
# 使能中断eCPRI公共控制通道1:00000241
# eCPRI 版本通道 1:2
# MAC源地址0_0通道2:33445566
# MAC源地址0_1通道2:00007788
# MAC 目标地址 0_0 通道 2: 33445566
# MAC 目标地址 0_1 通道 2: 00007788
# MAC 目标地址 1_0 通道 2: 11223344
# MAC 目标地址 1_1 通道 2: 00005566
# MAC 目标地址 2_0 通道 2: 22334455
# MAC 目标地址 2_1 通道 2: 00006677
# MAC 目标地址 3_0 通道 2: 44556677
# MAC 目标地址 3_1 通道 2: 00008899
# MAC 目标地址 4_0 通道 2: 66778899
# MAC 目标地址 4_1 通道 2: 0000aabb
# MAC 目标地址 5_0 通道 2: 778899aa
# MAC 目标地址 5_1 通道 2: 0000bbcc
# MAC 目标地址 6_0 通道 2: 8899aabb
# MAC 目标地址 6_1 通道 2: 0000ccdd
# MAC 目标地址 7_0 通道 2: 99aabbcc
# MAC 目标地址 7_1 通道 2: 0000ddee
# eCPRI 公共控制通道 2:00000041
# 使能中断eCPRI公共控制通道2:00000241
# eCPRI 版本通道 2:2
# MAC源地址0_0通道3:33445566
# MAC源地址0_1通道3:00007788
# MAC 目标地址 0_0 通道 3: 33445566
# MAC 目标地址 0_1 通道 3: 00007788
# MAC 目标地址 1_0 通道 3: 11223344
# MAC 目标地址 1_1 通道 3: 00005566
# MAC 目标地址 2_0 通道 3: 22334455
# MAC 目标地址 2_1 通道 3: 00006677
# MAC 目标地址 3_0 通道 3: 44556677
# MAC 目标地址 3_1 通道 3: 00008899
# MAC 目标地址 4_0 通道 3: 66778899
# MAC 目标地址 4_1 通道 3: 0000aabb
# MAC 目标地址 5_0 通道 3: 778899aa
# MAC 目标地址 5_1 通道 3: 0000bbcc
# MAC 目标地址 6_0 通道 3: 8899aabb
# MAC 目标地址 6_1 通道 3: 0000ccdd
# MAC 目标地址 7_0 通道 3: 99aabbcc
# MAC 目标地址 7_1 通道 3: 0000ddee
# eCPRI 公共控制通道 3:00000041
# 使能中断eCPRI公共控制通道3:00000241
# eCPRI 版本通道 3:2
# __________________________________________________________
#信息:脱离重置状态
# __________________________________________________________
#
#
# 通道 0 eCPRI TX SOP 计数:0
# 通道 0 eCPRI TX EOP 计数:0
# 通道 0 eCPRI RX SOP 计数:0
# 通道 0 eCPRI RX EOP 计数:0
# 通道 0 外部 PTP TX SOP 计数:0
# 通道 0 外部 PTP TX EOP 计数:0
# 通道 0 外部 MISC TX SOP 计数:0
# 通道 0 外部 MISC TX EOP 计数:0
# 通道 0 外部 RX SOP 计数:0
# 通道 0 外部 RX EOP 计数:0
# 通道 1 eCPRI TX SOP 计数:0
# 通道 1 eCPRI TX EOP 计数:0
# 通道 1 eCPRI RX SOP 计数:0
# 通道 1 eCPRI RX EOP 计数:0
# 通道 1 外部 PTP TX SOP 计数:0
# 通道 1 外部 PTP TX EOP 计数:0
# 通道 1 外部 MISC TX SOP 计数:0
# 通道 1 外部 MISC TX EOP 计数:0
# 通道 1 外部 RX SOP 计数:0
# 通道 1 外部 RX EOP 计数:0
# 通道 2 eCPRI TX SOP 计数:0
# 通道 2 eCPRI TX EOP 计数:0
# 通道 2 eCPRI RX SOP 计数:0
# 通道 2 eCPRI RX EOP 计数:0
# 通道 2 外部 PTP TX SOP 计数:0
# 通道 2 外部 PTP TX EOP 计数:0
# 通道 2 外部 MISC TX SOP 计数:0
# 通道 2 外部 MISC TX EOP 计数:0
# 通道 2 外部 RX SOP 计数:0
# 通道 2 外部 RX EOP 计数:0
# 通道 3 eCPRI TX SOP 计数:0
# 通道 3 eCPRI TX EOP 计数:0
# 通道 3 eCPRI RX SOP 计数:0
# 通道 3 eCPRI RX EOP 计数:0
# 通道 3 外部 PTP TX SOP 计数:0
# 通道 3 外部 PTP TX EOP 计数:0
# 通道 3 外部 MISC TX SOP 计数:0
# 通道 3 外部 MISC TX EOP 计数:0
# 通道 3 外部 RX SOP 计数:0
# 通道 3 外部 RX EOP 计数:0
# __________________________________________________________
# INFO: 开始传输数据包
# __________________________________________________________
#
#
# INFO:等待通道 0 eCPRI TX 流量传输完成
# 信息:通道 0 eCPRI TX 流量传输已完成
# INFO:等待通道 0 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 0 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 0 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 0 eCPRI 外部 TX Misc 流量传输已完成
# INFO:等待通道 1 eCPRI TX 流量传输完成
# 信息:通道 1 eCPRI TX 流量传输已完成
# INFO:等待通道 1 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 1 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 1 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 1 eCPRI 外部 TX Misc 流量传输已完成
# INFO:等待通道 2 eCPRI TX 流量传输完成
# 信息:通道 2 eCPRI TX 流量传输已完成
# INFO:等待通道 2 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 2 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 2 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 2 eCPRI 外部 TX Misc 流量传输已完成
# INFO:等待通道 3 eCPRI TX 流量传输完成
# 信息:通道 3 eCPRI TX 流量传输已完成
# INFO:等待通道 3 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 3 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 3 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 3 eCPRI 外部 TX Misc 流量传输已完成
# __________________________________________________________
# INFO: 停止传输数据包
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: 检查数据包统计信息
# __________________________________________________________
#
#
# 通道 0 eCPRI SOP 传输:300
# 通道 0 eCPRI EOP 传输:300
# 收到的通道 0 eCPRI SOP:300
# 收到的通道 0 eCPRI EOP:300
# 通道 0 eCPRI 报告错误:0
# 通道 0 发送的外部 PTP SOP:4
# 通道 0 发送的外部 PTP EOP:4
# 通道 0 传输的外部 MISC SOP:128
# 通道 0 传输的外部 MISC EOP:128
# 通道 0 收到的外部 SOP:132
# 通道 0 收到的外部 EOP:132
# 通道 0 收到的外部 PTP SOP:4
# 通道 0 收到外部 PTP EOP:4
# 通道 0 收到的外部 MISC SOP:128
# 通道 0 收到外部 MISC EOP:128
# 通道 0 报告外部错误:0
# 通道 0 外部时间amp 报告指纹错误:0
# 通道 1 eCPRI SOP 传输:300
# 通道 1 eCPRI EOP 传输:300
# 收到的通道 1 eCPRI SOP:300
# 收到的通道 1 eCPRI EOP:300
# 通道 1 eCPRI 报告错误:0
# 通道 1 发送的外部 PTP SOP:4
# 通道 1 发送的外部 PTP EOP:4
# 通道 1 传输的外部 MISC SOP:128
# 通道 1 传输的外部 MISC EOP:128
# 通道 1 收到的外部 SOP:132
# 通道 1 收到的外部 EOP:132
# 通道 1 收到的外部 PTP SOP:4
# 通道 1 收到外部 PTP EOP:4
# 通道 1 收到的外部 MISC SOP:128
# 通道 1 收到外部 MISC EOP:128
# 通道 1 报告外部错误:0
# 通道 1 外部时间amp 报告指纹错误:0
# 通道 2 eCPRI SOP 传输:300
# 通道 2 eCPRI EOP 传输:300
# 收到的通道 2 eCPRI SOP:300
# 收到的通道 2 eCPRI EOP:300
# 通道 2 eCPRI 报告错误:0
# 通道 2 发送的外部 PTP SOP:4
# 通道 2 发送的外部 PTP EOP:4
# 通道 2 传输的外部 MISC SOP:128
# 通道 2 传输的外部 MISC EOP:128
# 通道 2 收到的外部 SOP:132
# 通道 2 收到的外部 EOP:132
# 通道 2 收到的外部 PTP SOP:4
# 通道 2 收到外部 PTP EOP:4
# 通道 2 收到的外部 MISC SOP:128
# 通道 2 收到外部 MISC EOP:128
# 通道 2 报告外部错误:0
# 通道 2 外部时间amp 报告指纹错误:0
# 通道 3 eCPRI SOP 传输:300
# 通道 3 eCPRI EOP 传输:300
# 收到的通道 3 eCPRI SOP:300
# 收到的通道 3 eCPRI EOP:300
# 通道 3 eCPRI 报告错误:0
# 通道 3 发送的外部 PTP SOP:4
# 通道 3 发送的外部 PTP EOP:4
# 通道 3 传输的外部 MISC SOP:128
# 通道 3 传输的外部 MISC EOP:128
# 通道 3 收到的外部 SOP:132
# 通道 3 收到的外部 EOP:132
# 通道 3 收到的外部 PTP SOP:4
# 通道 3 收到外部 PTP EOP:4
# 通道 3 收到的外部 MISC SOP:128
# 通道 3 收到外部 MISC EOP:128
# 通道 3 报告外部错误:0
# 通道 3 外部时间amp 报告指纹错误:0
# __________________________________________________________
# 信息:测试通过
#
# __________________________________________________________
Samp输出: 以下amp文件输出说明了 eCPRI IP 设计扩展的成功模拟测试运行amp启用 IWF 功能且通道数 = 4 的文件:
# 启用 CPRI TX
# CPRI 通道 0 L1_CONFIG : 00000001
# CPRI 通道 0 CPRI_CORE_CM_CONFIG : 00001ed4
# CPRI 通道 1 L1_CONFIG : 00000001
# CPRI 通道 1 CPRI_CORE_CM_CONFIG : 00001ed4
# CPRI 通道 2 L1_CONFIG : 00000001
# CPRI 通道 2 CPRI_CORE_CM_CONFIG : 00001ed4
# CPRI 通道 3 L1_CONFIG : 00000001
# CPRI 通道 3 CPRI_CORE_CM_CONFIG : 00001ed4
# 等待 RX 对齐
# RX 相差校正已锁定
# RX 通道对齐已锁定
# 等待链路故障清除
# 链路故障清除
# MAC源地址0_0通道0:33445566
# MAC源地址0_1通道0:00007788
# MAC 目标地址 0_0 通道 0: 33445566
# MAC 目标地址 0_1 通道 0: 00007788
# MAC 目标地址 1_0 通道 0: 11223344
# MAC 目标地址 1_1 通道 0: 00005566
# MAC 目标地址 2_0 通道 0: 22334455
# MAC 目标地址 2_1 通道 0: 00006677
# MAC 目标地址 3_0 通道 0: 44556677
# MAC 目标地址 3_1 通道 0: 00008899
# MAC 目标地址 4_0 通道 0: 66778899
# MAC 目标地址 4_1 通道 0: 0000aabb
# MAC 目标地址 5_0 通道 0: 778899aa
# MAC 目标地址 5_1 通道 0: 0000bbcc
# MAC 目标地址 6_0 通道 0: 8899aabb
# MAC 目标地址 6_1 通道 0: 0000ccdd
# MAC 目标地址 7_0 通道 0: 99aabbcc
# MAC 目标地址 7_1 通道 0: 0000ddee
# eCPRI 公共控制通道 0:00000041
# 使能中断eCPRI公共控制通道0:00000241
# eCPRI 版本通道 0:2
# MAC源地址0_0通道1:33445566
# MAC源地址0_1通道1:00007788
# MAC 目标地址 0_0 通道 1: 33445566
# MAC 目标地址 0_1 通道 1: 00007788
# MAC 目标地址 1_0 通道 1: 11223344
# MAC 目标地址 1_1 通道 1: 00005566
# MAC 目标地址 2_0 通道 1: 22334455
# MAC 目标地址 2_1 通道 1: 00006677
# MAC 目标地址 3_0 通道 1: 44556677
# MAC 目标地址 3_1 通道 1: 00008899
# MAC 目标地址 4_0 通道 1: 66778899
# MAC 目标地址 4_1 通道 1: 0000aabb
# MAC 目标地址 5_0 通道 1: 778899aa
# MAC 目标地址 5_1 通道 1: 0000bbcc
# MAC 目标地址 6_0 通道 1: 8899aabb
# MAC 目标地址 6_1 通道 1: 0000ccdd
# MAC 目标地址 7_0 通道 1: 99aabbcc
# MAC 目标地址 7_1 通道 1: 0000ddee
# eCPRI 公共控制通道 1:00000041
# 使能中断eCPRI公共控制通道1:00000241
# eCPRI 版本通道 1:2
# MAC源地址0_0通道2:33445566
# MAC源地址0_1通道2:00007788
# MAC 目标地址 0_0 通道 2: 33445566
# MAC 目标地址 0_1 通道 2: 00007788
# MAC 目标地址 1_0 通道 2: 11223344
# MAC 目标地址 1_1 通道 2: 00005566
# MAC 目标地址 2_0 通道 2: 22334455
# MAC 目标地址 2_1 通道 2: 00006677
# MAC 目标地址 3_0 通道 2: 44556677
# MAC 目标地址 3_1 通道 2: 00008899
# MAC 目标地址 4_0 通道 2: 66778899
# MAC 目标地址 4_1 通道 2: 0000aabb
# MAC 目标地址 5_0 通道 2: 778899aa
# MAC 目标地址 5_1 通道 2: 0000bbcc
# MAC 目标地址 6_0 通道 2: 8899aabb
# MAC 目标地址 6_1 通道 2: 0000ccdd
# MAC 目标地址 7_0 通道 2: 99aabbcc
# MAC 目标地址 7_1 通道 2: 0000ddee
# eCPRI 公共控制通道 2:00000041
# 使能中断eCPRI公共控制通道2:00000241
# eCPRI 版本通道 2:2
# MAC源地址0_0通道3:33445566
# MAC源地址0_1通道3:00007788
# MAC 目标地址 0_0 通道 3: 33445566
# MAC 目标地址 0_1 通道 3: 00007788
# MAC 目标地址 1_0 通道 3: 11223344
# MAC 目标地址 1_1 通道 3: 00005566
# MAC 目标地址 2_0 通道 3: 22334455
# MAC 目标地址 2_1 通道 3: 00006677
# MAC 目标地址 3_0 通道 3: 44556677
# MAC 目标地址 3_1 通道 3: 00008899
# MAC 目标地址 4_0 通道 3: 66778899
# MAC 目标地址 4_1 通道 3: 0000aabb
# MAC 目标地址 5_0 通道 3: 778899aa
# MAC 目标地址 5_1 通道 3: 0000bbcc
# MAC 目标地址 6_0 通道 3: 8899aabb
# MAC 目标地址 6_1 通道 3: 0000ccdd
# MAC 目标地址 7_0 通道 3: 99aabbcc
# MAC 目标地址 7_1 通道 3: 0000ddee
# eCPRI 公共控制通道 3:00000041
# 使能中断eCPRI公共控制通道3:00000241
# eCPRI 版本通道 3:2
# 等待 CPRI 达到 HSYNC 连接状态
# CPRI 通道 0 HSYNC 状态已实现
# CPRI 通道 1 HSYNC 状态已实现
# CPRI 通道 2 HSYNC 状态已实现
# CPRI 通道 3 HSYNC 状态已实现
# 11100250000 将 1 写入 nego_bitrate_complete
# 11100650000 轮询 PROT_VER 通道 0
# __________________________________________________________
# 11100850000 轮询寄存器:a0000010
# __________________________________________________________
# 13105050000 轮询 PROT_VER 通道 1
# __________________________________________________________
# 13105250000 轮询寄存器:a0800010
# __________________________________________________________
# 13105950000 轮询 PROT_VER 通道 2
# __________________________________________________________
# 13106150000 轮询寄存器:a1000010
# __________________________________________________________
# 13106850000 轮询 PROT_VER 通道 3
# __________________________________________________________
# 13107050000 轮询寄存器:a1800010
# __________________________________________________________
# 13107750000 将 1 写入 nego_protol_complete
# 13108150000 轮询 CM_STATUS.rx_fast_cm_ptr_valid 通道 0
# __________________________________________________________
# 13108350000 轮询寄存器:a0000020
# __________________________________________________________
# 14272050000 轮询 CM_STATUS.rx_fast_cm_ptr_valid 通道 1
# __________________________________________________________
# 14272250000 轮询寄存器:a0800020
# __________________________________________________________
# 14272950000 轮询 CM_STATUS.rx_fast_cm_ptr_valid 通道 2
# __________________________________________________________
# 14273150000 轮询寄存器:a1000020
# __________________________________________________________
# 14273850000 轮询 CM_STATUS.rx_fast_cm_ptr_valid 通道 3
# __________________________________________________________
# 14274050000 轮询寄存器:a1800020
# __________________________________________________________
# 14274750000 将 1 写入 nego_cm_complete
# 14275150000 将 1 写入 nego_vss_complete
# 等待 CPRI 通道 0 实现 HSYNC 和启动序列 FSM STATE_F
# CPRI 通道 0 HSYNC 和启动序列 FSM STATE_F 已实现
# 等待 CPRI 通道 1 实现 HSYNC 和启动序列 FSM STATE_F
# CPRI 通道 1 HSYNC 和启动序列 FSM STATE_F 已实现
# 等待 CPRI 通道 2 实现 HSYNC 和启动序列 FSM STATE_F
# CPRI 通道 2 HSYNC 和启动序列 FSM STATE_F 已实现
# 等待 CPRI 通道 3 实现 HSYNC 和启动序列 FSM STATE_F
# CPRI 通道 3 HSYNC 和启动序列 FSM STATE_F 已实现
# __________________________________________________________
#信息:脱离重置状态
# __________________________________________________________
#
#
# 通道 0 eCPRI TX SOP 计数:0
# 通道 0 eCPRI TX EOP 计数:0
# 通道 0 eCPRI RX SOP 计数:0
# 通道 0 eCPRI RX EOP 计数:0
# 通道 0 外部 PTP TX SOP 计数:0
# 通道 0 外部 PTP TX EOP 计数:0
# 通道 0 外部 MISC TX SOP 计数:0
# 通道 0 外部 MISC TX EOP 计数:0
# 通道 0 外部 RX SOP 计数:0
# 通道 0 外部 RX EOP 计数:0
# 通道 1 eCPRI TX SOP 计数:0
# 通道 1 eCPRI TX EOP 计数:0
# 通道 1 eCPRI RX SOP 计数:0
# 通道 1 eCPRI RX EOP 计数:0
# 通道 1 外部 PTP TX SOP 计数:0
# 通道 1 外部 PTP TX EOP 计数:0
# 通道 1 外部 MISC TX SOP 计数:0
# 通道 1 外部 MISC TX EOP 计数:0
# 通道 1 外部 RX SOP 计数:0
# 通道 1 外部 RX EOP 计数:0
# 通道 2 eCPRI TX SOP 计数:0
# 通道 2 eCPRI TX EOP 计数:0
# 通道 2 eCPRI RX SOP 计数:0
# 通道 2 eCPRI RX EOP 计数:0
# 通道 2 外部 PTP TX SOP 计数:0
# 通道 2 外部 PTP TX EOP 计数:0
# 通道 2 外部 MISC TX SOP 计数:0
# 通道 2 外部 MISC TX EOP 计数:0
# 通道 2 外部 RX SOP 计数:0
# 通道 2 外部 RX EOP 计数:0
# 通道 3 eCPRI TX SOP 计数:0
# 通道 3 eCPRI TX EOP 计数:0
# 通道 3 eCPRI RX SOP 计数:0
# 通道 3 eCPRI RX EOP 计数:0
# 通道 3 外部 PTP TX SOP 计数:0
# 通道 3 外部 PTP TX EOP 计数:0
# 通道 3 外部 MISC TX SOP 计数:0
# 通道 3 外部 MISC TX EOP 计数:0
# 通道 3 外部 RX SOP 计数:0
# 通道 3 外部 RX EOP 计数:0
# __________________________________________________________
# INFO: 开始传输数据包
# __________________________________________________________
#
#
# INFO:等待通道 0 eCPRI TX 流量传输完成
# 信息:通道 0 eCPRI TX 流量传输已完成
# INFO:等待通道 0 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 0 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 0 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 0 eCPRI 外部 TX Misc 流量传输已完成
# INFO:等待通道 1 eCPRI TX 流量传输完成
# 信息:通道 1 eCPRI TX 流量传输已完成
# INFO:等待通道 1 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 1 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 1 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 1 eCPRI 外部 TX Misc 流量传输已完成
# INFO:等待通道 2 eCPRI TX 流量传输完成
# 信息:通道 2 eCPRI TX 流量传输已完成
# INFO:等待通道 2 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 2 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 2 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 2 eCPRI 外部 TX Misc 流量传输已完成
# INFO:等待通道 3 eCPRI TX 流量传输完成
# 信息:通道 3 eCPRI TX 流量传输已完成
# INFO:等待通道 3 eCPRI 外部 TX PTP 流量传输至
完全的
# 信息:通道 3 eCPRI 外部 TX PTP 流量传输已完成
# INFO:等待通道 3 eCPRI 外部 TX Misc 流量传输至
完全的
# INFO:通道 3 eCPRI 外部 TX Misc 流量传输已完成
# __________________________________________________________
# INFO: 停止传输数据包
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: 检查数据包统计信息
# __________________________________________________________
#
#
# 通道 0 eCPRI SOP 传输:50
# 通道 0 eCPRI EOP 传输:50
# 收到的通道 0 eCPRI SOP:50
# 收到的通道 0 eCPRI EOP:50
# 通道 0 eCPRI 报告错误:0
# 通道 0 发送的外部 PTP SOP:4
# 通道 0 发送的外部 PTP EOP:4
# 通道 0 传输的外部 MISC SOP:128
# 通道 0 传输的外部 MISC EOP:128
# 通道 0 收到的外部 SOP:132
# 通道 0 收到的外部 EOP:132
# 通道 0 收到的外部 PTP SOP:4
# 通道 0 收到外部 PTP EOP:4
# 通道 0 收到的外部 MISC SOP:128
# 通道 0 收到外部 MISC EOP:128
# 通道 0 报告外部错误:0
# 通道 0 外部时间amp 报告指纹错误:0
# 通道 1 eCPRI SOP 传输:50
# 通道 1 eCPRI EOP 传输:50
# 收到的通道 1 eCPRI SOP:50
# 收到的通道 1 eCPRI EOP:50
# 通道 1 eCPRI 报告错误:0
# 通道 1 发送的外部 PTP SOP:4
# 通道 1 发送的外部 PTP EOP:4
# 通道 1 传输的外部 MISC SOP:128
# 通道 1 传输的外部 MISC EOP:128
# 通道 1 收到的外部 SOP:132
# 通道 1 收到的外部 EOP:132
# 通道 1 收到的外部 PTP SOP:4
# 通道 1 收到外部 PTP EOP:4
# 通道 1 收到的外部 MISC SOP:128
# 通道 1 收到外部 MISC EOP:128
# 通道 1 报告外部错误:0
# 通道 1 外部时间amp 报告指纹错误:0
# 通道 2 eCPRI SOP 传输:50
# 通道 2 eCPRI EOP 传输:50
# 收到的通道 2 eCPRI SOP:50
# 收到的通道 2 eCPRI EOP:50
# 通道 2 eCPRI 报告错误:0
# 通道 2 发送的外部 PTP SOP:4
# 通道 2 发送的外部 PTP EOP:4
# 通道 2 传输的外部 MISC SOP:128
# 通道 2 传输的外部 MISC EOP:128
# 通道 2 收到的外部 SOP:132
# 通道 2 收到的外部 EOP:132
# 通道 2 收到的外部 PTP SOP:4
# 通道 2 收到外部 PTP EOP:4
# 通道 2 收到的外部 MISC SOP:128
# 通道 2 收到外部 MISC EOP:128
# 通道 2 报告外部错误:0
# 通道 2 外部时间amp 报告指纹错误:0
# 通道 3 eCPRI SOP 传输:50
# 通道 3 eCPRI EOP 传输:50
# 收到的通道 3 eCPRI SOP:50
# 收到的通道 3 eCPRI EOP:50
# 通道 3 eCPRI 报告错误:0
# 通道 3 发送的外部 PTP SOP:4
# 通道 3 发送的外部 PTP EOP:4
# 通道 3 传输的外部 MISC SOP:128
# 通道 3 传输的外部 MISC EOP:128
# 通道 3 收到的外部 SOP:132
# 通道 3 收到的外部 EOP:132
# 通道 3 收到的外部 PTP SOP:4
# 通道 3 收到外部 PTP EOP:4
# 通道 3 收到的外部 MISC SOP:128
# 通道 3 收到外部 MISC EOP:128
# 通道 3 报告外部错误:0
# 通道 3 外部时间amp 报告指纹错误:0
# __________________________________________________________
# 信息:测试通过
#
# __________________________________________________________
1.4.1.启用以太网 IP 的动态重新配置
默认情况下,eCPRI IP 设计扩展中动态重配置处于禁用状态amp文件,仅适用于 Intel Stratix 10(E-tile 和 H-tile)和 Intel Agilex 7(E-tile)设计扩展amp莱斯。
- 在生成的 test_wrapper.sv 中查找以下行ample_dir>/simulation/testbench 目录:参数 ETHERNET_DR_EN = 0
- 将值从 0 更改为 1:参数 ETHERNET_DR_EN = 1
- 使用相同的生成的 ex 重新运行模拟ample 设计目录。
1.5.编译仅编译项目
编译只编译的 example 项目,请按照下列步骤操作:
- 确保编译设计前ample生成完成。
- 在Intel Quartus Prime Pro Edition软件中,打开Intel Quartus Prime Pro Edition工程ample_dir>/synthesis/quartus/ecpri_ed.qpf。
- 在处理菜单上,单击开始编译。
- 成功编译后,您可以在 Intel Quartus Prime Pro Edition 会话中获得时序和资源利用率报告。转到处理 ➤ 编译报告 view 详细的编译报告。
相关信息
基于模块的设计流程
1.6. 编译和配置 Design Examp硬件中的文件
编译硬件设计前amp文件并在您的 Intel 设备上配置它,请按照以下步骤操作:
- 确保硬件设计前ample生成完成。
- 在英特尔 Quartus Prime 专业版软件中,打开英特尔 Quartus Prime 工程ample_dir>/synthesis/quartus/ecpri_ed.qpf。
- 在处理菜单上,单击开始编译。
- 编译成功后,一个.sof file 可用于ample_dir>/综合/quartus/output_files 目录。按照以下步骤对硬件设计扩展进行编程amp英特尔 FPGA 设备上的文件:
A。将开发套件连接到主机。
b.启动时钟控制应用程序(该应用程序是开发套件的一部分),并为设计扩展设置新频率amp乐。 以下是时钟控制应用程序中的频率设置:
• 如果您的设计目标是 Intel Stratix 10 GX SI 开发套件:
— U5、OUT8-100 MHz
— U6、OUT3-322.265625 MHz
— U6、OUT4 和 OUT5- 307.2 MHz
• 如果您的设计目标是 Intel Stratix 10 TX SI 开发套件:
— U1、CLK4- 322.265625 MHz(适用于 25G 数据速率)
— U6- 156.25 MHz(适用于 10G 数据速率)
— U3、OUT3-100 MHz
— U3、OUT8-153.6 MHz
• 如果您的设计目标是 Intel Agilex 7 F 系列收发器 SoC 开发套件:
— U37,CLK1A-100 MHz
— U34,CLK0P-156.25 MHz
— U38,OUT2_P-153.6 MHz
• 如果您的设计目标是 Intel Arria 10 GX SI 开发套件:
— U52,CLK0-156.25 MHz
— U52,CLK1-250 MHz
— U52,CLK3-125 MHz
— Y5- 307.2 MHz
— Y6- 322.265625 MHz
C。 在“工具”菜单上,单击“程序员”。
d. 在编程器中,单击硬件设置。
e. 选择编程设备。
F。选择并添加 Intel Quartus Prime Pro Edition 会话可以连接的开发套件。
G。 确保模式设置为 JTAG.
H。选择设备并单击添加设备。编程器显示板上器件之间连接的框图。
我。加载.sof file 到您各自的英特尔 FPGA 设备。
j。加载可执行文件和链接格式 (.elf) file 到您的 Intel Stratix 10 或
如果您计划执行动态重新配置 (DR) 以在 7G 和 25G 之间切换数据速率,请使用 Intel Agilex 10 设备。按照生成和下载可执行文件和链接格式 (.elf) 编程中的说明进行操作 File 第 38 页上生成 .elf file.
k.在包含 .sof 的行中,选中 .sof 的程序/配置框 file.
湖单击开始。
相关信息
- 基于区块的设计
- 英特尔 Quartus Prime 程序员用户指南
- 使用系统控制台分析和调试设计
- 英特尔 Agilex 7 F 系列收发器 SoC 开发套件用户指南
- Intel Stratix 10 GX 收发器信号完整性开发套件用户指南
- Intel Stratix 10 TX 收发器信号完整性开发套件用户指南
- 英特尔 Arria 10 GX 收发器信号完整性开发套件用户指南
1.7.测试 eCPRI 英特尔 FPGA IP 设计 Example
编译 eCPRI Intel FPGA IP 核设计 ex 后amp文件并在您的 Intel FPGA 设备上对其进行配置后,您可以使用系统控制台对 IP 核及其嵌入式 Native PHY IP 核寄存器进行编程。
打开系统控制台并测试硬件设计amp乐,请按照下列步骤操作:
- 硬件设计ex之后amp该文件在 Intel 设备上配置,在 Intel Quartus Prime Pro Edition 软件的 Tools 菜单上,单击 System Debugging Tools ➤ System Console。
- 在 Tcl Console 窗格中,将目录更改为ample_dir>/synthesis/quartus/hardware_test 并键入以下命令以打开与 J 的连接TAG 掌握并开始测试:
• Intel Agilex 7 设计的源 ecpri_agilex.tcl
• Intel Stratix 10 设计的源 ecpri_s10.tcl
• Intel Arria 10 设计的源 ecpri_a10.tcl - 对于您的 Intel Stratix 10 或 Intel Agilex 7 E-tile 器件版本,您必须在对 .sof 进行编程后执行一次内部或外部环回命令 file:
A。修改flow.c中的TEST_MODE变量 file 选择环回模式:测试模式 行动 0 串行环回启用仅用于模拟 1 仅针对硬件启用串行环回 2 串行环回和校准 3 仅校准 每当更改流程时,都必须重新编译并重新生成 NIOS II 软件。c file.
b.重新生成.elf file 并再次对板进行编程并重新编程.sof file. - 通过系统控制台脚本中支持的命令测试设计操作。系统控制台脚本提供了用于读取设计中启用的统计数据和功能的有用命令。
表 4. 系统控制台脚本命令
命令 | 描述 |
循环开启 | 启用 TX 到 RX 内部串行环回。仅用于 Intel Stratix 10 H-tile 和 Intel Arria 10 器件。 |
循环关闭 | 禁用 TX 到 RX 内部串行环回。仅用于 Intel Stratix 10 H-tile 和 Intel Arria 10 器件。 |
链接_init_int_1pbk | 启用收发器内的 TX 到 RX 内部串行环回并执行收发器校准流程。仅适用于英特尔 Stratix 10 E-tile 和英特尔 Agilex 7 E-tile 设计。 |
链接_初始化_分机_1pbk | 启用 TX 到 RX 外部环回并执行收发器校准流程。仅适用于英特尔 Stratix 10 E-tile 和英特尔 Agilex 7 E-tile 设计。 |
流量生成禁用 | 禁用流量生成器和检查器。 |
chkmac统计数据 | 显示以太网 MAC 的统计信息。 |
读取_测试_统计 | 显示流量生成器和检查器的错误统计信息。 |
ext_连续_模式_en | 重置整个设计系统,并使流量生成器能够生成连续的流量包。 |
dr _ 25g _ 至 _ lXNUMXg _etile | 将以太网 MAC 的数据速率从 25G 切换到 10G。仅用于 Intel Stratix 10 E-tile 和 Intel Agilex 7 E-tile 设备。 |
dr_25g_to_10g_htile | 将以太网 MAC 的数据速率从 25G 切换到 10G。仅用于 H-tile 设备 |
dr_10g_to_25g_etile | 将以太网 MAC 的数据速率从 10G 切换到 25G。仅用于 Intel Stratix 10 E-tile 和 Intel Agilex 7 E-tile 设备。 |
dr _ 25g _ 至 _ lXNUMXg _htile | 将以太网 MAC 的数据速率从 10G 切换到 25G。仅适用于 H-tile 设备。 |
以下amp文件输出说明了成功的测试运行:
系统控制台打印输出(通道数 = 1)
通道 0 EXT PTP TX SOP 计数:256
通道 0 EXT PTP TX EOP 计数:256
通道 0 EXT MISC TX SOP 计数:36328972
通道 0 EXT MISC TX EOP 计数:36369511
通道 0 EXT RX SOP 计数:36410364
通道 0 EXT RX EOP 计数:36449971
通道 0 EXT 检查器错误:0
通道 0 EXT 检查器错误计数:0
通道 0 EXT PTP 指纹错误:0
通道 0 EXT PTP 指纹错误计数:0
通道 0 TX SOP 计数:1337760
通道 0 TX EOP 计数:1339229
通道 0 RX SOP 计数:1340728
通道 0 RX EOP 计数:1342555
通道 0 检查器错误:0
通道 0 检查器错误计数:0
=================================================== ===========================
=============
通道 0 (Rx) 的以太网 MAC 统计信息
=================================================== ===========================
=============
碎片帧:0
锯齿状帧:0
正确的尺寸与 FCS 错误帧:0
组播数据错误帧:0
广播数据错误帧:0
单播数据错误帧:0
64 字节帧:3641342
65 – 127 字节帧:0
128 – 255 字节帧:37404809
256 – 511 字节帧:29128650
512 – 1023 字节帧:0
1024 – 1518 字节帧:0
1519 – 最大字节帧:0
> 最大字节帧:0
组播数据 OK 帧:70174801
广播数据 OK 帧:0
单播数据正常帧:0
组播控制帧:0
广播控制帧:0
单播控制帧:0
暂停控制帧:0
有效负载八位字节正常:11505935812
帧八位字节正常:12918701444
Rx 最大帧长度:1518
任何尺寸与 FCS 错误帧:0
组播控制错误帧:0
广播控制错误帧:0
单播控制错误帧:0
暂停控制错误帧:0
接收帧开始:70174801
以下是amp25G 到 10G DR 测试运行的文件输出:
系统控制台打印输出(25G 至 10G DR E-tile)
启动以太网 25G -> 10G 的动态重新配置
容灾成功25G->10G
RX PHY 寄存器访问:检查时钟频率 (KHz)
TXCLK:16114(千赫)
RX时钟:16113(千赫)
RX PHY 状态轮询
接收频率锁定状态 0x0000000f
Mac 时钟状况良好吗? 0x00000001
接收帧错误? 0x00000000
Rx PHY 完全对齐? 0x00000001
轮询 RX PHY 通道 0
RX PHY 通道 0 已启动并正在运行!
系统控制台打印输出(25G 至 10G DR H-tile)
启动以太网 25G -> 10G 的动态重新配置
容灾成功25G->10G
RX PHY 寄存器访问:检查时钟频率 (KHz)
TXCLK:15625(千赫)
RX时钟:15625(千赫)
RX PHY 状态轮询
接收频率锁定状态 0x00000001
Mac 时钟状况良好吗? 0x00000007
接收帧错误? 0x00000000
Rx PHY 完全对齐? 0x00000001
轮询 RX PHY 通道 0
RX PHY 通道 0 已启动并正在运行!
系统控制台打印输出(10G 至 25G DR E-tile)
启动以太网 10G -> 25G 的动态重新配置
容灾成功10G->25G
RX PHY 寄存器访问:检查时钟频率 (KHz)
TXCLK:40283(千赫)
RX时钟:40283(千赫)
RX PHY 状态轮询
接收频率锁定状态 0x0000000f
Mac 时钟状况良好吗? 0x00000001
接收帧错误? 0x00000000
Rx PHY 完全对齐? 0x00000001
轮询 RX PHY 通道 0
RX PHY 通道 0 已启动并正在运行!
系统控制台打印输出(10G 至 25G DR H-tile)
启动以太网 10G -> 25G 的动态重新配置
容灾成功10G->25G
RX PHY 寄存器访问:检查时钟频率 (KHz)
TXCLK:39061(千赫)
RX时钟:39063(千赫)
RX PHY 状态轮询
接收频率锁定状态 0x00000001
Mac 时钟状况良好吗? 0x00000007
接收帧错误? 0x00000000
Rx PHY 完全对齐? 0x00000001
轮询 RX PHY 通道 0
RX PHY 通道 0 已启动并正在运行!
设计防爆amp文件说明
设计前amp该文件演示了 eCPRI IP 核的基本功能。您可以从 Ex 生成设计ampeCPRI IP 参数编辑器中的 Design 选项卡。
2.1. 特点
- 内部 TX 和 RX 串行环回模式
- 自动生成固定大小的数据包
- 基本数据包检查功能
- 能够使用系统控制台测试设计并重置设计以进行重新测试
2.2. 硬件设计实例ample
图 5. Intel Agilex 7 F-tile 设计框图
英特尔公司。 版权所有。 英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。 英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格,但保留随时更改任何产品和服务的权利,恕不另行通知。 英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务,除非英特尔明确书面同意。 建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
图 6. Intel Agilex 7 E-tile 设计框图图 7. Intel Stratix 10 设计的框图
图 8. Intel Arria 10 设计的框图eCPRI Intel FPGA IP 核硬件设计扩展amp文件包含以下组件:
eCPRI 英特尔 FPGA IP
接受来自测试包装器中实例化的流量生成器的数据,并确定数据的优先级以传输到以太网 IP。
以太网IP
- F-tile 以太网英特尔 FPGA 硬 IP(英特尔 Agilex 7 F-tile 设计)
- 适用于以太网的 E-tile 硬 IP(英特尔 Stratix 10 或英特尔 Agilex 7 E-tile 设计)
- 25G 以太网 Intel Stratix 10 IP(Intel Stratix 10 H-tile 设计)
- 低延迟以太网 10G MAC IP 和 1G/10GbE 以及 10GBASE-KR PHY IP(Intel Arria 10 设计)
精密时间协议 (PTP) IO PLL
对于 Intel Stratix 10 H-tile 设计 — 实例化以生成以太网 IP 和 s 的延迟测量输入参考时钟amp时钟 (TOD) 子系统。对于具有 IEEE 25v10 功能的 1588G 以太网 Intel Stratix 2 FPGA IP,Intel 建议您将此时钟的频率设置为 156.25 MHz。有关更多信息,请参阅 25G 以太网 Intel Stratix 10 FPGA IP 用户指南和 Intel Stratix 10 H-tile 收发器 PHY 用户指南。 PTP IOPLL 还以级联方式生成 eCPRI IO PLL 的参考时钟。
对于 Intel Arria 10 设计 — 已实例化,为低延迟以太网 312.5G MAC IP 和 156.25G/10GbE、1GBASE-KR PHY IP 和 eCPRI IP 生成 10 MHz 和 10 MHz 时钟输入。
eCPRI IO PLL
为 eCPRI IP 的 TX 和 RX 路径以及流量组件生成 390.625 MHz 的核心时钟输出。
笔记: 该块仅存在于设计中amp为 Intel Stratix 10 和 Intel Agilex 7 设备生成的文件。
笔记: 当前版本的 eCPRI Intel FPGA IP 仅支持 IWF 类型 0。对于 Intel Agilex 7 F-tile 器件,设计扩展amp不支持启用 IWF 功能的文件。
当您生成设计前amp当互通功能 (IWF) 支持参数关闭时,数据包流量直接从测试包装器模块流向 Avalon-ST 源/宿接口和 eCPRI IP 的外部源/宿接口。
当您生成设计前amp在互通功能 (IWF) 支持参数打开的文件中,数据包流量首先从测试包装器模块流向 IWF Avalon-ST 接收器接口,然后从 IWF Avalon-ST 源接口流出到 eCPRI Avalon-ST 源/接收器界面。
CPRI MAC
提供第 1 层和完整第 2 层协议的 CPRI 部分,用于在 REC 和 RE 之间以及两个 RE 之间传输用户平面、C&M 和同步信息,
CPRI 物理层
提供 CPRI 第 1 层协议的剩余部分,用于线路编码、误码纠正/检测等。
笔记: 本设计中实例化的 CPRI MAC 和 CPRI PHY IPamp文件配置为仅以单 CPRI 线路速率 9.8 Gbps 运行。设计前ample 在当前版本中不支持线路速率自动协商。
测试包装器
由流量生成器和检查器组成,生成不同组的数据包到 eCPRI IP 的 Avalon Streaming (Avalon-ST) 接口,如下所示:
- eCPRI 数据包发送至 Avalon-ST 源/宿接口(IWF 功能已禁用):
— 仅支持消息类型 2。
— 背对背模式生成,增量模式模式生成,每个数据包的有效负载大小为 72 字节。
— 可通过 CSR 配置为在非连续或连续模式下运行。
— 可通过 CSR 访问 TX/RX 数据包统计状态。 - eCPRI 数据包发送至 Avalon-ST 源/宿接口(启用 IWF 功能):
— 当前版本仅支持消息类型 0。
— 增量模式模式生成,具有数据包间间隙生成和每个数据包 240 字节的有效负载大小。
— 可通过 CSR 配置为在非连续或连续模式下运行。
— 可通过 CSR 访问 TX/RX 数据包统计状态。 - 发送至外部源/接收器接口的精确时间协议 (1588 PTP) 数据包和非 PTP 杂项数据包:
— 使用预定义参数生成静态以太网标头:Ethertype0x88F7、消息类型操作码 0(同步)和 PTP 版本 0。
— 预定义模式模式生成,包间间隙为 2 个周期,每个包的有效负载大小为 57 字节。
— 每128秒产生XNUMX个数据包。
— 可通过 CSR 配置为在非连续或连续模式下运行。
— 可通过 CSR 访问 TX/RX 数据包统计状态。 - 外部非PTP杂项数据包:
— 使用预定义参数 Ethertype-0x8100(非 PTP)生成静态以太网标头。
— PRBS 模式模式生成,包间间隙为 2 个周期,每个包的有效负载大小为 128 字节。
— 可通过 CSR 配置为在非连续或连续模式下运行。
— 可通过 CSR 访问 TX/RX 数据包统计状态。
时间 (TOD) 子系统
包含两个用于 TX 和 RX 的 IEEE 1588 TOD 模块,以及一个由 Intel Quartus Prime 软件生成的 IEEE 1588 TOD 同步器模块。
Nios® II 子系统
由 Avalon-MM 桥组成,允许 Nios II 处理器、测试包装器和 Avalon® -MM 地址解码器块之间进行 Avalon-MM 数据仲裁。
Nios II 负责根据测试包装器的rate_switch 寄存器值的输出执行数据速率切换。一旦接收到来自测试包装器的命令,该块就会对必要的寄存器进行编程。
笔记:该块在设计中不存在amp为 Intel Arria 10 和 Intel Agilex 7 F-tile 设备生成的文件。
系统控制台
提供用户友好的界面,供您进行一级调试并监控 IP、流量生成器和检查器的状态。
演示控制
该模块由复位同步器模块以及用于设计系统调试和初始化过程的系统内源和探测(ISSP)模块组成。
相关信息
- 25G 以太网 Intel Stratix 10 FPGA IP 用户指南
- E-tile硬IP用户指南
- eCPRI 英特尔 FPGA IP 用户指南
- 25G 以太网英特尔 Stratix 10 FPGA IP 设计Examp用户指南
- 适用于 Intel Stratix 10 Design Ex 的 E-tile 硬核 IPamp用户指南
- Intel Stratix 10 L- 和 H-Tile 收发器 PHY 用户指南
- E-Tile 收发器 PHY 用户指南
- 英特尔 Stratix 10 10GBASE-KR PHY IP 用户指南
- E-tile 硬 IP 英特尔 Agilex Design Examp用户指南
2.3. 仿真设计实例ample
eCPRI 设计扩展ample 生成模拟测试平台和模拟 file当您选择“模拟”或“综合与模拟”选项时,将实例化 eCPRI Intel FPGA IP 核。
图 9. eCPRI Intel FPGA IP 仿真框图
笔记: Nios II 子系统块不存在于设计中amp为 Intel Arria 10 和 Intel Agilex 7 F-tile 设备生成的文件。
在这个设计前amp例如,仿真测试台提供基本功能,例如启动和等待锁定、发送和接收数据包。
成功的测试运行显示确认以下行为的输出:
- 客户端逻辑复位 IP 核。
- 客户端逻辑等待 RX 数据路径对齐。
- 客户端逻辑在 Avalon-ST 接口上传输数据包。
- 接收并检查数据包的内容和正确性。
- 显示“测试通过”消息。
2.4. 接口信号
表 5. 设计实例amp接口信号
信号 | 方向 | 描述 |
时钟参考 | 输入 | 以太网 MAC 的参考时钟。 • 对于Intel Stratix 10 E-tile、Intel Agilex 7 E-tile 和F-tile 设计,E-tile 以太网硬IP 核或F-tile 以太网硬IP 核的156.25 MHz 时钟输入。连接到以太网 Hard IP 中的 i_clk_ref[0]。 • 对于Intel Stratix 10 H-tile 设计,收发器ATX PLL 和322.2625G 以太网IP 的25 MHz 时钟输入。连接到收发器 ATX PLL 中的 pll_refclk0[0] 和 0G 以太网 IP 中的 clk_ref[25]。 • 对于Intel Arria 10 设计,收发器ATX PLL 以及322.265625G/1GbE 和10GBase-KR PHY IP 的10 MHz 时钟输入。连接到收发器 ATX PLL 中的 pll_refclk0[0] 和 10G/0GbE 和 1G BASE-KR PHY IP 中的 rx_cdr_ref_clk_10g[10]。 |
tod_sync_samp灵_时钟 | 输入 | 对于 Intel Arria 10 设计,TOD 子系统的 250 MHz 时钟输入。 |
clk100 | 输入 | 管理时钟。该时钟用于生成 PTP 的 Latency_clk。以 100 MHz 驱动。 |
管理重置n | 输入 | Nios II 系统的复位信号。 |
tx_串行 | 输出 | TX 串行数据。最多支持 4 个通道。 |
接收串口 | 输入 | RX 串行数据。最多支持 4 个通道。 |
iwf_cpri_ehip_ref_clk | 输入 | E-tile CPRI PHY 参考时钟输入。该时钟仅存在于 Intel Stratix 10 E-tile 和 Intel Agilex 7 E-tile 设计。以 153.6 MHz 驱动,实现 9.8 Gbps CPRI 线路速率。 |
iwf_cpri_pll_refclk0 | 输出 | CPRI TX PLL 参考时钟。 • 对于Intel Stratix 10 H-tile 设计:以307.2 MHz 驱动,CPRI 数据速率为9.8 Gbps。 • 对于Intel Stratix 10 E-tile 和Intel Agilex 7 E-tile 设计:以156.25 MHz 驱动,CPRI 数据速率为9.8 Gbps。 |
iwf_cpri_xcvr_cdr_refclk | 输出 | CPRI 接收器 CDR 参考时钟。该时钟仅出现在 Intel Stratix 10 H-tile 设计中。 以 307.2 MHz 驱动,实现 9.8 Gbps CPRI 线路速率。 |
iwf_cpri_xcvr_txdataout | 输出 | CPRI 传输串行数据。最多支持 4 个通道。 |
iwf_cpri_xcvr_rxdatain | 输出 | CPRI 接收器串行数据。最多支持 4 个通道。 |
cpri_gmii_时钟 | 输入 | CPRI GMII 125 MHz 输入时钟。 |
相关信息
PHY 接口信号
列出 25G 以太网 Intel FPGA IP 的 PHY 接口信号。
2.5.设计实例amp寄存器映射
以下是 eCPRI IP 核设计扩展的寄存器映射amp乐:
表 6. eCPRI 英特尔 FPGA IP 设计扩展amp文件寄存器映射
地址 | 登记 |
0x20100000 – 0x201FFFFF(2) | IOPLL 重配置寄存器。 |
0x20200000 – 0x203FFFFF | 以太网 MAC Avalon-MM 寄存器 |
0x20400000 – 0x205FFFFF | 以太网 MAC Native PHY Avalon-MM 寄存器 |
0x20600000 – 0x207FFFFF(2) | Native PHY RS-FEC Avalon-MM 寄存器。 |
0x40000000 – 0x5FFFFFFF | eCPRI IP Avalon-MM 寄存器 |
0x80000000 – 0x9FFFFFFF | 以太网设计测试生成器/验证器 Avalon-MM 寄存器 |
表 7. Nios II 寄存器映射
下表中的寄存器仅在设计扩展中可用amp为 Intel Stratix 10 或 Intel Agilex 7 E-tile 设备生成的文件。
地址 | 登记 |
0x00100000 – 0x001FFFFF | IOPLL 重配置寄存器 |
0x00200000 – 0x003FFFFF | 以太网 MAC Avalon-MM 寄存器 |
0x00400000 – 0x005FFFFF | 以太网 MAC Native PHY Avalon-MM 寄存器 |
0x00600000 – 0x007FFFFF | Native PHY RS-FEC Avalon-MM 寄存器 |
笔记: 您可以使用字偏移而不是字节偏移来访问以太网 MAC 和以太网 MAC Native PHY AVMM 寄存器。
有关以太网 MAC、以太网 MAC Native PHY 和 eCPRI IP 核寄存器映射的详细信息,请参阅相应的用户指南。
(2)仅适用于设计examp为 Intel Stratix 10 和 Intel Agilex 7 E-tile 设备生成的文件。
表 8. eCPRI Intel FPGA IP 硬件设计扩展amp寄存器映射
字偏移 | 注册类型 | 默认值 | 访问类型 |
0x0 | 开始发送数据: • 位 1:PTP,非 PTP 类型 • 位 0:eCPRI 类型 |
0x0 | RW |
0x1 | 连续数据包启用 | 0x0 | RW |
0x2 | 清除错误 | 0x0 | RW |
0x3(3) | 速率开关: • 位[7]- 表示图块: — 1'b0:H 瓦片 — 1'b1:电子图块 • 位[6:4]- 指示以太网数据速率切换: — 3'b000:25G 到 10G — 3'b001:10G 到 25G • 位[0]- 切换速率启用。速率切换需要设置该位 0 并轮询直到位 0 清除。 注:该寄存器不适用于 Intel Agilex 7 F-tile 和 Intel Arria 10 设计。 |
• 电子图块:0x80 • H-tile:0x0 |
RW |
0x4(3) | 速率切换完成: • 位[1] 表示速率切换已完成。 |
0x0 | RO |
0x5(4) | 系统配置状态: • 位[31]:系统就绪 • 位[30]:IWF_EN • 位[29]:STARTUP_SEQ_EN • 位[28:4]:保留 • 位[3]:EXT_PACKET_EN • 位[2:0]:保留 |
0x0 | RO |
0x6(4) | CPRI 谈判完成: • 位[3:0]:比特率完成 • 位[19:16]:协议完成 |
0x0 | RW |
0x7(4) | CPRI 谈判完成: • 位[3:0]:快速C&M 完成 • 位[19:16]:快速VSS 完成 |
0x0 | RW |
0x8 – 0x1F | 预订的。 | ||
0x20 | eCPRI 错误中断: • 位[0] 表示中断。 |
0x0 | RO |
0x21 | 外部数据包错误 | 0x0 | RO |
0x22 | 外部 PTP 数据包 TX 数据包开始 (SOP) 计数 | 0x0 | RO |
0x23 | 外部 PTP 数据包 TX 数据包结束 (EOP) 计数 | 0x0 | RO |
0x24 | 外部杂项数据包 TX SOP 计数 | 0x0 | RO |
0x25 | 外部杂项数据包 TX EOP 计数 | 0x0 | RO |
0x26 | 外部 RX 数据包 SOP 计数 | 0x0 | RO |
0x27 | 外部 RX 数据包 EOP 计数 | 0x0 | RO |
0x28 | 外部数据包错误计数 | 0x0 | RO |
0x29 - 0x2C | 预订的。 | ||
0x2D | 外部 PTP 时间amp 指纹错误计数 | 0x0 | RO |
0x2E | 外部 PTP 时间amp 指纹错误 | 0x0 | RO |
0x2F | 外部接收错误状态 | 0x0 | RO |
0x30 – 0x47 | 预订的。 | ||
0x48 | eCPRI 数据包错误 | RO | |
0x49 | eCPRI TX SOP 计数 | RO | |
0x4A | eCPRI TX EOP 计数 | RO | |
0x4B | eCPRI RX SOP 计数 | RO | |
0x4C | eCPRI RX EOP 计数 | RO | |
0x4D | eCPRI 数据包错误计数 | RO |
相关信息
- 控制、状态和统计寄存器描述
25G 以太网 Stratix 10 FPGA IP 的寄存器信息 - 重新配置和状态寄存器
说明 用于以太网的 E-tile Hard IP 的寄存器信息 - 寄存器
eCPRI Intel FPGA IP 的注册信息
eCPRI 英特尔 FPGA IP 设计扩展amp用户指南档案
有关本用户指南的最新版本和先前版本,请参阅 eCPRI Intel FPGA IP Design Examp用户指南 HTML 版本。 选择版本并单击下载。 如果未列出 IP 或软件版本,则适用先前 IP 或软件版本的用户指南。
eCPRI 英特尔 FPGA IP 设计 Ex 的文档修订历史amp用户指南
文档版本 | 英特尔 Quartus 黄金版 |
IP版本 | 更改 |
2023.05.19 | 23.1 | 2.0.3 | • 更新了模拟设计Examp快速入门指南章节中的测试平台部分。 • 将产品系列名称更新为“Intel Agilex 7”。 |
2022.11.15 | 22.3 | 2.0.1 | 更新了 VCS 模拟器部分的说明:模拟 Design Examp勒测试台。 |
2022.07.01 | 22.1 | 1.4.1 | • 添加了硬件设计扩展amp对 Intel Agilex 7 F-tile 设备变体的支持。 • 添加了对以下开发套件的支持: — 英特尔 Agilex 7 I 系列 FPGA 开发套件 — Intel Agilex 7 I 系列收发器 SoC 开发套件 • 添加了对QuestaSim 模拟器的支持。 • 删除了对ModelSim* SE 模拟器的支持。 |
2021.10.01 | 21.2 | 1.3.1 | • 添加了对Intel Agilex 7 F-tile 设备的支持。 • 添加了对多通道设计的支持。 • 更新了表:eCPRI Intel FPGA IP 硬件设计Examp注册地图。 • 删除了对NCSim 模拟器的支持。 |
2021.02.26 | 20.4 | 1.3.0 | • 添加了对Intel Agilex 7 E-tile 设备的支持。 |
2021.01.08 | 20.3 | 1.2.0 | • 更改了 eCPRI Intel Stratix 10 FPGA IP Design Ex 的文档标题amp用户指南 eCPRI 英特尔 FPGA IP 设计扩展amp用户指南。 • 增加了对Intel Arria 10 设计的支持。 • eCPRI IP 设计扩展amp该文件现已提供互通功能 (IWF) 功能支持。 • 添加了注释以澄清 eCPRI 设计 examp具有 IWF 功能的文件仅适用于 9.8 Gbps CPRI 线路比特率。 • 在生成设计 ex 时在“生成设计”部分中添加了条件amp与 互通功能 (IWF) 支持参数已启用。 • 添加了amp文件模拟测试运行输出,并在模拟设计部分中启用了 IWF 功能 Examp勒测试台。 • 添加了新部分“启用以太网IP 动态重新配置”。 • 更新了硬件测试ample 节中的输出 测试 eCPRI 英特尔 FPGA IP 设计 Examp勒。 |
2020.06.15 | 20.1 | 1.1.0 | • 添加了对10G 数据速率的支持。 • 流.c file 现在可与设计 ex 一起使用amp文件生成来选择环回模式。 • 修改了samp模拟设计Ex部分中模拟测试运行的文件输出amp勒测试台。 • 在“编译和配置”部分中添加了运行 10G 数据速率设计的频率值。 设计防爆amp硬件中的文件。 • 在测试 eCPRI Intel FPGA IP Design Ex 部分中进行了以下更改amp乐: — 添加了在 10G 和 25G 之间切换数据速率的命令 — 添加了 samp用于数据速率切换的 le 输出 — 添加了 TEST_MODE 变量信息以选择 E-tile 设备变体中的环回。 • 修改后的 eCPRI Intel FPGA IP 硬件设计扩展amp莱斯高级框图包括新的 块。 • 更新表:设计Example 接口信号包含新信号。 • 更新设计Examp注册映射部分。 • 添加了新的附录部分:生成和下载可执行文件和链接格式 (.elf) 编程 File . |
2020.04.13 | 19.4 | 1.1.0 | 初始版本。 |
A. 生成并下载可执行文件和链接格式(.elf)编程 File
本节介绍如何生成和下载 .elf file 致董事会:
- 将目录更改为ample_dir>/synthesis/quatus.
- 在 Intel Quartus Prime Pro Edition 软件中,单击 Open Project 并打开ample_dir>/synthesis/quartus/epri_ed.qpf。现在选择 Tools > Nios II Software Build Tools for Eclipse。
图 10. 用于 Eclipse 的 Nios II 软件构建工具 - 将出现“工作区启动器”窗口提示。在工作区中将路径指定为ample_dir>/synthesis/quatus 来存储您的 Eclipse 项目。将出现新的 Nios II – Eclipse 窗口。
图 11. 工作区启动器窗口 - 在 Nios II – Eclipse 窗口中,右键单击 Project Explorer 选项卡,然后选择 New ➤ Nios II Board Support Package。出现新窗口。
图 12. Project Explorer 选项卡 - 在 Nios II 板支持包窗口中:
• 在项目名称参数中,指定所需的项目名称。
• 在SOPC 信息中 File name 参数,浏览到的位置ample_dir>/synthesis/ip_components/nios_system/ nios_system.sopcinfo file。 单击完成。
图 13. Nios II 板支持包窗口 - 新创建的项目出现在 Nios II Eclipse 窗口的 Project Explorer 选项卡下。在 Project Explorer 选项卡下右键单击,然后选择 Nios II ➤ Nios II Command Shell。
图 14. 项目浏览器 - Nios II 命令外壳 - 在 Nios II Command Shell 中,键入以下三个命令: nios2-bsp hal bsp ../../nios_system/nios_system.sopcinfo nios2-app-generate-makefile –app-dir app –bsp-dir bsp –elf-name\ nios_system.elf –src-dir ../../../ed_fw make –directory=app
- .elf file 在以下位置生成:ample_dir>/综合/ip_components/软件/ /应用程序。
- 在 Nios II Command Shell 中键入以下命令,将 .elf 下载到开发板:
• 对于 Intel Stratix 10:nios2-download -g -r -c 1 -d 2 –accept-bad-sysid app/nios_system.elf
• 对于英特尔 Agilex 7:nios2-download -g -r -c 1 -d 1 –accept-bad-sysid app/nios_system.elf
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