eCPRI 인텔® FPGA IP 설계
Example 사용자 가이드
인텔®용으로 업데이트됨
Quartus®
프라임 디자인 스위트: 23.1
IP 버전: 2.0.3
빠른 시작 가이드
향상된 eCPRI(Common Public Radio Interface) Intel® FPGA IP 코어는 eCPRI 사양 버전 2.0을 구현합니다. eCPRI Intel FPGA IP는 시뮬레이션 테스트벤치와 하드웨어 설계를 제공합니다.amp컴파일 및 하드웨어 테스트를 지원하는 파일입니다. 예를 들어 디자인을 생성할 때amp파일, 매개변수 편집기는 자동으로 file설계를 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다.amp하드웨어에 있습니다.
컴파일된 하드웨어 디자인 example는 다음에서 실행됩니다.
- Intel Agilex™ 7 I-시리즈 FPGA 개발 키트
- Intel Agilex 7 I-시리즈 트랜시버-SoC 개발 키트
- Intel Agilex 7 F-시리즈 트랜시버-SoC 개발 키트
- H 타일 설계용 Intel Stratix® 10 GX 트랜시버 신호 무결성 개발 키트 examp레
- E-tile 설계용 Intel Stratix 10 TX 트랜시버 신호 무결성 개발 키트 examp레
- Intel Arria® 10 GX 트랜시버 신호 무결성 개발 키트
Intel은 컴파일 전용 ex를 제공합니다.ampIP 코어 영역 및 타이밍을 빠르게 추정하는 데 사용할 수 있는 프로젝트.
테스트벤치 및 디자인 examp파일은 eCPRI IP의 Intel Stratix 25 H-tile 또는 E-tile과 Intel Agilex 10 E-tile 또는 F-tile 장치 변형에 대해 10G 및 7G 데이터 속도를 지원합니다.
메모: eCPRI IP 디자인 exampIWF(연동 기능 포함) 파일은 현재 릴리스에서 9.8Gbps CPRI 회선 비트 전송률에만 사용할 수 있습니다.
메모: eCPRI IP 디자인 examp파일은 Intel Arria 10 설계에서 10G 데이터 속도에 대한 동적 재구성을 지원하지 않습니다.
eCPRI Intel FPGA IP 코어 설계 examp파일은 다음 기능을 지원합니다.
- 내부 TX-RX 직렬 루프백 모드
- 트래픽 생성기 및 검사기
- 기본 패킷 검사 기능
- 시스템 콘솔을 사용하여 설계를 실행하고 재테스트 목적으로 설계를 재설정하는 기능
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.
ISO 9001 : 2015 등록
그림 1. Design Ex의 개발 단계ample
관련 정보
- eCPRI Intel FPGA IP 사용자 가이드
- eCPRI 인텔 FPGA IP 릴리스 노트
1.1. 하드웨어 및 소프트웨어 요구 사항
ex를 테스트하려면amp설계를 위해 다음 하드웨어 및 소프트웨어를 사용하십시오.
- Intel Quartus® Prime Pro Edition 소프트웨어 버전 23.1
- 시스템 콘솔
- 지원되는 시뮬레이터:
— 지멘스* EDA QuestaSim*
— 개요* VCS*
— Synopsys VCS MX
— Aldec* 리비에라-PRO*
— 케이던스* Xcelium* - 개발 키트:
— Intel Agilex 7 I-시리즈 FPGA 개발 키트
— Intel Agilex 7 I-시리즈 트랜시버-SoC 개발 키트
— Intel Agilex 7 F-시리즈 트랜시버-SoC 개발 키트
— H 타일 장치 변형 설계용 Intel Stratix 10 GX 트랜시버 신호 무결성 개발 키트 example
— E-tile 장치 변형 설계를 위한 Intel Stratix 10 TX 트랜시버 신호 무결성 개발 example
— Intel Arria 10 GX 트랜시버 신호 무결성 개발 키트
관련 정보
- Intel Agilex 7 I-시리즈 FPGA 개발 키트 사용자 가이드
- Intel Agilex 7 I-시리즈 트랜시버-SoC 개발 키트 사용자 가이드
- Intel Agilex 7 F-시리즈 트랜시버-SoC 개발 키트 사용자 가이드
- Intel Stratix 10 GX 트랜시버 신호 무결성 개발 키트 사용자 가이드
- Intel Stratix 10 TX 트랜시버 신호 무결성 개발 키트 사용자 가이드
- Intel Arria 10 GX 트랜시버 신호 무결성 개발 키트 사용자 가이드
1.2. 디자인 생성
전제 조건: eCPRI를 받은 후 web-코어 IP, 저장 web-로컬 영역에 대한 코어 설치 프로그램. Windows/Linux에서 설치 프로그램을 실행합니다. 메시지가 표시되면 다음을 설치합니다. webIntel Quartus Prime 폴더와 동일한 위치에 코어를 추가합니다.
이제 eCPRI Intel FPGA IP가 IP 카탈로그에 나타납니다.
eCPRI Intel FPGA IP 코어를 통합할 Intel Quartus Prime Pro Edition 프로젝트가 아직 없는 경우 프로젝트를 만들어야 합니다.
- Intel Quatus Prime Pro Edition 소프트웨어에서 다음을 클릭합니다. File ➤ 새 프로젝트 마법사를 사용하여 새 Intel Quartus Prime 프로젝트를 생성하거나 File ➤ 프로젝트를 열어 기존 Intel Quartus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다.
- 속도 등급 요구 사항을 충족하는 장치 제품군과 장치를 지정합니다.
- 마침을 클릭합니다.
- IP 카탈로그에서 eCPRI Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 창이 나타납니다.
eCPRI IP 하드웨어 설계를 생성하려면 다음 단계를 따르세요.amp파일 및 테스트벤치:
- IP 카탈로그에서 eCPRI Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 창이 나타납니다.
- 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
그림 2. ExampeCPRI Intel FPGA IP 매개변수 편집기의 디자인 탭
- 최상위 이름 지정 사용자 지정 IP 변형에 대해. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
- 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
- 일반 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.
메모: • 설계를 생성할 때 eCPRI IP 매개변수 편집기에서 스트리밍 매개변수를 활성화해야 합니다.ampIWF(Interworking Function) 지원 매개변수가 활성화된 파일,
• 디자인을 생성할 때 CPRI 라인 비트 전송률(Gbit/s)을 기타로 설정해야 합니다.ampIWF(Interworking Function) 지원 매개변수가 활성화된 파일입니다. - 엑스에서ample Design 탭에서 시뮬레이션 옵션을 선택하여 테스트벤치를 생성하고, 합성 옵션을 선택하여 하드웨어 ex를 생성합니다.amp파일을 설계하고 합성 및 시뮬레이션 옵션을 선택하여 테스트벤치와 하드웨어 설계를 모두 생성합니다.amp르.
- 최상위 시뮬레이션을 위한 언어 file에서 Verilog 또는 VHDL을 선택합니다.
메모: 이 옵션은 전 애인에 대한 시뮬레이션 옵션을 선택한 경우에만 사용할 수 있습니다.amp설계. - 최상위 합성을 위한 언어 file에서 Verilog 또는 VHDL을 선택합니다.
메모: 이 옵션은 전 애인에 대한 합성 옵션을 선택한 경우에만 사용할 수 있습니다.amp설계. - 채널 수에는 설계에 사용할 채널 수(1~4)를 입력할 수 있습니다. 기본값은 1입니다.
- Ex 생성을 클릭합니다.amp르 디자인. 더 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
- 디자인을 수정하고 싶다면 examp표시된 기본값(ecpri_0_testbench)의 파일 디렉터리 경로 또는 이름, 새 경로를 찾아 새 디자인을 입력합니다. examp파일 디렉토리 이름.
- 확인을 클릭합니다.
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eCPRI Intel FPGA IP 사용자 가이드
1.3. 디렉토리 구조
eCPRI IP 코어 설계 example file 디렉토리에는 다음이 생성됩니다. files 디자인 전amp르.
그림 3. 생성된 Ex의 디렉터리 구조amp르 디자인
메모:
- Intel Arria 10 IP 디자인 ex에만 존재amp르 변형 .
- Intel Stratix 10(H-타일 또는 E-타일) IP 디자인에만 존재함 examp르 변형 .
- Intel Agilex E-tile IP 디자인 ex에만 존재amp르 변형 .
표 1. eCPRI Intel FPGA IP 코어 테스트벤치 File 설명
| File 이름 | 설명 |
| 주요 테스트벤치 및 시뮬레이션 Files | |
| <디자인_example_dir>/simulation/testbench/ecpri_tb.sv | 최상위 테스트벤치 file. 테스트벤치는 DUT 래퍼를 인스턴스화하고 Verilog HDL 작업을 실행하여 패킷을 생성하고 수락합니다. |
| <디자인_example_dir>/simulation/testbench/ecpri_ed.sv | DUT 및 기타 테스트벤치 구성 요소를 인스턴스화하는 DUT 래퍼입니다. |
| <디자인_example_dir>/simulation/ed_fw/flow.c | C 코드 소스 file. |
| 테스트벤치 스크립트 | |
| <디자인_example_dir>/simulation/setup_scripts/mentor/run_vsim.do | 테스트벤치를 실행하기 위한 Siemens EDA QuestaSim 스크립트. |
| <디자인_example_dir>/simulation/setup_scripts/synopsys/vcs/run_vcs.sh | 테스트벤치를 실행하기 위한 Synopsys VCS 스크립트. |
| <디자인_example_dir>/simulation/setup_scripts/synopsys/vcsmx/run_vcsmx.sh | Synopsys VCS MX 스크립트(Verilog HDL과 VHDL이 포함된 SystemVerilog)를 사용하여 테스트벤치를 실행합니다. |
| <디자인_example_dir>/simulation/setup_scripts/aldec/run_rivierapro.tcl | 테스트벤치를 실행하기 위한 Aldec* Riviera-PRO 스크립트. |
| <디자인_example_dir>/simulation/setup_scripts/xcelium/run_xcelium.sh | 테스트벤치를 실행하기 위한 Cadence* Xcelium 스크립트. |
표 2. eCPRI Intel FPGA IP 코어 하드웨어 설계 Example File 설명
| File 이름 | 설명 |
| <디자인_example_dir>/synesis/quartus/ecpri_ed.qpf | 인텔 Quatus 프라임 프로젝트 file. |
| <디자인_example_dir>/synesis/quartus/ecpri_ed.qsf | Intel Quartus Prime 프로젝트 설정 file. |
| <디자인_example_dir>/synesis/quartus/ecpri_ed.sdc | Synopsys 설계 제약 file에스. 이것을 복사하고 수정할 수 있습니다 file귀하의 Intel Stratix 10 디자인을 위한 것입니다. |
| <디자인_example_dir>/synesis/testbench/ecpri_ed_top.sv | 최상위 Verilog HDL 디자인 example file. |
| <디자인_example_dir>/synesis/testbench/ecpri_ed.sv | DUT 및 기타 테스트벤치 구성 요소를 인스턴스화하는 DUT 래퍼입니다. |
| <디자인_example_dir>/synesis/quartus/ecpri_s10.tcl | 기본 file 시스템 콘솔에 액세스하기 위한 것입니다(Intel Stratix 10 H-타일 및 E-타일 디자인에서 사용 가능). |
| <디자인_example_dir>/synesis/quartus/ecpri_a10.tcl | 기본 file 시스템 콘솔에 액세스하기 위한 것입니다(Intel Arria 10 디자인에서 사용 가능). |
| <디자인_example_dir>/synesis/quartus/ecpri_agilex.tcl | 기본 file 시스템 콘솔에 액세스하기 위한 것입니다(Intel Agilex 7 디자인에서 사용 가능). |
1.4. 설계 Ex 시뮬레이션amp르 테스트벤치
그림 4. 절차
테스트 벤치를 시뮬레이션하려면 다음 단계를 따르십시오.
- 명령 프롬프트에서 테스트벤치 시뮬레이션 디렉터리로 변경합니다.ample_dir>/simulation/setup_scripts.
- Intel Agilex F-타일 장치 변형의 경우 다음 단계를 따르십시오.
에이. 다음으로 이동하세요.ample_dir>/simulation/quartus 디렉터리에서 아래 두 명령을 실행합니다. quartus_ipgenerate –run_default_mode_op ecpri_ed -c ecpri_ed quartus_tlg ecpri_ed
또는 Intel Quartus Prime Pro Edition에서 ecpri_ed.qpf 프로젝트를 열고 Support Logic Generation이 나올 때까지 컴파일을 수행할 수 있습니다.tage.
비. 다음으로 이동하세요.ample_dir>/simulation/setup_scripts 디렉토리.
기음. 다음 명령을 실행합니다: ip-setup-simulation -–quartus-project=../quartus/ecpri_ed.qpf - 선택한 지원되는 시뮬레이터에 대한 시뮬레이션 스크립트를 실행하십시오. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다. 테스트벤치 시뮬레이션 단계 표를 참조하세요.
메모: 시뮬레이션을 위한 VHDL 언어 지원은 QuestaSim 및 VCS MX 시뮬레이터에서만 사용할 수 있습니다. 시뮬레이션을 위한 Verilog 언어 지원은 표: 테스트벤치 시뮬레이션 단계에 나열된 모든 시뮬레이터에 사용할 수 있습니다. - 결과를 분석하십시오. 성공적인 테스트벤치는 패킷을 보내고 받고 "PASSED"를 표시합니다.
표 3. 테스트벤치 시뮬레이션 단계
| 모의 실험 장치 | 지침 |
| 퀘스타심 | 명령줄에 vsim -do run_vsim.do를 입력하십시오. QuestaSim GUI를 표시하지 않고 시뮬레이션하려면 vsim -c -do run_vsim.do를 입력하십시오. |
| 브이씨에스(VCS) | • 명령줄에 sh run_vcs.sh를 입력합니다. • 다음으로 이동하세요.ample_dir>/simulation/setup_scripts/synopsys/vcs를 실행하고 다음 명령을 실행합니다: sh run_vcs.sh |
| VCS MX | 명령줄에 sh run_vcsmx.sh를 입력합니다. |
| 리비에라-PRO | 명령줄에 vsim -c -do run_rivierapro.tcl을 입력합니다. 메모: Intel Stratix 10 H 타일 디자인 변형에서만 지원됩니다. |
| 엑셀리움(1) | 명령줄에 sh run_xcelium.sh를 입력합니다. |
- 이 시뮬레이터는 eCPRI Intel FPGA IP 디자인 ex에서는 지원되지 않습니다.ampIWF 기능이 활성화된 상태에서 생성된 파일입니다.
Samp파일 출력: 다음은amp파일 출력은 eCPRI IP 설계의 성공적인 시뮬레이션 테스트 실행을 보여줍니다.amp채널 수 = 4인 IWF 기능이 활성화되지 않은 파일:
# RX 정렬을 기다리는 중
# RX 왜곡 보정이 잠겼습니다.
# RX 차선 정렬이 잠겼습니다.
# 링크 오류 제거를 기다리는 중
# 링크 폴트 클리어
# MAC 소스 주소 0_0 채널 0: 33445566
# MAC 소스 주소 0_1 채널 0: 00007788
# MAC 대상 주소 0_0 채널 0: 33445566
# MAC 대상 주소 0_1 채널 0: 00007788
# MAC 대상 주소 1_0 채널 0: 11223344
# MAC 대상 주소 1_1 채널 0: 00005566
# MAC 대상 주소 2_0 채널 0: 22334455
# MAC 대상 주소 2_1 채널 0: 00006677
# MAC 대상 주소 3_0 채널 0: 44556677
# MAC 대상 주소 3_1 채널 0: 00008899
# MAC 대상 주소 4_0 채널 0: 66778899
# MAC 대상 주소 4_1 채널 0: 0000aabb
# MAC 대상 주소 5_0 채널 0: 778899aa
# MAC 대상 주소 5_1 채널 0: 0000bbcc
# MAC 대상 주소 6_0 채널 0: 8899aabb
# MAC 대상 주소 6_1 채널 0: 0000ccdd
# MAC 대상 주소 7_0 채널 0: 99aabbcc
# MAC 대상 주소 7_1 채널 0: 0000ddee
# eCPRI 공통 제어 채널 0: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 0: 00000241
# eCPRI 버전 채널 0: 2
# MAC 소스 주소 0_0 채널 1: 33445566
# MAC 소스 주소 0_1 채널 1: 00007788
# MAC 대상 주소 0_0 채널 1: 33445566
# MAC 대상 주소 0_1 채널 1: 00007788
# MAC 대상 주소 1_0 채널 1: 11223344
# MAC 대상 주소 1_1 채널 1: 00005566
# MAC 대상 주소 2_0 채널 1: 22334455
# MAC 대상 주소 2_1 채널 1: 00006677
# MAC 대상 주소 3_0 채널 1: 44556677
# MAC 대상 주소 3_1 채널 1: 00008899
# MAC 대상 주소 4_0 채널 1: 66778899
# MAC 대상 주소 4_1 채널 1: 0000aabb
# MAC 대상 주소 5_0 채널 1: 778899aa
# MAC 대상 주소 5_1 채널 1: 0000bbcc
# MAC 대상 주소 6_0 채널 1: 8899aabb
# MAC 대상 주소 6_1 채널 1: 0000ccdd
# MAC 대상 주소 7_0 채널 1: 99aabbcc
# MAC 대상 주소 7_1 채널 1: 0000ddee
# eCPRI 공통 제어 채널 1: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 1: 00000241
# eCPRI 버전 채널 1: 2
# MAC 소스 주소 0_0 채널 2: 33445566
# MAC 소스 주소 0_1 채널 2: 00007788
# MAC 대상 주소 0_0 채널 2: 33445566
# MAC 대상 주소 0_1 채널 2: 00007788
# MAC 대상 주소 1_0 채널 2: 11223344
# MAC 대상 주소 1_1 채널 2: 00005566
# MAC 대상 주소 2_0 채널 2: 22334455
# MAC 대상 주소 2_1 채널 2: 00006677
# MAC 대상 주소 3_0 채널 2: 44556677
# MAC 대상 주소 3_1 채널 2: 00008899
# MAC 대상 주소 4_0 채널 2: 66778899
# MAC 대상 주소 4_1 채널 2: 0000aabb
# MAC 대상 주소 5_0 채널 2: 778899aa
# MAC 대상 주소 5_1 채널 2: 0000bbcc
# MAC 대상 주소 6_0 채널 2: 8899aabb
# MAC 대상 주소 6_1 채널 2: 0000ccdd
# MAC 대상 주소 7_0 채널 2: 99aabbcc
# MAC 대상 주소 7_1 채널 2: 0000ddee
# eCPRI 공통 제어 채널 2: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 2: 00000241
# eCPRI 버전 채널 2: 2
# MAC 소스 주소 0_0 채널 3: 33445566
# MAC 소스 주소 0_1 채널 3: 00007788
# MAC 대상 주소 0_0 채널 3: 33445566
# MAC 대상 주소 0_1 채널 3: 00007788
# MAC 대상 주소 1_0 채널 3: 11223344
# MAC 대상 주소 1_1 채널 3: 00005566
# MAC 대상 주소 2_0 채널 3: 22334455
# MAC 대상 주소 2_1 채널 3: 00006677
# MAC 대상 주소 3_0 채널 3: 44556677
# MAC 대상 주소 3_1 채널 3: 00008899
# MAC 대상 주소 4_0 채널 3: 66778899
# MAC 대상 주소 4_1 채널 3: 0000aabb
# MAC 대상 주소 5_0 채널 3: 778899aa
# MAC 대상 주소 5_1 채널 3: 0000bbcc
# MAC 대상 주소 6_0 채널 3: 8899aabb
# MAC 대상 주소 6_1 채널 3: 0000ccdd
# MAC 대상 주소 7_0 채널 3: 99aabbcc
# MAC 대상 주소 7_1 채널 3: 0000ddee
# eCPRI 공통 제어 채널 3: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 3: 00000241
# eCPRI 버전 채널 3: 2
# __________________________________________________________
# INFO: 재설정 상태가 아닙니다.
# __________________________________________________________
#
#
# 채널 0 eCPRI TX SOP 수: 0
# 채널 0 eCPRI TX EOP 수: 0
# 채널 0 eCPRI RX SOP 수: 0
# 채널 0 eCPRI RX EOP 수: 0
# 채널 0 외부 PTP TX SOP 개수 : 0
# 채널 0 외부 PTP TX EOP 개수 : 0
# 채널 0 외부 MISC TX SOP 수: 0
# 채널 0 외부 MISC TX EOP 수: 0
# 채널 0 외부 RX SOP 수: 0
# 채널 0 외부 RX EOP 수: 0
# 채널 1 eCPRI TX SOP 수: 0
# 채널 1 eCPRI TX EOP 수: 0
# 채널 1 eCPRI RX SOP 수: 0
# 채널 1 eCPRI RX EOP 수: 0
# 채널 1 외부 PTP TX SOP 개수 : 0
# 채널 1 외부 PTP TX EOP 개수 : 0
# 채널 1 외부 MISC TX SOP 수: 0
# 채널 1 외부 MISC TX EOP 수: 0
# 채널 1 외부 RX SOP 수: 0
# 채널 1 외부 RX EOP 수: 0
# 채널 2 eCPRI TX SOP 수: 0
# 채널 2 eCPRI TX EOP 수: 0
# 채널 2 eCPRI RX SOP 수: 0
# 채널 2 eCPRI RX EOP 수: 0
# 채널 2 외부 PTP TX SOP 개수 : 0
# 채널 2 외부 PTP TX EOP 개수 : 0
# 채널 2 외부 MISC TX SOP 수: 0
# 채널 2 외부 MISC TX EOP 수: 0
# 채널 2 외부 RX SOP 수: 0
# 채널 2 외부 RX EOP 수: 0
# 채널 3 eCPRI TX SOP 수: 0
# 채널 3 eCPRI TX EOP 수: 0
# 채널 3 eCPRI RX SOP 수: 0
# 채널 3 eCPRI RX EOP 수: 0
# 채널 3 외부 PTP TX SOP 개수 : 0
# 채널 3 외부 PTP TX EOP 개수 : 0
# 채널 3 외부 MISC TX SOP 수: 0
# 채널 3 외부 MISC TX EOP 수: 0
# 채널 3 외부 RX SOP 수: 0
# 채널 3 외부 RX EOP 수: 0
# __________________________________________________________
# INFO: 패킷 전송 시작
# __________________________________________________________
#
#
# INFO: 채널 0 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 0 eCPRI TX 트래픽 전송 완료
# INFO: 채널 0 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 0 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 0 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 0 eCPRI 외부 TX 기타 트래픽 전송 완료
# INFO: 채널 1 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 1 eCPRI TX 트래픽 전송 완료
# INFO: 채널 1 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 1 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 1 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 1 eCPRI 외부 TX 기타 트래픽 전송 완료
# INFO: 채널 2 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 2 eCPRI TX 트래픽 전송 완료
# INFO: 채널 2 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 2 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 2 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 2 eCPRI 외부 TX 기타 트래픽 전송 완료
# INFO: 채널 3 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 3 eCPRI TX 트래픽 전송 완료
# INFO: 채널 3 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 3 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 3 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 3 eCPRI 외부 TX 기타 트래픽 전송 완료
# __________________________________________________________
# INFO: 패킷 전송을 중지합니다.
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: 패킷 통계 확인 중
# __________________________________________________________
#
#
# 채널 0 eCPRI SOP 전송: 300
# 채널 0 eCPRI EOP 전송: 300
# 채널 0 eCPRI SOP 수신: 300
# 채널 0 eCPRI EOP 수신: 300
# 채널 0 eCPRI 오류 보고됨: 0
# 채널 0 전송된 외부 PTP SOP: 4
# 채널 0 전송된 외부 PTP EOP: 4
# 채널 0 외부 MISC SOP 전송: 128
# 채널 0 외부 MISC EOP가 전송됨: 128
# 채널 0 수신된 외부 SOP: 132
# 채널 0 수신된 외부 EOP: 132
# 채널 0 수신된 외부 PTP SOP: 4
# 채널 0 수신된 외부 PTP EOP: 4
# 채널 0 외부 MISC SOP 수신: 128
# 채널 0 외부 MISC EOP 수신: 128
# 채널 0 외부 오류가 보고되었습니다: 0
# 채널 0 외부 타임스트amp 보고된 지문 오류: 0
# 채널 1 eCPRI SOP 전송: 300
# 채널 1 eCPRI EOP 전송: 300
# 채널 1 eCPRI SOP 수신: 300
# 채널 1 eCPRI EOP 수신: 300
# 채널 1 eCPRI 오류 보고됨: 0
# 채널 1 전송된 외부 PTP SOP: 4
# 채널 1 전송된 외부 PTP EOP: 4
# 채널 1 외부 MISC SOP 전송: 128
# 채널 1 외부 MISC EOP가 전송됨: 128
# 채널 1 수신된 외부 SOP: 132
# 채널 1 수신된 외부 EOP: 132
# 채널 1 수신된 외부 PTP SOP: 4
# 채널 1 수신된 외부 PTP EOP: 4
# 채널 1 외부 MISC SOP 수신: 128
# 채널 1 외부 MISC EOP 수신: 128
# 채널 1 외부 오류가 보고되었습니다: 0
# 채널 1 외부 타임스트amp 보고된 지문 오류: 0
# 채널 2 eCPRI SOP 전송: 300
# 채널 2 eCPRI EOP 전송: 300
# 채널 2 eCPRI SOP 수신: 300
# 채널 2 eCPRI EOP 수신: 300
# 채널 2 eCPRI 오류 보고됨: 0
# 채널 2 전송된 외부 PTP SOP: 4
# 채널 2 전송된 외부 PTP EOP: 4
# 채널 2 외부 MISC SOP 전송: 128
# 채널 2 외부 MISC EOP가 전송됨: 128
# 채널 2 수신된 외부 SOP: 132
# 채널 2 수신된 외부 EOP: 132
# 채널 2 수신된 외부 PTP SOP: 4
# 채널 2 수신된 외부 PTP EOP: 4
# 채널 2 외부 MISC SOP 수신: 128
# 채널 2 외부 MISC EOP 수신: 128
# 채널 2 외부 오류가 보고되었습니다: 0
# 채널 2 외부 타임스트amp 보고된 지문 오류: 0
# 채널 3 eCPRI SOP 전송: 300
# 채널 3 eCPRI EOP 전송: 300
# 채널 3 eCPRI SOP 수신: 300
# 채널 3 eCPRI EOP 수신: 300
# 채널 3 eCPRI 오류 보고됨: 0
# 채널 3 전송된 외부 PTP SOP: 4
# 채널 3 전송된 외부 PTP EOP: 4
# 채널 3 외부 MISC SOP 전송: 128
# 채널 3 외부 MISC EOP가 전송됨: 128
# 채널 3 수신된 외부 SOP: 132
# 채널 3 수신된 외부 EOP: 132
# 채널 3 수신된 외부 PTP SOP: 4
# 채널 3 수신된 외부 PTP EOP: 4
# 채널 3 외부 MISC SOP 수신: 128
# 채널 3 외부 MISC EOP 수신: 128
# 채널 3 외부 오류가 보고되었습니다: 0
# 채널 3 외부 타임스트amp 보고된 지문 오류: 0
# __________________________________________________________
# 정보: 테스트 통과
#
# __________________________________________________________
Samp파일 출력: 다음은amp파일 출력은 eCPRI IP 설계의 성공적인 시뮬레이션 테스트 실행을 보여줍니다.amp채널 수 = 4로 IWF 기능이 활성화된 파일:
# CPRI TX 활성화
# CPRI 채널 0 L1_CONFIG : 00000001
# CPRI 채널 0 CPRI_CORE_CM_CONFIG : 00001ed4
# CPRI 채널 1 L1_CONFIG : 00000001
# CPRI 채널 1 CPRI_CORE_CM_CONFIG : 00001ed4
# CPRI 채널 2 L1_CONFIG : 00000001
# CPRI 채널 2 CPRI_CORE_CM_CONFIG : 00001ed4
# CPRI 채널 3 L1_CONFIG : 00000001
# CPRI 채널 3 CPRI_CORE_CM_CONFIG : 00001ed4
# RX 정렬을 기다리는 중
# RX 왜곡 보정이 잠겼습니다.
# RX 차선 정렬이 잠겼습니다.
# 링크 오류 제거를 기다리는 중
# 링크 폴트 클리어
# MAC 소스 주소 0_0 채널 0: 33445566
# MAC 소스 주소 0_1 채널 0: 00007788
# MAC 대상 주소 0_0 채널 0: 33445566
# MAC 대상 주소 0_1 채널 0: 00007788
# MAC 대상 주소 1_0 채널 0: 11223344
# MAC 대상 주소 1_1 채널 0: 00005566
# MAC 대상 주소 2_0 채널 0: 22334455
# MAC 대상 주소 2_1 채널 0: 00006677
# MAC 대상 주소 3_0 채널 0: 44556677
# MAC 대상 주소 3_1 채널 0: 00008899
# MAC 대상 주소 4_0 채널 0: 66778899
# MAC 대상 주소 4_1 채널 0: 0000aabb
# MAC 대상 주소 5_0 채널 0: 778899aa
# MAC 대상 주소 5_1 채널 0: 0000bbcc
# MAC 대상 주소 6_0 채널 0: 8899aabb
# MAC 대상 주소 6_1 채널 0: 0000ccdd
# MAC 대상 주소 7_0 채널 0: 99aabbcc
# MAC 대상 주소 7_1 채널 0: 0000ddee
# eCPRI 공통 제어 채널 0: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 0: 00000241
# eCPRI 버전 채널 0: 2
# MAC 소스 주소 0_0 채널 1: 33445566
# MAC 소스 주소 0_1 채널 1: 00007788
# MAC 대상 주소 0_0 채널 1: 33445566
# MAC 대상 주소 0_1 채널 1: 00007788
# MAC 대상 주소 1_0 채널 1: 11223344
# MAC 대상 주소 1_1 채널 1: 00005566
# MAC 대상 주소 2_0 채널 1: 22334455
# MAC 대상 주소 2_1 채널 1: 00006677
# MAC 대상 주소 3_0 채널 1: 44556677
# MAC 대상 주소 3_1 채널 1: 00008899
# MAC 대상 주소 4_0 채널 1: 66778899
# MAC 대상 주소 4_1 채널 1: 0000aabb
# MAC 대상 주소 5_0 채널 1: 778899aa
# MAC 대상 주소 5_1 채널 1: 0000bbcc
# MAC 대상 주소 6_0 채널 1: 8899aabb
# MAC 대상 주소 6_1 채널 1: 0000ccdd
# MAC 대상 주소 7_0 채널 1: 99aabbcc
# MAC 대상 주소 7_1 채널 1: 0000ddee
# eCPRI 공통 제어 채널 1: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 1: 00000241
# eCPRI 버전 채널 1: 2
# MAC 소스 주소 0_0 채널 2: 33445566
# MAC 소스 주소 0_1 채널 2: 00007788
# MAC 대상 주소 0_0 채널 2: 33445566
# MAC 대상 주소 0_1 채널 2: 00007788
# MAC 대상 주소 1_0 채널 2: 11223344
# MAC 대상 주소 1_1 채널 2: 00005566
# MAC 대상 주소 2_0 채널 2: 22334455
# MAC 대상 주소 2_1 채널 2: 00006677
# MAC 대상 주소 3_0 채널 2: 44556677
# MAC 대상 주소 3_1 채널 2: 00008899
# MAC 대상 주소 4_0 채널 2: 66778899
# MAC 대상 주소 4_1 채널 2: 0000aabb
# MAC 대상 주소 5_0 채널 2: 778899aa
# MAC 대상 주소 5_1 채널 2: 0000bbcc
# MAC 대상 주소 6_0 채널 2: 8899aabb
# MAC 대상 주소 6_1 채널 2: 0000ccdd
# MAC 대상 주소 7_0 채널 2: 99aabbcc
# MAC 대상 주소 7_1 채널 2: 0000ddee
# eCPRI 공통 제어 채널 2: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 2: 00000241
# eCPRI 버전 채널 2: 2
# MAC 소스 주소 0_0 채널 3: 33445566
# MAC 소스 주소 0_1 채널 3: 00007788
# MAC 대상 주소 0_0 채널 3: 33445566
# MAC 대상 주소 0_1 채널 3: 00007788
# MAC 대상 주소 1_0 채널 3: 11223344
# MAC 대상 주소 1_1 채널 3: 00005566
# MAC 대상 주소 2_0 채널 3: 22334455
# MAC 대상 주소 2_1 채널 3: 00006677
# MAC 대상 주소 3_0 채널 3: 44556677
# MAC 대상 주소 3_1 채널 3: 00008899
# MAC 대상 주소 4_0 채널 3: 66778899
# MAC 대상 주소 4_1 채널 3: 0000aabb
# MAC 대상 주소 5_0 채널 3: 778899aa
# MAC 대상 주소 5_1 채널 3: 0000bbcc
# MAC 대상 주소 6_0 채널 3: 8899aabb
# MAC 대상 주소 6_1 채널 3: 0000ccdd
# MAC 대상 주소 7_0 채널 3: 99aabbcc
# MAC 대상 주소 7_1 채널 3: 0000ddee
# eCPRI 공통 제어 채널 3: 00000041
# 인터럽트 활성화 eCPRI 공통 제어 채널 3: 00000241
# eCPRI 버전 채널 3: 2
# CPRI가 HSYNC 링크 업 상태를 달성하기를 기다리는 중
# CPRI 채널 0 HSYNC 상태 달성
# CPRI 채널 1 HSYNC 상태 달성
# CPRI 채널 2 HSYNC 상태 달성
# CPRI 채널 3 HSYNC 상태 달성
# 11100250000 nego_bitrate_complete에 1을 씁니다.
# 11100650000 폴링 PROT_VER 채널 0
# __________________________________________________________
# 11100850000 폴링 레지스터: a0000010
# __________________________________________________________
# 13105050000 폴링 PROT_VER 채널 1
# __________________________________________________________
# 13105250000 폴링 레지스터: a0800010
# __________________________________________________________
# 13105950000 폴링 PROT_VER 채널 2
# __________________________________________________________
# 13106150000 폴링 레지스터: a1000010
# __________________________________________________________
# 13106850000 폴링 PROT_VER 채널 3
# __________________________________________________________
# 13107050000 폴링 레지스터: a1800010
# __________________________________________________________
# 13107750000 nego_protol_complete에 1을 씁니다.
# 13108150000 폴링 CM_STATUS.rx_fast_cm_ptr_valid 채널 0
# __________________________________________________________
# 13108350000 폴링 레지스터: a0000020
# __________________________________________________________
# 14272050000 폴링 CM_STATUS.rx_fast_cm_ptr_valid 채널 1
# __________________________________________________________
# 14272250000 폴링 레지스터: a0800020
# __________________________________________________________
# 14272950000 폴링 CM_STATUS.rx_fast_cm_ptr_valid 채널 2
# __________________________________________________________
# 14273150000 폴링 레지스터: a1000020
# __________________________________________________________
# 14273850000 폴링 CM_STATUS.rx_fast_cm_ptr_valid 채널 3
# __________________________________________________________
# 14274050000 폴링 레지스터: a1800020
# __________________________________________________________
# 14274750000 nego_cm_complete에 1을 씁니다.
# 14275150000 nego_vss_complete에 1을 씁니다.
# CPRI 채널 0이 HSYNC 및 시작 시퀀스를 달성하기를 기다리는 중 FSM STATE_F
# CPRI 채널 0 HSYNC 및 시작 시퀀스 FSM STATE_F 달성
# CPRI 채널 1이 HSYNC 및 시작 시퀀스를 달성하기를 기다리는 중 FSM STATE_F
# CPRI 채널 1 HSYNC 및 시작 시퀀스 FSM STATE_F 달성
# CPRI 채널 2이 HSYNC 및 시작 시퀀스를 달성하기를 기다리는 중 FSM STATE_F
# CPRI 채널 2 HSYNC 및 시작 시퀀스 FSM STATE_F 달성
# CPRI 채널 3이 HSYNC 및 시작 시퀀스를 달성하기를 기다리는 중 FSM STATE_F
# CPRI 채널 3 HSYNC 및 시작 시퀀스 FSM STATE_F 달성
# __________________________________________________________
# INFO: 재설정 상태가 아닙니다.
# __________________________________________________________
#
#
# 채널 0 eCPRI TX SOP 수: 0
# 채널 0 eCPRI TX EOP 수: 0
# 채널 0 eCPRI RX SOP 수: 0
# 채널 0 eCPRI RX EOP 수: 0
# 채널 0 외부 PTP TX SOP 개수 : 0
# 채널 0 외부 PTP TX EOP 개수 : 0
# 채널 0 외부 MISC TX SOP 수: 0
# 채널 0 외부 MISC TX EOP 수: 0
# 채널 0 외부 RX SOP 수: 0
# 채널 0 외부 RX EOP 수: 0
# 채널 1 eCPRI TX SOP 수: 0
# 채널 1 eCPRI TX EOP 수: 0
# 채널 1 eCPRI RX SOP 수: 0
# 채널 1 eCPRI RX EOP 수: 0
# 채널 1 외부 PTP TX SOP 개수 : 0
# 채널 1 외부 PTP TX EOP 개수 : 0
# 채널 1 외부 MISC TX SOP 수: 0
# 채널 1 외부 MISC TX EOP 수: 0
# 채널 1 외부 RX SOP 수: 0
# 채널 1 외부 RX EOP 수: 0
# 채널 2 eCPRI TX SOP 수: 0
# 채널 2 eCPRI TX EOP 수: 0
# 채널 2 eCPRI RX SOP 수: 0
# 채널 2 eCPRI RX EOP 수: 0
# 채널 2 외부 PTP TX SOP 개수 : 0
# 채널 2 외부 PTP TX EOP 개수 : 0
# 채널 2 외부 MISC TX SOP 수: 0
# 채널 2 외부 MISC TX EOP 수: 0
# 채널 2 외부 RX SOP 수: 0
# 채널 2 외부 RX EOP 수: 0
# 채널 3 eCPRI TX SOP 수: 0
# 채널 3 eCPRI TX EOP 수: 0
# 채널 3 eCPRI RX SOP 수: 0
# 채널 3 eCPRI RX EOP 수: 0
# 채널 3 외부 PTP TX SOP 개수 : 0
# 채널 3 외부 PTP TX EOP 개수 : 0
# 채널 3 외부 MISC TX SOP 수: 0
# 채널 3 외부 MISC TX EOP 수: 0
# 채널 3 외부 RX SOP 수: 0
# 채널 3 외부 RX EOP 수: 0
# __________________________________________________________
# INFO: 패킷 전송 시작
# __________________________________________________________
#
#
# INFO: 채널 0 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 0 eCPRI TX 트래픽 전송 완료
# INFO: 채널 0 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 0 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 0 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 0 eCPRI 외부 TX 기타 트래픽 전송 완료
# INFO: 채널 1 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 1 eCPRI TX 트래픽 전송 완료
# INFO: 채널 1 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 1 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 1 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 1 eCPRI 외부 TX 기타 트래픽 전송 완료
# INFO: 채널 2 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 2 eCPRI TX 트래픽 전송 완료
# INFO: 채널 2 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 2 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 2 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 2 eCPRI 외부 TX 기타 트래픽 전송 완료
# INFO: 채널 3 eCPRI TX 트래픽 전송이 완료되기를 기다리는 중
# INFO: 채널 3 eCPRI TX 트래픽 전송 완료
# INFO: 채널 3 eCPRI 외부 TX PTP 트래픽 전송을 기다리는 중입니다.
완벽한
# INFO: 채널 3 eCPRI 외부 TX PTP 트래픽 전송 완료
# INFO: 채널 3 eCPRI 외부 TX 기타 트래픽이 다음으로 전송되기를 기다리는 중입니다.
완벽한
# INFO: 채널 3 eCPRI 외부 TX 기타 트래픽 전송 완료
# __________________________________________________________
# INFO: 패킷 전송을 중지합니다.
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: 패킷 통계 확인 중
# __________________________________________________________
#
#
# 채널 0 eCPRI SOP 전송: 50
# 채널 0 eCPRI EOP 전송: 50
# 채널 0 eCPRI SOP 수신: 50
# 채널 0 eCPRI EOP 수신: 50
# 채널 0 eCPRI 오류 보고됨: 0
# 채널 0 전송된 외부 PTP SOP: 4
# 채널 0 전송된 외부 PTP EOP: 4
# 채널 0 외부 MISC SOP 전송: 128
# 채널 0 외부 MISC EOP가 전송됨: 128
# 채널 0 수신된 외부 SOP: 132
# 채널 0 수신된 외부 EOP: 132
# 채널 0 수신된 외부 PTP SOP: 4
# 채널 0 수신된 외부 PTP EOP: 4
# 채널 0 외부 MISC SOP 수신: 128
# 채널 0 외부 MISC EOP 수신: 128
# 채널 0 외부 오류가 보고되었습니다: 0
# 채널 0 외부 타임스트amp 보고된 지문 오류: 0
# 채널 1 eCPRI SOP 전송: 50
# 채널 1 eCPRI EOP 전송: 50
# 채널 1 eCPRI SOP 수신: 50
# 채널 1 eCPRI EOP 수신: 50
# 채널 1 eCPRI 오류 보고됨: 0
# 채널 1 전송된 외부 PTP SOP: 4
# 채널 1 전송된 외부 PTP EOP: 4
# 채널 1 외부 MISC SOP 전송: 128
# 채널 1 외부 MISC EOP가 전송됨: 128
# 채널 1 수신된 외부 SOP: 132
# 채널 1 수신된 외부 EOP: 132
# 채널 1 수신된 외부 PTP SOP: 4
# 채널 1 수신된 외부 PTP EOP: 4
# 채널 1 외부 MISC SOP 수신: 128
# 채널 1 외부 MISC EOP 수신: 128
# 채널 1 외부 오류가 보고되었습니다: 0
# 채널 1 외부 타임스트amp 보고된 지문 오류: 0
# 채널 2 eCPRI SOP 전송: 50
# 채널 2 eCPRI EOP 전송: 50
# 채널 2 eCPRI SOP 수신: 50
# 채널 2 eCPRI EOP 수신: 50
# 채널 2 eCPRI 오류 보고됨: 0
# 채널 2 전송된 외부 PTP SOP: 4
# 채널 2 전송된 외부 PTP EOP: 4
# 채널 2 외부 MISC SOP 전송: 128
# 채널 2 외부 MISC EOP가 전송됨: 128
# 채널 2 수신된 외부 SOP: 132
# 채널 2 수신된 외부 EOP: 132
# 채널 2 수신된 외부 PTP SOP: 4
# 채널 2 수신된 외부 PTP EOP: 4
# 채널 2 외부 MISC SOP 수신: 128
# 채널 2 외부 MISC EOP 수신: 128
# 채널 2 외부 오류가 보고되었습니다: 0
# 채널 2 외부 타임스트amp 보고된 지문 오류: 0
# 채널 3 eCPRI SOP 전송: 50
# 채널 3 eCPRI EOP 전송: 50
# 채널 3 eCPRI SOP 수신: 50
# 채널 3 eCPRI EOP 수신: 50
# 채널 3 eCPRI 오류 보고됨: 0
# 채널 3 전송된 외부 PTP SOP: 4
# 채널 3 전송된 외부 PTP EOP: 4
# 채널 3 외부 MISC SOP 전송: 128
# 채널 3 외부 MISC EOP가 전송됨: 128
# 채널 3 수신된 외부 SOP: 132
# 채널 3 수신된 외부 EOP: 132
# 채널 3 수신된 외부 PTP SOP: 4
# 채널 3 수신된 외부 PTP EOP: 4
# 채널 3 외부 MISC SOP 수신: 128
# 채널 3 외부 MISC EOP 수신: 128
# 채널 3 외부 오류가 보고되었습니다: 0
# 채널 3 외부 타임스트amp 보고된 지문 오류: 0
# __________________________________________________________
# 정보: 테스트 통과
#
# __________________________________________________________
1.4.1. 이더넷 IP에 대한 동적 재구성 활성화
기본적으로 eCPRI IP 디자인에서는 동적 재구성이 비활성화되어 있습니다.ample이며 Intel Stratix 10(E-tile 및 H-tile) 및 Intel Agilex 7(E-tile) 디자인 ex에만 적용 가능합니다.amp레.
- 생성된 test_wrapper.sv에서 다음 줄을 찾으세요.ample_dir>/simulation/testbench 디렉터리: 매개변수 ETHERNET_DR_EN = 0
- 값을 0에서 1로 변경합니다. 매개변수 ETHERNET_DR_EN = 1
- 생성된 동일한 ex를 사용하여 시뮬레이션을 다시 실행합니다.amp르 디자인 디렉토리.
1.5. 컴파일 전용 프로젝트 컴파일하기
컴파일 전용 ex를 컴파일하려면amp프로젝트를 진행하려면 다음 단계를 따르세요.
- 컴파일 디자인 보장amp세대가 완성되었습니다.
- Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime Pro Edition 프로젝트를 엽니다.ample_dir>/synesis/quartus/ecpri_ed.qpf.
- 처리 메뉴에서 컴파일 시작을 클릭합니다.
- 컴파일이 성공적으로 완료되면 Intel Quartus Prime Pro Edition 세션에서 타이밍 및 리소스 활용도에 대한 보고서를 사용할 수 있습니다. 처리 ➤ 편집 보고서로 이동하세요. view 편집에 대한 자세한 보고서.
관련 정보
블록 기반 설계 흐름
1.6. Design Ex 컴파일 및 구성amp하드웨어 분야
하드웨어 설계를 컴파일하려면 examp파일을 Intel 장치에서 구성하려면 다음 단계를 따르십시오.
- 하드웨어 설계 보장amp세대가 완성되었습니다.
- Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime 프로젝트를 엽니다.ample_dir>/synesis/quartus/ecpri_ed.qpf.
- 처리 메뉴에서 컴파일 시작을 클릭합니다.
- 성공적인 컴파일 후 .sof file 에서 사용할 수 있습니다ample_dir>/합성/quartus/output_file디렉토리. 하드웨어 설계를 프로그래밍하려면 다음 단계를 따르세요.ampIntel FPGA 장치의 파일:
에이. 개발 키트를 호스트 컴퓨터에 연결합니다.
비. 개발 키트의 일부인 Clock Control 애플리케이션을 실행하고 설계에 대한 새로운 주파수를 설정합니다.amp르. 아래는 Clock Control 애플리케이션의 주파수 설정입니다.
• Intel Stratix 10 GX SI 개발 키트에서 설계를 목표로 하는 경우:
— U5, OUT8-100MHz
— U6, OUT3-322.265625MHz
— U6, OUT4 및 OUT5 - 307.2MHz
• Intel Stratix 10 TX SI 개발 키트에서 설계를 목표로 하는 경우:
— U1, CLK4- 322.265625MHz(25G 데이터 속도의 경우)
— U6- 156.25MHz(10G 데이터 속도의 경우)
— U3, OUT3-100MHz
— U3, OUT8-153.6MHz
• Intel Agilex 7 F-시리즈 트랜시버-SoC 개발 키트를 대상으로 설계하는 경우:
— U37, CLK1A-100MHz
— U34, CLK0P- 156.25MHz
— U38, OUT2_P- 153.6MHz
• Intel Arria 10 GX SI 개발 키트에서 설계를 목표로 하는 경우:
— U52, CLK0-156.25MHz
— U52, CLK1-250MHz
— U52, CLK3-125MHz
— Y5-307.2MHz
— Y6-322.265625MHz
씨. 도구 메뉴에서 프로그래머를 클릭합니다.
디. 프로그래머에서 하드웨어 설정을 클릭합니다.
이자형. 프로그래밍 장치를 선택하십시오.
에프. Intel Quartus Prime Pro Edition 세션을 연결할 수 있는 개발 키트를 선택하고 추가하세요.
g. 모드가 J로 설정되어 있는지 확인합니다.TAG.
시간. 장치를 선택하고 장치 추가를 클릭합니다. 프로그래머는 보드의 장치 간 연결에 대한 블록 다이어그램을 표시합니다.
나. .sof를 로드하세요. file 해당 Intel FPGA 장치에.
j. 실행 파일 및 연결 형식(.elf) 로드 file Intel Stratix 10 또는
DR(동적 재구성)을 수행하여 데이터 속도를 7G와 25G 간에 전환하려는 경우 Intel Agilex 10 장치. 실행 파일 생성 및 다운로드 및 연결 형식(.elf) 프로그래밍의 지침을 따르세요. File .elf를 생성하려면 38페이지를 참조하세요. file.
케이. .sof가 있는 행에서 .sof에 대한 프로그램/구성 상자를 선택합니다. file.
엘. 시작을 클릭합니다.
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1.7. eCPRI Intel FPGA IP Design Ex 테스트ample
eCPRI Intel FPGA IP 코어 디자인을 컴파일한 후 examp파일을 Intel FPGA 장치에서 구성하면 시스템 콘솔을 사용하여 IP 코어와 내장된 기본 PHY IP 코어 레지스터를 프로그래밍할 수 있습니다.
시스템 콘솔을 켜고 하드웨어 설계를 테스트하려면 examp르, 다음 단계를 따르십시오.
- 하드웨어 설계 이후amp파일은 Intel 장치에 구성되어 있으며 Intel Quartus Prime Pro Edition 소프트웨어의 도구 메뉴에서 시스템 디버깅 도구 ➤ 시스템 콘솔을 클릭합니다.
- Tcl 콘솔 창에서 디렉터리를 다음으로 변경합니다.ample_dir>/합성/quartus/hardware_test를 입력하고 다음 명령을 입력하여 J에 대한 연결을 엽니다.TAG 마스터하고 테스트를 시작하세요.
• Intel Agilex 7 설계용 소스 ecpri_agilex.tcl
• Intel Stratix 10 설계용 소스 ecpri_s10.tcl
• Intel Arria 10 설계용 소스 ecpri_a10.tcl - Intel Stratix 10 또는 Intel Agilex 7 E-Tile 장치 변형의 경우 .sof를 프로그래밍한 후 내부 또는 외부 루프백 명령을 한 번 수행해야 합니다. file:
에이. flow.c에서 TEST_MODE 변수를 수정하세요. file 루프백 모드를 선택하려면:테스트_모드 행동 0 시뮬레이션에만 직렬 루프백 활성화 1 하드웨어에 대해서만 직렬 루프백 활성화 2 직렬 루프백 및 교정 3 교정만 flow.c를 변경할 때마다 NIOS II 소프트웨어를 다시 컴파일하고 재생성해야 합니다. file.
비. .elf 재생성 file 보드에 한 번 더 프로그래밍하고 .sof를 다시 프로그래밍하세요. file. - 시스템 콘솔 스크립트에서 지원하는 명령어를 통해 설계 작업을 테스트합니다. 시스템 콘솔 스크립트는 디자인에서 활성화되는 통계 및 기능을 읽는 데 유용한 명령을 제공합니다.
표 4. 시스템 콘솔 스크립트 명령
| 명령 | 설명 |
| 루프온 | TX-RX 내부 직렬 루프백을 활성화합니다. Intel Stratix 10 H-tile 및 Intel Arria 10 장치에만 사용하십시오. |
| loop_off | TX-RX 내부 직렬 루프백을 비활성화합니다. Intel Stratix 10 H-tile 및 Intel Arria 10 장치에만 사용하십시오. |
| 링크 _ 초기화 _ 정수 _1pbk | 트랜시버 내에서 TX-RX 내부 직렬 루프백을 활성화하고 트랜시버 교정 흐름을 수행합니다. Intel Stratix 10 E-tile 및 Intel Agilex 7 E-tile 설계에만 적용 가능합니다. |
| 링크 _ 초기화 _ 확장 _1pbk | TX-RX 외부 루프백을 활성화하고 트랜시버 교정 흐름을 수행합니다. Intel Stratix 10 E-tile 및 Intel Agilex 7 E-tile 설계에만 적용 가능합니다. |
| 트래픽 생성 비활성화 | 트래픽 생성기와 검사기를 비활성화합니다. |
| chkmac 통계 | 이더넷 MAC에 대한 통계를 표시합니다. |
| 읽기_ 테스트_ 통계 | 트래픽 생성기 및 체커에 대한 오류 통계를 표시합니다. |
| ext_연속_모드_en | 전체 설계 시스템을 재설정하고 트래픽 생성기가 연속적인 트래픽 패킷을 생성할 수 있도록 합니다. |
| dr _ 25g _ ~ _ lOg _etile | 이더넷 MAC의 데이터 속도를 25G에서 10G로 전환합니다. Intel Stratix 10 E-tile 및 Intel Agilex 7 E-tile 장치에만 사용하십시오. |
| dr_25g_to_10g_htile | 이더넷 MAC의 데이터 속도를 25G에서 10G로 전환합니다. H 타일 장치에만 사용 |
| dr_10g_to_25g_etile | 이더넷 MAC의 데이터 속도를 10G에서 25G로 전환합니다. Intel Stratix 10 E-tile 및 Intel Agilex 7 E-tile 장치에만 사용하십시오. |
| dr _ 25g _ ~ _ lOg _htile | 이더넷 MAC의 데이터 속도를 10G에서 25G로 전환합니다. H 타일 장치에만 사용하십시오. |
다음은amp파일 출력은 성공적인 테스트 실행을 보여줍니다.
시스템 콘솔 인쇄(채널 수 = 1)
채널 0 EXT PTP TX SOP 개수: 256
채널 0 EXT PTP TX EOP 카운트: 256
채널 0 EXT MISC TX SOP 개수: 36328972
채널 0 EXT MISC TX EOP 개수: 36369511
채널 0 EXT RX SOP 개수: 36410364
채널 0 EXT RX EOP 개수: 36449971
채널 0 EXT 검사기 오류: 0
채널 0 EXT 검사기 오류 수: 0
채널 0 EXT PTP 지문 오류: 0
채널 0 EXT PTP 지문 오류 횟수: 0
채널 0 TX SOP 수: 1337760
채널 0 TX EOP 수: 1339229
채널 0 RX SOP 개수: 1340728
채널 0 RX EOP 개수: 1342555
채널 0 검사기 오류: 0
채널 0 검사기 오류 수: 0
================================================= ===========================
=============
채널 0(Rx)에 대한 이더넷 MAC 통계
================================================= ===========================
=============
조각난 프레임 : 0
재버 프레임 : 0
FCS Err 프레임에 적합한 크기: 0
멀티캐스트 데이터 오류 프레임: 0
방송 데이터 오류 프레임 : 0
유니캐스트 데이터 오류 프레임: 0
64바이트 프레임 : 3641342
65~127바이트 프레임: 0
128~255바이트 프레임: 37404809
256~511바이트 프레임: 29128650
512~1023바이트 프레임: 0
1024~1518바이트 프레임: 0
1519 – 최대 바이트 프레임: 0
> MAX 바이트 프레임 : 0
멀티캐스트 데이터 OK 프레임: 70174801
방송 데이터 OK 프레임 : 0
유니캐스트 데이터 OK 프레임: 0
멀티캐스트 제어 프레임: 0
방송 제어 프레임 : 0
유니캐스트 제어 프레임: 0
일시 정지 제어 프레임 : 0
페이로드 옥텟 확인: 11505935812
프레임 옥텟 확인: 12918701444
Rx 최대 프레임 길이: 1518
FCS 오류 프레임이 있는 모든 크기: 0
멀티캐스트 제어 Err Frame : 0
방송제어 Err Frame : 0
유니캐스트 제어 Err 프레임: 0
일시정지 제어 Err 프레임 : 0
Rx 프레임 시작 : 70174801
다음은 samp25G~10G DR 테스트 실행에 대한 파일 출력:
시스템 콘솔 인쇄(25G~10G DR E-타일)
이더넷 25G -> 10G에 대한 동적 재구성 시작
DR 성공 25G -> 10G
RX PHY 레지스터 액세스: 클록 주파수(KHz) 확인
TXCLK:16114(KHZ)
RXCLK :16113 (KHZ)
RX PHY 상태 폴링
Rx 주파수 잠금 상태 0x0000000f
Mac 시계 상태가 괜찮나요? 0x00000001
Rx 프레임 오류? 0x00000000
Rx PHY가 완전히 정렬되었나요? 0x00000001
RX PHY 채널 0 폴링
RX PHY 채널 0이 실행 중입니다!
시스템 콘솔 출력(25G~10G DR H 타일)
이더넷 25G -> 10G에 대한 동적 재구성 시작
DR 성공 25G -> 10G
RX PHY 레지스터 액세스: 클록 주파수(KHz) 확인
TXCLK:15625(KHZ)
RXCLK :15625 (KHZ)
RX PHY 상태 폴링
Rx 주파수 잠금 상태 0x00000001
Mac 시계 상태가 괜찮나요? 0x00000007
Rx 프레임 오류? 0x00000000
Rx PHY가 완전히 정렬되었나요? 0x00000001
RX PHY 채널 0 폴링
RX PHY 채널 0이 실행 중입니다!
시스템 콘솔 인쇄(10G~25G DR E-타일)
이더넷 10G -> 25G에 대한 동적 재구성 시작
DR 성공 10G -> 25G
RX PHY 레지스터 액세스: 클록 주파수(KHz) 확인
TXCLK:40283(KHZ)
RXCLK :40283 (KHZ)
RX PHY 상태 폴링
Rx 주파수 잠금 상태 0x0000000f
Mac 시계 상태가 괜찮나요? 0x00000001
Rx 프레임 오류? 0x00000000
Rx PHY가 완전히 정렬되었나요? 0x00000001
RX PHY 채널 0 폴링
RX PHY 채널 0이 실행 중입니다!
시스템 콘솔 출력(10G~25G DR H 타일)
이더넷 10G -> 25G에 대한 동적 재구성 시작
DR 성공 10G -> 25G
RX PHY 레지스터 액세스: 클록 주파수(KHz) 확인
TXCLK:39061(KHZ)
RXCLK :39063 (KHZ)
RX PHY 상태 폴링
Rx 주파수 잠금 상태 0x00000001
Mac 시계 상태가 괜찮나요? 0x00000007
Rx 프레임 오류? 0x00000000
Rx PHY가 완전히 정렬되었나요? 0x00000001
RX PHY 채널 0 폴링
RX PHY 채널 0이 실행 중입니다!
디자인 전amp르 설명
디자인 전amp파일은 eCPRI IP 코어의 기본 기능을 보여줍니다. Ex에서 디자인을 생성할 수 있습니다.ampeCPRI IP 매개변수 편집기의 디자인 탭.
2.1. 특징
- 내부 TX 및 RX 직렬 루프백 모드
- 고정 크기 패킷 자동 생성
- 기본 패킷 검사 기능
- 시스템 콘솔을 사용하여 설계를 테스트하고 재테스트 목적으로 설계를 재설정하는 기능
2.2. 하드웨어 설계 Example
그림 5. Intel Agilex 7 F-타일 설계의 블록 다이어그램
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.
그림 6. Intel Agilex 7 E-타일 설계의 블록 다이어그램
그림 7. Intel Stratix 10 설계의 블록 다이어그램
그림 8. Intel Arria 10 설계의 블록 다이어그램
eCPRI Intel FPGA IP 코어 하드웨어 설계 examp파일에는 다음 구성 요소가 포함됩니다.
eCPRI 인텔 FPGA IP
테스트 래퍼 내에서 인스턴스화된 트래픽 생성기의 데이터를 받아들이고 이더넷 IP로 전송할 데이터의 우선 순위를 지정합니다.
이더넷 IP
- F-타일 이더넷 Intel FPGA Hard IP(Intel Agilex 7 F-타일 설계)
- 이더넷용 E-tile 하드 IP(Intel Stratix 10 또는 Intel Agilex 7 E-tile 설계)
- 25G 이더넷 Intel Stratix 10 IP(Intel Stratix 10 H 타일 설계)
- 저지연 이더넷 10G MAC IP, 1G/10GbE 및 10GBASE-KR PHY IP(Intel Arria 10 설계)
PTP(정밀 시간 프로토콜) IO PLL
Intel Stratix 10 H 타일 설계용 - 이더넷 IP 및 s에 대한 대기 시간 측정 입력 참조 클럭을 생성하기 위해 인스턴스화됨ampTOD(Time of Day) 하위 시스템에 대한 시계를 링합니다. IEEE 25v10 기능을 갖춘 1588G 이더넷 Intel Stratix 2 FPGA IP의 경우 Intel에서는 이 클록의 주파수를 156.25MHz로 설정할 것을 권장합니다. 자세한 내용은 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 및 Intel Stratix 10 H-tile 트랜시버 PHY 사용자 가이드를 참조하십시오. PTP IOPLL은 또한 계단식 방식으로 eCPRI IO PLL에 대한 참조 클럭을 생성합니다.
Intel Arria 10 설계용 - 저지연 이더넷 312.5G MAC IP 및 156.25G/10GbE, 1GBASE-KR PHY IP 및 eCPRI IP를 위한 10MHz 및 10MHz 클록 입력을 생성하도록 인스턴스화되었습니다.
eCPRI IO PLL
eCPRI IP의 TX 및 RX 경로와 트래픽 구성 요소에 대해 390.625MHz의 코어 클럭 출력을 생성합니다.
메모: 이 블록은 디자인 ex에만 존재합니다.ampIntel Stratix 10 및 Intel Agilex 7 장치용으로 생성된 파일입니다.
메모: eCPRI Intel FPGA IP의 현재 버전은 IWF 유형 0만 지원합니다. Intel Agilex 7 F-타일 장치의 경우 설계 exampIWF 기능으로 활성화된 파일은 지원되지 않습니다.
예를 들어 디자인을 생성할 때ampIWF(Interworking Function) 지원 매개변수가 꺼진 파일에서는 패킷 트래픽이 테스트 래퍼 모듈에서 Avalon-ST 소스/싱크 인터페이스와 eCPRI IP의 외부 소스/싱크 인터페이스로 직접 흐릅니다.
예를 들어 디자인을 생성할 때ampIWF(Interworking Function) 지원 매개변수가 켜져 있는 파일의 경우, 패킷 트래픽은 먼저 테스트 래퍼 모듈에서 IWF Avalon-ST 싱크 인터페이스로 흐르고 IWF Avalon-ST 소스 인터페이스에서 eCPRI Avalon-ST 소스/싱크로 나옵니다. 인터페이스.
CPRI 맥
REC와 RE 간은 물론 두 RE 간 사용자 평면, C&M, 동기화 정보 전송을 위한 레이어 1 및 전체 레이어 2 프로토콜의 CPRI 부분을 제공합니다.
CPRI PHY
라인 코딩, 비트 오류 정정/감지 등을 위한 CPRI 레이어 1 프로토콜의 나머지 부분을 제공합니다.
메모: 이 디자인에서 인스턴스화된 CPRI MAC 및 CPRI PHY IPamp파일은 단일 CPRI 회선 속도 9.8Gbps에서만 실행되도록 구성됩니다. 디자인 전amp파일은 현재 릴리스에서 회선 속도 자동 협상을 지원하지 않습니다.
테스트 래퍼
아래와 같이 eCPRI IP의 Avalon Streaming(Avalon-ST) 인터페이스에 대한 다양한 데이터 패킷 세트를 생성하는 트래픽 생성기와 검사기로 구성됩니다.
- Avalon-ST 소스/싱크 인터페이스에 대한 eCPRI 패킷(IWF 기능 비활성화됨):
— 메시지 유형 2만 지원합니다.
— 증분 패턴 모드 생성 및 각 패킷당 72바이트의 페이로드 크기를 갖춘 연속 모드 생성입니다.
— CSR을 통해 비연속 또는 연속 모드로 실행되도록 구성할 수 있습니다.
— CSR을 통해 액세스할 수 있는 TX/RX 패킷 통계 상태입니다. - Avalon-ST 소스/싱크 인터페이스에 대한 eCPRI 패킷(IWF 기능 활성화됨):
— 현재 릴리스에서는 메시지 유형 0만 지원합니다.
— 패킷 간 간격 생성 및 각 패킷당 240바이트의 페이로드 크기를 갖춘 증분 패턴 모드 생성입니다.
— CSR을 통해 비연속 또는 연속 모드로 실행되도록 구성할 수 있습니다.
— CSR을 통해 액세스할 수 있는 TX/RX 패킷 통계 상태입니다. - 외부 소스/싱크 인터페이스에 대한 정밀 시간 프로토콜(1588 PTP) 패킷 및 비 PTP 기타 패킷:
— 사전 정의된 매개변수를 사용한 정적 이더넷 헤더 생성: Ethertype0x88F7, 메시지 유형- Opcode 0(동기화) 및 PTP 버전-0.
— 패킷 간 간격이 2사이클이고 페이로드 크기가 각 패킷에 대해 57바이트인 사전 정의된 패턴 모드 생성입니다.
— 128초마다 XNUMX개의 패킷이 생성됩니다.
— CSR을 통해 비연속 또는 연속 모드로 실행되도록 구성할 수 있습니다.
— CSR을 통해 액세스할 수 있는 TX/RX 패킷 통계 상태입니다. - 외부 비PTP 기타 패킷:
— 사전 정의된 매개변수인 Ethertype-0x8100(비PTP)을 사용하여 정적 이더넷 헤더 생성.
— 패킷 간 간격이 2사이클이고 페이로드 크기가 각 패킷에 대해 128바이트인 PRBS 패턴 모드 생성.
— CSR을 통해 비연속 또는 연속 모드로 실행되도록 구성할 수 있습니다.
— CSR을 통해 액세스할 수 있는 TX/RX 패킷 통계 상태입니다.
TOD(Time of Day) 하위 시스템
TX 및 RX용 IEEE 1588 TOD 모듈 1588개와 Intel Quartus Prime 소프트웨어에서 생성된 IEEE XNUMX TOD 동기화 모듈 XNUMX개가 포함되어 있습니다.
Nios® II 하위 시스템
Nios II 프로세서, 테스트 래퍼 및 Avalon® -MM 주소 디코더 블록 간의 Avalon-MM 데이터 중재를 허용하는 Avalon-MM 브리지로 구성됩니다.
Nios II는 테스트 래퍼의 rate_switch 레지스터 값의 출력을 기반으로 데이터 속도 전환을 수행합니다. 이 블록은 테스트 래퍼로부터 명령을 받으면 필요한 레지스터를 프로그래밍합니다.
메모: 이 블록은 디자인 ex에는 존재하지 않습니다.ampIntel Arria 10 및 Intel Agilex 7 F-tile 장치용으로 생성된 파일입니다.
시스템 콘솔
1단계 디버깅을 수행하고 IP 상태와 트래픽 생성기 및 검사기를 모니터링할 수 있는 사용자 친화적인 인터페이스를 제공합니다.
데모 제어
이 모듈은 재설정 동기화 모듈과 설계 시스템 디버깅 및 초기화 프로세스를 위한 ISSP(In-system Source and Probe) 모듈로 구성됩니다.
관련 정보
- 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드
- 이타일 하드IP 사용설명서
- eCPRI Intel FPGA IP 사용자 가이드
- 25G 이더넷 Intel Stratix 10 FPGA IP 설계 Example 사용자 가이드
- Intel Stratix 10 Design Ex용 E-tile 하드 IPamples 사용자 가이드
- Intel Stratix 10 L- 및 H-Tile 트랜시버 PHY 사용자 가이드
- E-Tile 트랜시버 PHY 사용 설명서
- Intel Stratix 10 10GBASE-KR PHY IP 사용자 가이드
- E-타일 하드 IP Intel Agilex Design Example 사용자 가이드
2.3. 시뮬레이션 설계 Example
eCPRI 디자인 examp파일은 시뮬레이션 테스트벤치 및 시뮬레이션을 생성합니다. file시뮬레이션 또는 합성 및 시뮬레이션 옵션을 선택할 때 eCPRI Intel FPGA IP 코어를 인스턴스화합니다.
그림 9. eCPRI Intel FPGA IP 시뮬레이션 블록 다이어그램
메모: Nios II 하위 시스템 블록은 디자인 ex에 존재하지 않습니다.ampIntel Arria 10 및 Intel Agilex 7 F-tile 장치용으로 생성된 파일입니다.
이 디자인에서 예amp즉, 시뮬레이션 테스트벤치는 시작 및 잠금 대기, 패킷 전송 및 수신과 같은 기본 기능을 제공합니다.
성공적인 테스트 실행은 다음 동작을 확인하는 출력을 표시합니다.
- 클라이언트 로직이 IP 코어를 재설정합니다.
- 클라이언트 로직은 RX 데이터 경로 정렬을 기다립니다.
- 클라이언트 로직은 Avalon-ST 인터페이스에서 패킷을 전송합니다.
- 패킷의 내용과 정확성을 수신하고 확인합니다.
- “Test PASSED” 메시지를 표시합니다.
2.4. 인터페이스 신호
표 5. 설계 Examp인터페이스 신호
| 신호 | 방향 | 설명 |
| clk_ref | 입력 | 이더넷 MAC용 참조 클럭입니다. • Intel Stratix 10 E-tile, Intel Agilex 7 E-tile 및 F-tile 설계의 경우 E-tile 이더넷 하드 IP 코어 또는 F-tile 이더넷 하드 IP 코어용 156.25MHz 클록 입력. 이더넷 하드 IP의 i_clk_ref[0]에 연결합니다. • Intel Stratix 10 H-타일 설계의 경우 트랜시버 ATX PLL 및 322.2625G 이더넷 IP를 위한 25MHz 클록 입력. 트랜시버 ATX PLL의 pll_refclk0[0]과 0G 이더넷 IP의 clk_ref[25]에 연결합니다. • Intel Arria 10 설계의 경우 트랜시버 ATX PLL과 322.265625G/1GbE 및 10GBase-KR PHY IP를 위한 10MHz 클록 입력입니다. 트랜시버 ATX PLL의 pll_refclk0[0]과 10G/0GbE 및 1G BASE-KR PHY IP의 rx_cdr_ref_clk_10g[10]에 연결합니다. |
| tod_sync_sampling_clk | 입력 | Intel Arria 10 설계의 경우 TOD 하위 시스템용 250MHz 클록 입력입니다. |
| 클락100 | 입력 | 관리시계. 이 시계는 PTP에 대한 Latency_clk를 생성하는 데 사용됩니다. 100MHz로 구동합니다. |
| mgmt_reset_n | 입력 | Nios II 시스템의 재설정 신호. |
| tx_serial | 산출 | TX 직렬 데이터. 최대 4개 채널을 지원합니다. |
| rx_serial | 입력 | RX 직렬 데이터. 최대 4개 채널을 지원합니다. |
| iwf_cpri_ehip_ref_clk | 입력 | E-타일 CPRI PHY 기준 클럭 입력. 이 시계는 Intel Stratix 10 E-tile 및 Intel에만 있습니다. Agilex 7 E-타일 디자인. 153.6Gbps CPRI 회선 속도를 위해 9.8MHz로 구동합니다. |
| iwf_cpri_pll_refclk0 | 산출 | CPRI TX PLL 기준 클럭. • Intel Stratix 10 H-타일 설계의 경우: CPRI 데이터 속도 307.2Gbps에 대해 9.8MHz로 드라이브합니다. • Intel Stratix 10 E-tile 및 Intel Agilex 7 E-tile 설계의 경우: CPRI 데이터 속도 156.25Gbps에 대해 9.8MHz로 드라이브합니다. |
| iwf_cpri_xcvr_cdr_refclk | 산출 | CPRI 수신기 CDR 기준 클럭. 이 시계는 Intel Stratix 10 H 타일 디자인에만 존재합니다. 307.2Gbps CPRI 회선 속도를 위해 9.8MHz로 구동합니다. |
| iwf_cpri_xcvr_txdataout | 산출 | CPRI는 직렬 데이터를 전송합니다. 최대 4개 채널을 지원합니다. |
| iwf_cpri_xcvr_rxdatain | 산출 | CPRI 수신기 직렬 데이터. 최대 4개 채널을 지원합니다. |
| cpri_gmii_clk | 입력 | CPRI GMII 125MHz 입력 클럭. |
관련 정보
PHY 인터페이스 신호
25G 이더넷 Intel FPGA IP의 PHY 인터페이스 신호를 나열합니다.
2.5. 디자인 익스amp등록 지도
다음은 eCPRI IP 코어 설계에 대한 레지스터 매핑입니다.amp르 :
표 6. eCPRI Intel FPGA IP 설계 Examp르 레지스터 매핑
| 주소 | 등록하다 |
| 0x20100000 – 0x201FFFFF(2) | IOPLL 재구성 레지스터. |
| 0x20200000 – 0x203FFFFF | 이더넷 MAC Avalon-MM 레지스터 |
| 0x20400000 – 0x205FFFFF | 이더넷 MAC 기본 PHY Avalon-MM 레지스터 |
| 0x20600000 – 0x207FFFFF(2) | 기본 PHY RS-FEC Avalon-MM 레지스터. |
| 0x40000000 – 0x5FFFFFFF | eCPRI IP Avalon-MM 등록 |
| 0x80000000 – 0x9FFFFFFF | 이더넷 설계 테스트 생성기/검증기 Avalon-MM 레지스터 |
표 7. Nios II 레지스터 매핑
아래 표의 레지스터는 디자인 ex에서만 사용할 수 있습니다.ampIntel Stratix 10 또는 Intel Agilex 7 E-tile 장치용으로 생성된 파일입니다.
| 주소 | 등록하다 |
| 0x00100000 – 0x001FFFFF | IOPLL 재구성 레지스터 |
| 0x00200000 – 0x003FFFFF | 이더넷 MAC Avalon-MM 레지스터 |
| 0x00400000 – 0x005FFFFF | 이더넷 MAC 기본 PHY Avalon-MM 레지스터 |
| 0x00600000 – 0x007FFFFF | 네이티브 PHY RS-FEC Avalon-MM 레지스터 |
메모: 바이트 오프셋 대신 워드 오프셋을 사용하여 이더넷 MAC 및 이더넷 MAC 기본 PHY AVMM 레지스터에 액세스할 수 있습니다.
이더넷 MAC, 이더넷 MAC 기본 PHY 및 eCPRI IP 코어 레지스터 맵에 대한 자세한 내용은 해당 사용자 가이드를 참조하세요.
(2) ex 디자인에서만 사용 가능ampIntel Stratix 10 및 Intel Agilex 7 E-tile 장치용으로 생성된 파일입니다.
표 8. eCPRI Intel FPGA IP 하드웨어 설계 Examp등록 지도
| 단어 오프셋 | 레지스터 유형 | 기본값 | 접근 유형 |
| 0x0 | 데이터 보내기 시작: • 비트 1: PTP, 비PTP 유형 • 비트 0: eCPRI 유형 |
0x0 | RW |
| 0x1 | 연속 패킷 활성화 | 0x0 | RW |
| 0x2 | 오류 지우기 | 0x0 | RW |
| 0x3 (3) | 속도 스위치: • 비트 [7] - 타일을 나타냅니다. — 1'b0: H 타일 — 1'b1: E-타일 • 비트 [6:4] - 이더넷 데이터 속도 전환을 나타냅니다. — 3'b000: 25G ~ 10G — 3'b001: 10G ~ 25G • 비트 [0] - 전환 속도를 활성화합니다. 이 비트를 0으로 설정하고 속도 전환을 위해 비트 0이 지워질 때까지 폴링해야 합니다. 참고: 이 레지스터는 Intel Agilex 7 F-tile 및 Intel Arria 10 디자인에는 사용할 수 없습니다. |
• E-타일: 0x80 • H 타일: 0x0 |
RW |
| 0x4 (3) | 속도 전환 완료: • 비트 [1]은 속도 전환이 완료되었음을 나타냅니다. |
0x0 | RO |
| 0x5(4) | 시스템 구성 상태: • 비트 [31]: 시스템 준비 • 비트 [30]: IWF_EN • 비트 [29]: STARTUP_SEQ_EN • 비트 [28:4]: 예약됨 • 비트 [3]: EXT_PACKET_EN • 비트 [2:0]: 예약됨 |
0x0 | RO |
| 0x6(4) | CPRI 협상 완료: • 비트 [3:0]: 비트 전송률 완료 • 비트 [19:16]: 프로토콜 완료 |
0x0 | RW |
| 0x7(4) | CPRI 협상 완료: • 비트 [3:0]: 빠른 C&M 완료 • 비트 [19:16]: 빠른 VSS 완료 |
0x0 | RW |
| 0x8 – 0x1F | 예약된. | ||
| 0x20 | eCPRI 오류 인터럽트: • 비트 [0]은 인터럽트를 나타냅니다. |
0x0 | RO |
| 0x21 | 외부 패킷 오류 | 0x0 | RO |
| 0x22 | 외부 PTP 패킷 TX 패킷 시작(SOP) 수 | 0x0 | RO |
| 0x23 | 외부 PTP 패킷 TX EOP(End of Packet) 수 | 0x0 | RO |
| 0x24 | 외부 기타 패킷 TX SOP 수 | 0x0 | RO |
| 0x25 | 외부 기타 패킷 TX EOP 수 | 0x0 | RO |
| 0x26 | 외부 RX 패킷 SOP 수 | 0x0 | RO |
| 0x27 | 외부 RX 패킷 EOP 수 | 0x0 | RO |
| 0x28 | 외부 패킷 오류 수 | 0x0 | RO |
| 0x29 – 0x2C | 예약된. | ||
| 0x2D | 외부 PTP 시간amp 지문 오류 수 | 0x0 | RO |
| 0x2E | 외부 PTP 시간amp 지문 오류 | 0x0 | RO |
| 0x2F | 외부 Rx 오류 상태 | 0x0 | RO |
| 0x30 – 0x47 | 예약된. | ||
| 0x48 | eCPRI 패킷 오류 | RO | |
| 0x49 | eCPRI TX SOP 수 | RO | |
| 0x4A | eCPRI TX EOP 수 | RO | |
| 0x4B | eCPRI RX SOP 수 | RO | |
| 0x4C | eCPRI RX EOP 수 | RO | |
| 0x4D | eCPRI 패킷 오류 수 | RO | |
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25G 이더넷 Stratix 10 FPGA IP에 대한 정보 등록 - 재구성 및 상태 레지스터
설명 이더넷용 E-tile Hard IP 등록 정보 - 레지스터
eCPRI Intel FPGA IP에 대한 정보 등록
eCPRI Intel FPGA IP 디자인 Examp사용자 가이드 아카이브
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eCPRI Intel FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드
| 문서 버전 | 인텔 쿼터스 프라임 버전 |
IP 버전 | 변화 |
| 2023.05.19 | 23.1 | 2.0.3 | • 디자인 시뮬레이션 시뮬레이션 업데이트ample 빠른 시작 가이드 장의 테스트벤치 섹션. • 제품군 이름을 "Intel Agilex 7"로 업데이트했습니다. |
| 2022.11.15 | 22.3 | 2.0.1 | 섹션의 VCS 시뮬레이터 지침 업데이트: 설계 Ex 시뮬레이션amp르 테스트벤치. |
| 2022.07.01 | 22.1 | 1.4.1 | • 하드웨어 디자인을 추가했습니다.ampIntel Agilex 7 F-타일 장치 변형에 대한 파일 지원. • 다음 개발 키트에 대한 지원이 추가되었습니다. — Intel Agilex 7 I-시리즈 FPGA 개발 키트 — Intel Agilex 7 I-시리즈 트랜시버-SoC 개발 키트 • QuestaSim 시뮬레이터에 대한 지원이 추가되었습니다. • ModelSim* SE 시뮬레이터에 대한 지원이 제거되었습니다. |
| 2021.10.01 | 21.2 | 1.3.1 | • Intel Agilex 7 F-타일 장치에 대한 지원이 추가되었습니다. • 다중 채널 설계에 대한 지원이 추가되었습니다. • 업데이트된 표: eCPRI Intel FPGA IP 하드웨어 설계 Examp르 등록 지도. • NCSim 시뮬레이터에 대한 지원이 제거되었습니다. |
| 2021.02.26 | 20.4 | 1.3.0 | • Intel Agilex 7 E-tile 장치에 대한 지원이 추가되었습니다. |
| 2021.01.08 | 20.3 | 1.2.0 | • eCPRI Intel Stratix 10 FPGA IP Design Ex에서 문서 제목 변경amp르 사용자 가이드 eCPRI Intel FPGA IP 디자인 Examp르 사용 설명서. • Intel Arria 10 디자인에 대한 지원이 추가되었습니다. • eCPRI IP 설계 examp이제 IWF(Interworking Function) 기능 지원을 통해 파일을 사용할 수 있습니다. • eCPRI 설계가 ex임을 명확히 하는 메모를 추가했습니다.ampIWF 기능이 있는 파일은 9.8Gbps CPRI에만 사용할 수 있습니다. 라인 비트 전송률. • 디자인 생성 시 디자인 생성 섹션에 조건을 추가했습니다. examp르와 함께 IWF(연동 기능) 지원 매개변수가 활성화되었습니다. • 추가됨amp설계 시뮬레이션 섹션에서 IWF 기능이 활성화된 파일 시뮬레이션 테스트 실행 출력 Examp르 테스트벤치. • 이더넷 IP에 대한 동적 재구성 활성화 섹션을 새로 추가했습니다. • 업데이트된 하드웨어 테스트amp섹션의 파일 출력 eCPRI Intel FPGA IP Design Ex 테스트amp르. |
| 2020.06.15 | 20.1 | 1.1.0 | • 10G 데이터 속도에 대한 지원이 추가되었습니다. • flow.c file 이제 디자인 엑스(design ex)를 사용할 수 있습니다.amp루프백 모드를 선택하기 위한 파일 생성입니다. • 수정됨amp설계 Ex 시뮬레이션 섹션의 시뮬레이션 테스트 실행을 위한 파일 출력amp르 테스트벤치. • 컴파일 및 구성 섹션에 10G 데이터 속도 설계 실행을 위한 주파수 값이 추가되었습니다. 디자인 전amp하드웨어에 있습니다. • eCPRI Intel FPGA IP Design Ex 테스트 섹션에서 다음과 같이 변경했습니다.amp르 : — 10G와 25G 사이에서 데이터 속도를 전환하는 명령이 추가되었습니다. — 추가됨amp데이터 속도 전환을 위한 파일 출력 — E-타일 장치 변형에서 루프백을 선택하기 위한 TEST_MODE 변수 정보를 추가했습니다. • 수정된 eCPRI Intel FPGA IP 하드웨어 설계 Examp새로운 기능을 포함하는 상위 레벨 블록 다이어그램 블록. • 업데이트된 표: Design Examp새로운 신호를 포함하는 인터페이스 신호. • 업데이트된 디자인 Example 지도 섹션을 등록하세요. • 새로운 부록 섹션 추가: 실행 파일 및 연결 형식(.elf) 프로그래밍 생성 및 다운로드 File . |
| 2020.04.13 | 19.4 | 1.1.0 | 최초 출시. |
A. 실행 파일 및 연결 형식(.elf) 프로그래밍 생성 및 다운로드 File
이 섹션에서는 .elf를 생성하고 다운로드하는 방법을 설명합니다. file 보드에:
- 디렉토리를 다음으로 변경하십시오.ample_dir>/합성/quatus.
- Intel Quartus Prime Pro Edition 소프트웨어에서 프로젝트 열기를 클릭하고ample_dir>/synesis/quartus/epri_ed.qpf. 이제 도구 ➤ Eclipse용 Nios II 소프트웨어 빌드 도구를 선택하십시오.
그림 10. Eclipse용 Nios II 소프트웨어 빌드 도구
- Workspace Launcher 창 프롬프트가 나타납니다. 작업 공간에서 경로를 다음과 같이 지정하십시오.ample_dir>/synesis/quatus - Eclipse 프로젝트를 저장합니다. 새로운 Nios II – Eclipse 창이 나타납니다.
그림 11. 작업공간 실행기 창
- Nios II – Eclipse 창에서 Project Explorer 탭을 마우스 오른쪽 버튼으로 클릭하고 New ➤ Nios II Board Support Package를 선택합니다. 새 창이 나타납니다.
그림 12. 프로젝트 탐색기 탭
- Nios II 보드 지원 패키지 창에서:
• 프로젝트 이름 매개변수에 원하는 프로젝트 이름을 지정합니다.
• SOPC 정보에서 File name 매개변수의 위치를 찾아보세요.ample_dir>/synesis/ip_comComponents/nios_system/ nios_system.sopcinfo file. 마침을 클릭하십시오.
그림 13. Nios II 보드 지원 패키지 창
- 새로 생성된 프로젝트는 Nios II Eclipse 창의 프로젝트 탐색기 탭 아래에 나타납니다. 프로젝트 탐색기 탭에서 마우스 오른쪽 버튼을 클릭하고 Nios II ➤ Nios II Command Shell을 선택합니다.
그림 14. 프로젝트 탐색기 - Nios II 명령 셸
- Nios II 명령 셸에서 다음 세 가지 명령을 입력합니다: nios2-bsp hal bsp ../../nios_system/nios_system.sopcinfo nios2-app-generate-makefile –app-dir 앱 –bsp-dir bsp –elf-name\ nios_system.elf –src-dir ../../../ed_fw make –directory=app
- .elf file 다음 위치에 생성됩니다.ample_dir>/합성/ip_comComponents/소프트웨어/ /앱.
- Nios II 명령 셸에 다음 명령을 입력하여 .elf를 보드에 다운로드합니다.
• Intel Stratix 10의 경우: nios2-download -g -r -c 1 -d 2 –accept-bad-sysid app/nios_system.elf
• Intel Agilex 7의 경우: nios2-download -g -r -c 1 -d 1 –accept-bad-sysid app/nios_system.elf
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2023.05.19
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