Desain IP eCPRI Intel® FPGA
Example Panduan Pengguna
Diperbarui untuk Intel®
Quartus®
Suite Desain Utama: 23.1
Versi IP: 2.0.3
Panduan Memulai Cepat
Inti Intel® FPGA IP Intel® Common Public Radio Interface (eCPRI) yang disempurnakan mengimplementasikan spesifikasi eCPRI versi 2.0. IP FPGA Intel eCPRI menyediakan testbench simulasi dan contoh desain perangkat kerasampfile yang mendukung kompilasi dan pengujian perangkat keras. Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat files diperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain example di perangkat keras.
Desain perangkat keras yang dikompilasi, misample berjalan pada:
- Kit Pengembangan FPGA Seri Intel Agilex™ 7 I
- Kit Pengembangan SoC Transceiver Seri Intel Agilex 7 I
- Kit Pengembangan SoC Transceiver Seri F Intel Agilex 7
- Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix® 10 GX untuk desain H-tile exampsedikit
- Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 TX untuk desain E-tile exampsedikit
- Kit Pengembangan Integritas Sinyal Transceiver Intel Arria® 10 GX
Intel menyediakan ex kompilasi sajaample proyek yang dapat Anda gunakan untuk memperkirakan area dan waktu inti IP dengan cepat.
Testbench dan desain example mendukung kecepatan data 25G dan 10G untuk Intel Stratix 10 H-tile atau E-tile dan variasi perangkat Intel Agilex 7 E-tile atau F-tile dari IP eCPRI.
Catatan: Desain IP eCPRI example dengan fungsi interworking (IWF) hanya tersedia untuk bit rate jalur CPRI 9.8 Gbps pada rilis saat ini.
Catatan: Desain IP eCPRI example tidak mendukung konfigurasi ulang dinamis untuk kecepatan data 10G dalam desain Intel Arria 10.
Desain inti IP Intel FPGA eCPRI example mendukung fitur-fitur berikut:
- Mode loopback serial TX ke RX internal
- Generator lalu lintas dan pemeriksa
- Kemampuan pemeriksaan paket dasar
- Kemampuan untuk menggunakan Konsol Sistem untuk menjalankan desain dan mengatur ulang desain untuk tujuan pengujian ulang
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
ISO 9001: 2015 Terdaftar
Gambar 1. Langkah-Langkah Pengembangan Desain Kelample
Informasi Terkait
- Panduan Pengguna IP Intel FPGA eCPRI
- Catatan Rilis IP Intel FPGA eCPRI
1.1. Persyaratan Perangkat Keras dan Perangkat Lunak
Untuk menguji mantanampdesain file, gunakan perangkat keras dan perangkat lunak berikut:
- Perangkat lunak Intel Quartus® Prime Pro Edition versi 23.1
- Konsol Sistem
- Simulator yang Didukung:
— Siemens* EDA QuestaSim*
— Sinopsis* VCS*
— Sinopsis VCS MX
— Aldec* Riviera-PRO*
— Irama* Xcelium* - Kit Pengembangan:
— Kit Pengembangan FPGA Seri Intel Agilex 7 I
— Kit Pengembangan SoC Transceiver Seri Intel Agilex 7 I
— Kit Pengembangan SoC Transceiver Seri F Intel Agilex 7
— Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 GX untuk desain variasi perangkat H-tile example
— Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 TX untuk desain variasi perangkat E-tile example
— Kit Pengembangan Integritas Sinyal Transceiver Intel Arria 10 GX
Informasi Terkait
- Panduan Pengguna Kit Pengembangan FPGA Seri Intel Agilex 7 I
- Panduan Pengguna Kit Pengembangan Transceiver-SoC Intel Agilex 7 I-Series
- Panduan Pengguna Kit Pengembangan SoC Transceiver-Series Intel Agilex 7 F
- Panduan Pengguna Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 GX
- Panduan Pengguna Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 TX
- Panduan Pengguna Kit Pengembangan Integritas Sinyal Transceiver Intel Arria 10 GX
1.2. Menghasilkan Desain
Prasyarat: Setelah Anda menerima eCPRI web-IP inti, simpan web-instaler inti ke area lokal. Jalankan penginstal dengan Windows/Linux. Saat diminta, instal webinti ke lokasi yang sama dengan folder Intel Quartus Prime.
IP Intel FPGA eCPRI sekarang muncul di Katalog IP.
Jika Anda belum memiliki proyek Intel Quartus Prime Pro Edition untuk mengintegrasikan inti IP Intel FPGA eCPRI Anda, Anda harus membuatnya.
- Di perangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Intel Quartus Prime baru, atau klik File ➤ Buka Proyek untuk membuka proyek Intel Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat.
- Tentukan kelompok perangkat dan perangkat yang memenuhi persyaratan tingkat kecepatan.
- Klik Selesai.
- Di Katalog IP, cari dan klik dua kali eCPRI Intel FPGA IP. Jendela Varian IP Baru muncul.
Ikuti langkah-langkah berikut untuk menghasilkan desain perangkat keras IP eCPRI, misalnyaample dan testbench:
- Di Katalog IP, cari dan klik dua kali eCPRI Intel FPGA IP. Jendela Varian IP Baru muncul.
- Klik Oke. Editor parameter muncul.
Gambar 2. Example Tab Desain di Editor Parameter IP Intel FPGA eCPRI
- Tentukan nama tingkat atas untuk variasi IP kustom Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
- Klik Oke. Editor parameter muncul.
- Pada tab Umum, tentukan parameter untuk variasi inti IP Anda.
Catatan: • Anda harus mengaktifkan parameter Streaming di editor parameter IP eCPRI saat Anda membuat contoh desainample dengan parameter Dukungan Interworking Function (IWF) diaktifkan,
• Anda harus mengatur Kecepatan Bit Saluran CPRI (Gbit/s) ke Lainnya saat membuat desain example dengan parameter Dukungan Interworking Function (IWF) diaktifkan. - Di Mantanample tab Desain, pilih opsi simulasi untuk menghasilkan testbench, pilih opsi sintesis untuk menghasilkan perangkat keras example desain, dan pilih opsi sintesis dan simulasi untuk menghasilkan testbench dan desain perangkat keras, misalnyaampsaya.
- Untuk Bahasa untuk simulasi tingkat atas file, pilih Verilog atau VHDL.
Catatan: Opsi ini hanya tersedia bila Anda memilih opsi Simulasi untuk mantan Andaampdesain. - Untuk Bahasa untuk sintesis tingkat atas file, pilih Verilog atau VHDL.
Catatan: Opsi ini hanya tersedia bila Anda memilih opsi Sintesis untuk mantan Andaampdesain. - Untuk Jumlah Saluran, Anda dapat memasukkan jumlah saluran (1 hingga 4) yang dimaksudkan untuk desain Anda. Nilai defaultnya adalah 1.
- Klik Hasilkan Example Design. Pilih Exampjendela Design Directory muncul.
- Jika Anda ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (ecpri_0_testbench), telusuri ke jalur baru dan ketik desain baru exampnama direktori.
- Klik OK.
Informasi Terkait
Panduan Pengguna IP Intel FPGA eCPRI
1.3. Struktur Direktori
Desain inti IP eCPRI example file direktori berisi berikut dihasilkan files untuk desain exampsaya.
Gambar 3. Struktur Direktori dari Ex yang Dihasilkanample Desain
Catatan:
- Hanya hadir dalam desain Intel Arria 10 IP exampvariasinya.
- Hanya hadir dalam desain IP Intel Stratix 10 (H-tile atau E-tile) exampvariasinya.
- Hanya hadir dalam desain IP Intel Agilex E-tile exampvariasinya.
Tabel 1. Meja Uji Inti Intel FPGA IP eCPRI File Deskripsi
| File Nama | Keterangan |
| Testbench dan Simulasi Kunci Files | |
| <desain_example_dir>/simulasi/testbench/ ecpri_tb.sv | Testbench tingkat atas file. Testbench memberi contoh pembungkus DUT dan menjalankan tugas Verilog HDL untuk menghasilkan dan menerima paket. |
| <desain_example_dir>/simulasi/testbench/ecpri_ed.sv | DUT wrapper yang membuat DUT dan komponen testbench lainnya. |
| <desain_example_dir>/simulation/ed_fw/flow.c | Sumber kode-C file. |
| Skrip Testbench | |
| <desain_example_dir>/simulation/setup_scripts/mentor/run_vsim.do | Skrip Siemens EDA QuestaSim untuk menjalankan testbench. |
| <desain_example_dir>/simulation/setup_scripts/synopsys/vcs/run_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| <desain_example_dir>/simulation/setup_scripts/synopsys/vcsmx/run_vcsmx.sh | Skrip Synopsys VCS MX (gabungan Verilog HDL dan SystemVerilog dengan VHDL) untuk menjalankan testbench. |
| <desain_example_dir>/simulation/setup_scripts/aldec/run_rivierapro.tcl | Skrip Aldec* Riviera-PRO untuk menjalankan testbench. |
| <desain_example_dir>/simulation/setup_scripts/xcelium/run_xcelium.sh | Skrip Cadence* Xcelium untuk menjalankan testbench. |
Tabel 2. Desain Perangkat Keras Intel FPGA IP Core eCPRI Example File Deskripsi
| File Nama | Deskripsi |
| <desain_example_dir>/synthesis/quartus/ecpri_ed.qpf | Proyek Intel Quartus Prime file. |
| <desain_example_dir>/synthesis/quartus/ecpri_ed.qsf | Pengaturan proyek Intel Quartus Prime file. |
| <desain_example_dir>/synthesis/quartus/ecpri_ed.sdc | Batasan Desain Sinopsis fileS. Anda dapat menyalin dan memodifikasi ini files untuk desain Intel Stratix 10 Anda sendiri. |
| <desain_example_dir>/synthesis/testbench/ecpri_ed_top.sv | Desain Verilog HDL tingkat atas example file. |
| <desain_example_dir>/synthesis/testbench/ecpri_ed.sv | DUT wrapper yang membuat DUT dan komponen testbench lainnya. |
| <desain_example_dir>/synthesis/quartus/ecpri_s10.tcl | Utama file untuk mengakses Konsol Sistem (Tersedia dalam desain Intel Stratix 10 H-tile dan E-tile). |
| <desain_example_dir>/synthesis/quartus/ecpri_a10.tcl | Utama file untuk mengakses Konsol Sistem (Tersedia dalam desain Intel Arria 10). |
| <desain_example_dir>/synthesis/quartus/ecpri_agilex.tcl | Utama file untuk mengakses Konsol Sistem (Tersedia dalam desain Intel Agilex 7). |
1.4. Simulasi Desain Example Meja Tes
Gambar 4. Prosedur
Ikuti langkah-langkah ini untuk mensimulasikan testbench:
- Pada prompt perintah, ubah ke direktori simulasi testbenchample_dir>/simulation/setup_scripts.
- Untuk variasi perangkat Intel Agilex F-tile, ikuti langkah-langkah berikut:
A. Arahkan ke <design_example_dir>/simulation/quartus dan jalankan dua perintah di bawah ini: quartus_ipgenerate –run_default_mode_op ecpri_ed -c ecpri_ed quartus_tlg ecpri_ed
Sebagai alternatif, Anda dapat membuka proyek ecpri_ed.qpf di Intel Quartus Prime Pro Edition dan melakukan kompilasi hingga Support Logic Generation stage.
B. Arahkan ke <design_example_dir>/simulasi/setup_scripts direktori.
C. Jalankan perintah berikut: ip-setup-simulation -–quartus-project=../quartus/ecpri_ed.qpf - Jalankan skrip simulasi untuk simulator pilihan Anda yang didukung. Skrip mengkompilasi dan menjalankan testbench di simulator. Lihat tabel Langkah-langkah untuk Mensimulasikan Testbench.
Catatan: Dukungan bahasa VHDL untuk simulasi hanya tersedia dengan simulator QuestaSim dan VCS MX. Dukungan bahasa Verilog untuk simulasi tersedia untuk semua simulator yang tercantum dalam Tabel: Langkah-Langkah Mensimulasikan Testbench. - Analisis hasilnya. Testbench yang berhasil mengirim dan menerima paket, dan menampilkan “PASSED”.
Tabel 3. Langkah-langkah Simulasi Testbench
| Simulasi | Instruksi |
| QuestaSim | Di baris perintah, ketik vsim -do run_vsim.do Jika Anda lebih suka melakukan simulasi tanpa membuka GUI QuestaSim, ketik vsim -c -do run_vsim.do |
| VCS | • Pada baris perintah, ketik sh run_vcs.sh • Navigasikan ke <design_example_dir>/simulation/setup_scripts/ synopsys/vcs dan jalankan perintah berikut: sh run_vcs.sh |
| VCS MX | Di baris perintah, ketik sh run_vcsmx.sh |
| Riviera-PRO | Di baris perintah, ketik vsim -c -do run_rivierapro.tcl Catatan: Hanya didukung dalam variasi desain Intel Stratix 10 H-tile. |
| Xselium(1) | Di baris perintah, ketik sh run_xcelium.sh |
- Simulator ini tidak didukung untuk desain eCPRI Intel FPGA IP example dihasilkan dengan fitur IWF diaktifkan.
SampKeluaran: Berikut ini sampkeluarannya mengilustrasikan uji coba simulasi yang berhasil dari desain IP eCPRI, misalnyaample tanpa fitur IWF diaktifkan dengan Jumlah Saluran = 4:
# Menunggu penyelarasan RX
# RX meja terkunci
# Penyelarasan jalur RX terkunci
# Menunggu kesalahan tautan selesai
# Kesalahan tautan jelas
# Alamat Sumber MAC 0_0 Saluran 0: 33445566
# Alamat Sumber MAC 0_1 Saluran 0: 00007788
# Alamat Tujuan MAC 0_0 Saluran 0: 33445566
# Alamat Tujuan MAC 0_1 Saluran 0: 00007788
# Alamat Tujuan MAC 1_0 Saluran 0: 11223344
# Alamat Tujuan MAC 1_1 Saluran 0: 00005566
# Alamat Tujuan MAC 2_0 Saluran 0: 22334455
# Alamat Tujuan MAC 2_1 Saluran 0: 00006677
# Alamat Tujuan MAC 3_0 Saluran 0: 44556677
# Alamat Tujuan MAC 3_1 Saluran 0: 00008899
# Alamat Tujuan MAC 4_0 Saluran 0: 66778899
# Alamat Tujuan MAC 4_1 Saluran 0: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 0: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 0: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 0: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 0: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 0: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 0: 0000ddee
# Saluran Kontrol Umum eCPRI 0: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 0: 00000241
# versi eCPRI Saluran 0: 2
# Alamat Sumber MAC 0_0 Saluran 1: 33445566
# Alamat Sumber MAC 0_1 Saluran 1: 00007788
# Alamat Tujuan MAC 0_0 Saluran 1: 33445566
# Alamat Tujuan MAC 0_1 Saluran 1: 00007788
# Alamat Tujuan MAC 1_0 Saluran 1: 11223344
# Alamat Tujuan MAC 1_1 Saluran 1: 00005566
# Alamat Tujuan MAC 2_0 Saluran 1: 22334455
# Alamat Tujuan MAC 2_1 Saluran 1: 00006677
# Alamat Tujuan MAC 3_0 Saluran 1: 44556677
# Alamat Tujuan MAC 3_1 Saluran 1: 00008899
# Alamat Tujuan MAC 4_0 Saluran 1: 66778899
# Alamat Tujuan MAC 4_1 Saluran 1: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 1: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 1: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 1: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 1: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 1: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 1: 0000ddee
# Saluran Kontrol Umum eCPRI 1: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 1: 00000241
# versi eCPRI Saluran 1: 2
# Alamat Sumber MAC 0_0 Saluran 2: 33445566
# Alamat Sumber MAC 0_1 Saluran 2: 00007788
# Alamat Tujuan MAC 0_0 Saluran 2: 33445566
# Alamat Tujuan MAC 0_1 Saluran 2: 00007788
# Alamat Tujuan MAC 1_0 Saluran 2: 11223344
# Alamat Tujuan MAC 1_1 Saluran 2: 00005566
# Alamat Tujuan MAC 2_0 Saluran 2: 22334455
# Alamat Tujuan MAC 2_1 Saluran 2: 00006677
# Alamat Tujuan MAC 3_0 Saluran 2: 44556677
# Alamat Tujuan MAC 3_1 Saluran 2: 00008899
# Alamat Tujuan MAC 4_0 Saluran 2: 66778899
# Alamat Tujuan MAC 4_1 Saluran 2: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 2: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 2: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 2: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 2: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 2: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 2: 0000ddee
# Saluran Kontrol Umum eCPRI 2: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 2: 00000241
# versi eCPRI Saluran 2: 2
# Alamat Sumber MAC 0_0 Saluran 3: 33445566
# Alamat Sumber MAC 0_1 Saluran 3: 00007788
# Alamat Tujuan MAC 0_0 Saluran 3: 33445566
# Alamat Tujuan MAC 0_1 Saluran 3: 00007788
# Alamat Tujuan MAC 1_0 Saluran 3: 11223344
# Alamat Tujuan MAC 1_1 Saluran 3: 00005566
# Alamat Tujuan MAC 2_0 Saluran 3: 22334455
# Alamat Tujuan MAC 2_1 Saluran 3: 00006677
# Alamat Tujuan MAC 3_0 Saluran 3: 44556677
# Alamat Tujuan MAC 3_1 Saluran 3: 00008899
# Alamat Tujuan MAC 4_0 Saluran 3: 66778899
# Alamat Tujuan MAC 4_1 Saluran 3: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 3: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 3: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 3: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 3: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 3: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 3: 0000ddee
# Saluran Kontrol Umum eCPRI 3: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 3: 00000241
# versi eCPRI Saluran 3: 2
# __________________________________________________________
# INFO : Status diluar reset
# __________________________________________________________
#
#
# Jumlah SOP eCPRI TX Saluran 0 : 0
# Saluran 0 jumlah EOP eCPRI TX : 0
# Channel 0 SOP eCPRI RX dihitung : 0
# Jumlah Channel 0 eCPRI RX EOP : 0
# Channel 0 Jumlah SOP PTP TX Eksternal : 0
# Saluran 0 Jumlah EOP PTP TX Eksternal : 0
# Saluran 0 Jumlah SOP MISC TX Eksternal : 0
# Saluran 0 Jumlah EOP MISC TX Eksternal : 0
# Channel 0 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 0 RX EOP Eksternal : 0
# Jumlah SOP eCPRI TX Saluran 1 : 0
# Saluran 1 jumlah EOP eCPRI TX : 0
# Channel 1 SOP eCPRI RX dihitung : 0
# Jumlah Channel 1 eCPRI RX EOP : 0
# Channel 1 Jumlah SOP PTP TX Eksternal : 0
# Saluran 1 Jumlah EOP PTP TX Eksternal : 0
# Saluran 1 Jumlah SOP MISC TX Eksternal : 0
# Saluran 1 Jumlah EOP MISC TX Eksternal : 0
# Channel 1 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 1 RX EOP Eksternal : 0
# Jumlah SOP eCPRI TX Saluran 2 : 0
# Saluran 2 jumlah EOP eCPRI TX : 0
# Channel 2 SOP eCPRI RX dihitung : 0
# Jumlah Channel 2 eCPRI RX EOP : 0
# Channel 2 Jumlah SOP PTP TX Eksternal : 0
# Saluran 2 Jumlah EOP PTP TX Eksternal : 0
# Saluran 2 Jumlah SOP MISC TX Eksternal : 0
# Saluran 2 Jumlah EOP MISC TX Eksternal : 0
# Channel 2 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 2 RX EOP Eksternal : 0
# Jumlah SOP eCPRI TX Saluran 3 : 0
# Saluran 3 jumlah EOP eCPRI TX : 0
# Channel 3 SOP eCPRI RX dihitung : 0
# Jumlah Channel 3 eCPRI RX EOP : 0
# Channel 3 Jumlah SOP PTP TX Eksternal : 0
# Saluran 3 Jumlah EOP PTP TX Eksternal : 0
# Saluran 3 Jumlah SOP MISC TX Eksternal : 0
# Saluran 3 Jumlah EOP MISC TX Eksternal : 0
# Channel 3 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 3 RX EOP Eksternal : 0
# __________________________________________________________
# INFO : Mulai mengirimkan paket
# __________________________________________________________
#
#
#INFO : Menunggu transfer trafik Channel 0 eCPRI TX selesai
# INFO : Transfer trafik Channel 0 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 0 eCPRI ke
menyelesaikan
# INFO: Channel 0 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 0 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 0 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
#INFO : Menunggu transfer trafik Channel 1 eCPRI TX selesai
# INFO : Transfer trafik Channel 1 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 1 eCPRI ke
menyelesaikan
# INFO: Channel 1 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 1 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 1 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
#INFO : Menunggu transfer trafik Channel 2 eCPRI TX selesai
# INFO : Transfer trafik Channel 2 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 2 eCPRI ke
menyelesaikan
# INFO: Channel 2 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 2 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 2 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
#INFO : Menunggu transfer trafik Channel 3 eCPRI TX selesai
# INFO : Transfer trafik Channel 3 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 3 eCPRI ke
menyelesaikan
# INFO: Channel 3 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 3 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 3 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
# __________________________________________________________
# INFO : Hentikan pengiriman paket
# __________________________________________________________
#
#
# __________________________________________________________
# INFO : Mengecek statistik paket
# __________________________________________________________
#
#
# Saluran 0 SOP eCPRI dikirimkan: 300
# Saluran 0 eCPRI EOP yang ditransmisikan: 300
# SOP eCPRI Channel 0 yang diterima: 300
# Channel 0 eCPRI EOP yang diterima: 300
# Saluran 0 Kesalahan eCPRI dilaporkan: 0
# Channel 0 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 0 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 0 SOP MISC Eksternal ditransmisikan: 128
# Saluran 0 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 0 SOP Eksternal yang diterima: 132
# Saluran 0 EOP Eksternal diterima: 132
# Channel 0 SOP PTP Eksternal yang diterima: 4
# Saluran 0 EOP PTP Eksternal yang diterima: 4
# Channel 0 SOP MISC Eksternal yang diterima: 128
# Saluran 0 EOP MISC Eksternal yang diterima: 128
# Saluran 0 Kesalahan Eksternal dilaporkan: 0
# Saluran 0 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# Saluran 1 SOP eCPRI dikirimkan: 300
# Saluran 1 eCPRI EOP yang ditransmisikan: 300
# SOP eCPRI Channel 1 yang diterima: 300
# Channel 1 eCPRI EOP yang diterima: 300
# Saluran 1 Kesalahan eCPRI dilaporkan: 0
# Channel 1 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 1 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 1 SOP MISC Eksternal ditransmisikan: 128
# Saluran 1 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 1 SOP Eksternal yang diterima: 132
# Saluran 1 EOP Eksternal diterima: 132
# Channel 1 SOP PTP Eksternal yang diterima: 4
# Saluran 1 EOP PTP Eksternal yang diterima: 4
# Channel 1 SOP MISC Eksternal yang diterima: 128
# Saluran 1 EOP MISC Eksternal yang diterima: 128
# Saluran 1 Kesalahan Eksternal dilaporkan: 0
# Saluran 1 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# Saluran 2 SOP eCPRI dikirimkan: 300
# Saluran 2 eCPRI EOP yang ditransmisikan: 300
# SOP eCPRI Channel 2 yang diterima: 300
# Channel 2 eCPRI EOP yang diterima: 300
# Saluran 2 Kesalahan eCPRI dilaporkan: 0
# Channel 2 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 2 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 2 SOP MISC Eksternal ditransmisikan: 128
# Saluran 2 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 2 SOP Eksternal yang diterima: 132
# Saluran 2 EOP Eksternal diterima: 132
# Channel 2 SOP PTP Eksternal yang diterima: 4
# Saluran 2 EOP PTP Eksternal yang diterima: 4
# Channel 2 SOP MISC Eksternal yang diterima: 128
# Saluran 2 EOP MISC Eksternal yang diterima: 128
# Saluran 2 Kesalahan Eksternal dilaporkan: 0
# Saluran 2 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# Saluran 3 SOP eCPRI dikirimkan: 300
# Saluran 3 eCPRI EOP yang ditransmisikan: 300
# SOP eCPRI Channel 3 yang diterima: 300
# Channel 3 eCPRI EOP yang diterima: 300
# Saluran 3 Kesalahan eCPRI dilaporkan: 0
# Channel 3 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 3 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 3 SOP MISC Eksternal ditransmisikan: 128
# Saluran 3 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 3 SOP Eksternal yang diterima: 132
# Saluran 3 EOP Eksternal diterima: 132
# Channel 3 SOP PTP Eksternal yang diterima: 4
# Saluran 3 EOP PTP Eksternal yang diterima: 4
# Channel 3 SOP MISC Eksternal yang diterima: 128
# Saluran 3 EOP MISC Eksternal yang diterima: 128
# Saluran 3 Kesalahan Eksternal dilaporkan: 0
# Saluran 3 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# __________________________________________________________
# INFO : Tes LULUS
#
# __________________________________________________________
SampKeluaran: Berikut ini sampkeluarannya mengilustrasikan uji coba simulasi yang berhasil dari desain IP eCPRI, misalnyaample dengan fitur IWF diaktifkan dengan Jumlah Saluran = 4:
# Aktifkan CPRI TX
# Saluran CPRI 0 L1_CONFIG : 00000001
# Saluran CPRI 0 CPRI_CORE_CM_CONFIG : 00001ed4
# Saluran CPRI 1 L1_CONFIG : 00000001
# Saluran CPRI 1 CPRI_CORE_CM_CONFIG : 00001ed4
# Saluran CPRI 2 L1_CONFIG : 00000001
# Saluran CPRI 2 CPRI_CORE_CM_CONFIG : 00001ed4
# Saluran CPRI 3 L1_CONFIG : 00000001
# Saluran CPRI 3 CPRI_CORE_CM_CONFIG : 00001ed4
# Menunggu penyelarasan RX
# RX meja terkunci
# Penyelarasan jalur RX terkunci
# Menunggu kesalahan tautan selesai
# Kesalahan tautan jelas
# Alamat Sumber MAC 0_0 Saluran 0: 33445566
# Alamat Sumber MAC 0_1 Saluran 0: 00007788
# Alamat Tujuan MAC 0_0 Saluran 0: 33445566
# Alamat Tujuan MAC 0_1 Saluran 0: 00007788
# Alamat Tujuan MAC 1_0 Saluran 0: 11223344
# Alamat Tujuan MAC 1_1 Saluran 0: 00005566
# Alamat Tujuan MAC 2_0 Saluran 0: 22334455
# Alamat Tujuan MAC 2_1 Saluran 0: 00006677
# Alamat Tujuan MAC 3_0 Saluran 0: 44556677
# Alamat Tujuan MAC 3_1 Saluran 0: 00008899
# Alamat Tujuan MAC 4_0 Saluran 0: 66778899
# Alamat Tujuan MAC 4_1 Saluran 0: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 0: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 0: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 0: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 0: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 0: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 0: 0000ddee
# Saluran Kontrol Umum eCPRI 0: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 0: 00000241
# versi eCPRI Saluran 0: 2
# Alamat Sumber MAC 0_0 Saluran 1: 33445566
# Alamat Sumber MAC 0_1 Saluran 1: 00007788
# Alamat Tujuan MAC 0_0 Saluran 1: 33445566
# Alamat Tujuan MAC 0_1 Saluran 1: 00007788
# Alamat Tujuan MAC 1_0 Saluran 1: 11223344
# Alamat Tujuan MAC 1_1 Saluran 1: 00005566
# Alamat Tujuan MAC 2_0 Saluran 1: 22334455
# Alamat Tujuan MAC 2_1 Saluran 1: 00006677
# Alamat Tujuan MAC 3_0 Saluran 1: 44556677
# Alamat Tujuan MAC 3_1 Saluran 1: 00008899
# Alamat Tujuan MAC 4_0 Saluran 1: 66778899
# Alamat Tujuan MAC 4_1 Saluran 1: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 1: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 1: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 1: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 1: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 1: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 1: 0000ddee
# Saluran Kontrol Umum eCPRI 1: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 1: 00000241
# versi eCPRI Saluran 1: 2
# Alamat Sumber MAC 0_0 Saluran 2: 33445566
# Alamat Sumber MAC 0_1 Saluran 2: 00007788
# Alamat Tujuan MAC 0_0 Saluran 2: 33445566
# Alamat Tujuan MAC 0_1 Saluran 2: 00007788
# Alamat Tujuan MAC 1_0 Saluran 2: 11223344
# Alamat Tujuan MAC 1_1 Saluran 2: 00005566
# Alamat Tujuan MAC 2_0 Saluran 2: 22334455
# Alamat Tujuan MAC 2_1 Saluran 2: 00006677
# Alamat Tujuan MAC 3_0 Saluran 2: 44556677
# Alamat Tujuan MAC 3_1 Saluran 2: 00008899
# Alamat Tujuan MAC 4_0 Saluran 2: 66778899
# Alamat Tujuan MAC 4_1 Saluran 2: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 2: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 2: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 2: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 2: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 2: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 2: 0000ddee
# Saluran Kontrol Umum eCPRI 2: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 2: 00000241
# versi eCPRI Saluran 2: 2
# Alamat Sumber MAC 0_0 Saluran 3: 33445566
# Alamat Sumber MAC 0_1 Saluran 3: 00007788
# Alamat Tujuan MAC 0_0 Saluran 3: 33445566
# Alamat Tujuan MAC 0_1 Saluran 3: 00007788
# Alamat Tujuan MAC 1_0 Saluran 3: 11223344
# Alamat Tujuan MAC 1_1 Saluran 3: 00005566
# Alamat Tujuan MAC 2_0 Saluran 3: 22334455
# Alamat Tujuan MAC 2_1 Saluran 3: 00006677
# Alamat Tujuan MAC 3_0 Saluran 3: 44556677
# Alamat Tujuan MAC 3_1 Saluran 3: 00008899
# Alamat Tujuan MAC 4_0 Saluran 3: 66778899
# Alamat Tujuan MAC 4_1 Saluran 3: 0000aabb
# Alamat Tujuan MAC 5_0 Saluran 3: 778899aa
# Alamat Tujuan MAC 5_1 Saluran 3: 0000bbcc
# Alamat Tujuan MAC 6_0 Saluran 3: 8899aabb
# Alamat Tujuan MAC 6_1 Saluran 3: 0000ccdd
# Alamat Tujuan MAC 7_0 Saluran 3: 99aabbcc
# Alamat Tujuan MAC 7_1 Saluran 3: 0000ddee
# Saluran Kontrol Umum eCPRI 3: 00000041
# Aktifkan interupsi Saluran Kontrol Umum eCPRI 3: 00000241
# versi eCPRI Saluran 3: 2
# Menunggu CPRI mencapai status link up HSYNC
# Status HSYNC Saluran CPRI 0 tercapai
# Status HSYNC Saluran CPRI 1 tercapai
# Status HSYNC Saluran CPRI 2 tercapai
# Status HSYNC Saluran CPRI 3 tercapai
#11100250000 Tulis 1 ke nego_bitrate_complete
#11100650000 Polling PROT_VER Saluran 0
# __________________________________________________________
#11100850000 Daftar pemungutan suara: a0000010
# __________________________________________________________
#13105050000 Polling PROT_VER Saluran 1
# __________________________________________________________
#13105250000 Daftar pemungutan suara: a0800010
# __________________________________________________________
#13105950000 Polling PROT_VER Saluran 2
# __________________________________________________________
#13106150000 Daftar pemungutan suara: a1000010
# __________________________________________________________
#13106850000 Polling PROT_VER Saluran 3
# __________________________________________________________
#13107050000 Daftar pemungutan suara: a1800010
# __________________________________________________________
#13107750000 Tulis 1 ke nego_protol_complete
#13108150000 Polling CM_STATUS.rx_fast_cm_ptr_valid Saluran 0
# __________________________________________________________
#13108350000 Daftar pemungutan suara: a0000020
# __________________________________________________________
#14272050000 Polling CM_STATUS.rx_fast_cm_ptr_valid Saluran 1
# __________________________________________________________
#14272250000 Daftar pemungutan suara: a0800020
# __________________________________________________________
#14272950000 Polling CM_STATUS.rx_fast_cm_ptr_valid Saluran 2
# __________________________________________________________
#14273150000 Daftar pemungutan suara: a1000020
# __________________________________________________________
#14273850000 Polling CM_STATUS.rx_fast_cm_ptr_valid Saluran 3
# __________________________________________________________
#14274050000 Daftar pemungutan suara: a1800020
# __________________________________________________________
#14274750000 Tulis 1 ke nego_cm_complete
#14275150000 Tulis 1 ke nego_vss_complete
# Menunggu CPRI Channel 0 mencapai HSYNC & urutan startup FSM STATE_F
# CPRI Channel 0 HSYNC & urutan startup FSM STATE_F tercapai
# Menunggu CPRI Channel 1 mencapai HSYNC & urutan startup FSM STATE_F
# CPRI Channel 1 HSYNC & urutan startup FSM STATE_F tercapai
# Menunggu CPRI Channel 2 mencapai HSYNC & urutan startup FSM STATE_F
# CPRI Channel 2 HSYNC & urutan startup FSM STATE_F tercapai
# Menunggu CPRI Channel 3 mencapai HSYNC & urutan startup FSM STATE_F
# CPRI Channel 3 HSYNC & urutan startup FSM STATE_F tercapai
# __________________________________________________________
# INFO : Status diluar reset
# __________________________________________________________
#
#
# Jumlah SOP eCPRI TX Saluran 0 : 0
# Saluran 0 jumlah EOP eCPRI TX : 0
# Channel 0 SOP eCPRI RX dihitung : 0
# Jumlah Channel 0 eCPRI RX EOP : 0
# Channel 0 Jumlah SOP PTP TX Eksternal : 0
# Saluran 0 Jumlah EOP PTP TX Eksternal : 0
# Saluran 0 Jumlah SOP MISC TX Eksternal : 0
# Saluran 0 Jumlah EOP MISC TX Eksternal : 0
# Channel 0 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 0 RX EOP Eksternal : 0
# Jumlah SOP eCPRI TX Saluran 1 : 0
# Saluran 1 jumlah EOP eCPRI TX : 0
# Channel 1 SOP eCPRI RX dihitung : 0
# Jumlah Channel 1 eCPRI RX EOP : 0
# Channel 1 Jumlah SOP PTP TX Eksternal : 0
# Saluran 1 Jumlah EOP PTP TX Eksternal : 0
# Saluran 1 Jumlah SOP MISC TX Eksternal : 0
# Saluran 1 Jumlah EOP MISC TX Eksternal : 0
# Channel 1 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 1 RX EOP Eksternal : 0
# Jumlah SOP eCPRI TX Saluran 2 : 0
# Saluran 2 jumlah EOP eCPRI TX : 0
# Channel 2 SOP eCPRI RX dihitung : 0
# Jumlah Channel 2 eCPRI RX EOP : 0
# Channel 2 Jumlah SOP PTP TX Eksternal : 0
# Saluran 2 Jumlah EOP PTP TX Eksternal : 0
# Saluran 2 Jumlah SOP MISC TX Eksternal : 0
# Saluran 2 Jumlah EOP MISC TX Eksternal : 0
# Channel 2 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 2 RX EOP Eksternal : 0
# Jumlah SOP eCPRI TX Saluran 3 : 0
# Saluran 3 jumlah EOP eCPRI TX : 0
# Channel 3 SOP eCPRI RX dihitung : 0
# Jumlah Channel 3 eCPRI RX EOP : 0
# Channel 3 Jumlah SOP PTP TX Eksternal : 0
# Saluran 3 Jumlah EOP PTP TX Eksternal : 0
# Saluran 3 Jumlah SOP MISC TX Eksternal : 0
# Saluran 3 Jumlah EOP MISC TX Eksternal : 0
# Channel 3 Jumlah SOP RX Eksternal : 0
# Jumlah Channel 3 RX EOP Eksternal : 0
# __________________________________________________________
# INFO : Mulai mengirimkan paket
# __________________________________________________________
#
#
#INFO : Menunggu transfer trafik Channel 0 eCPRI TX selesai
# INFO : Transfer trafik Channel 0 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 0 eCPRI ke
menyelesaikan
# INFO: Channel 0 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 0 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 0 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
#INFO : Menunggu transfer trafik Channel 1 eCPRI TX selesai
# INFO : Transfer trafik Channel 1 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 1 eCPRI ke
menyelesaikan
# INFO: Channel 1 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 1 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 1 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
#INFO : Menunggu transfer trafik Channel 2 eCPRI TX selesai
# INFO : Transfer trafik Channel 2 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 2 eCPRI ke
menyelesaikan
# INFO: Channel 2 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 2 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 2 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
#INFO : Menunggu transfer trafik Channel 3 eCPRI TX selesai
# INFO : Transfer trafik Channel 3 eCPRI TX selesai
# INFO : Menunggu transfer trafik PTP TX Eksternal Channel 3 eCPRI ke
menyelesaikan
# INFO: Channel 3 eCPRI Transfer trafik TX PTP Eksternal selesai
# INFO : Menunggu trafik Aneka TX Eksternal Channel 3 eCPRI ditransfer ke
menyelesaikan
# INFO: Saluran 3 eCPRI Eksternal TX Transfer lalu lintas lain-lain selesai
# __________________________________________________________
# INFO : Hentikan pengiriman paket
# __________________________________________________________
#
#
# __________________________________________________________
# INFO : Mengecek statistik paket
# __________________________________________________________
#
#
# Saluran 0 SOP eCPRI dikirimkan: 50
# Saluran 0 eCPRI EOP yang ditransmisikan: 50
# SOP eCPRI Channel 0 yang diterima: 50
# Channel 0 eCPRI EOP yang diterima: 50
# Saluran 0 Kesalahan eCPRI dilaporkan: 0
# Channel 0 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 0 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 0 SOP MISC Eksternal ditransmisikan: 128
# Saluran 0 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 0 SOP Eksternal yang diterima: 132
# Saluran 0 EOP Eksternal diterima: 132
# Channel 0 SOP PTP Eksternal yang diterima: 4
# Saluran 0 EOP PTP Eksternal yang diterima: 4
# Channel 0 SOP MISC Eksternal yang diterima: 128
# Saluran 0 EOP MISC Eksternal yang diterima: 128
# Saluran 0 Kesalahan Eksternal dilaporkan: 0
# Saluran 0 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# Saluran 1 SOP eCPRI dikirimkan: 50
# Saluran 1 eCPRI EOP yang ditransmisikan: 50
# SOP eCPRI Channel 1 yang diterima: 50
# Channel 1 eCPRI EOP yang diterima: 50
# Saluran 1 Kesalahan eCPRI dilaporkan: 0
# Channel 1 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 1 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 1 SOP MISC Eksternal ditransmisikan: 128
# Saluran 1 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 1 SOP Eksternal yang diterima: 132
# Saluran 1 EOP Eksternal diterima: 132
# Channel 1 SOP PTP Eksternal yang diterima: 4
# Saluran 1 EOP PTP Eksternal yang diterima: 4
# Channel 1 SOP MISC Eksternal yang diterima: 128
# Saluran 1 EOP MISC Eksternal yang diterima: 128
# Saluran 1 Kesalahan Eksternal dilaporkan: 0
# Saluran 1 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# Saluran 2 SOP eCPRI dikirimkan: 50
# Saluran 2 eCPRI EOP yang ditransmisikan: 50
# SOP eCPRI Channel 2 yang diterima: 50
# Channel 2 eCPRI EOP yang diterima: 50
# Saluran 2 Kesalahan eCPRI dilaporkan: 0
# Channel 2 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 2 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 2 SOP MISC Eksternal ditransmisikan: 128
# Saluran 2 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 2 SOP Eksternal yang diterima: 132
# Saluran 2 EOP Eksternal diterima: 132
# Channel 2 SOP PTP Eksternal yang diterima: 4
# Saluran 2 EOP PTP Eksternal yang diterima: 4
# Channel 2 SOP MISC Eksternal yang diterima: 128
# Saluran 2 EOP MISC Eksternal yang diterima: 128
# Saluran 2 Kesalahan Eksternal dilaporkan: 0
# Saluran 2 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# Saluran 3 SOP eCPRI dikirimkan: 50
# Saluran 3 eCPRI EOP yang ditransmisikan: 50
# SOP eCPRI Channel 3 yang diterima: 50
# Channel 3 eCPRI EOP yang diterima: 50
# Saluran 3 Kesalahan eCPRI dilaporkan: 0
# Channel 3 SOP PTP Eksternal yang dikirimkan: 4
# Saluran 3 EOP PTP eksternal yang ditransmisikan: 4
# Saluran 3 SOP MISC Eksternal ditransmisikan: 128
# Saluran 3 EOP MISC Eksternal yang ditransmisikan: 128
# Channel 3 SOP Eksternal yang diterima: 132
# Saluran 3 EOP Eksternal diterima: 132
# Channel 3 SOP PTP Eksternal yang diterima: 4
# Saluran 3 EOP PTP Eksternal yang diterima: 4
# Channel 3 SOP MISC Eksternal yang diterima: 128
# Saluran 3 EOP MISC Eksternal yang diterima: 128
# Saluran 3 Kesalahan Eksternal dilaporkan: 0
# Saluran 3 Waktu Eksternalamp Kesalahan Sidik Jari dilaporkan: 0
# __________________________________________________________
# INFO : Tes LULUS
#
# __________________________________________________________
1.4.1. Mengaktifkan Konfigurasi Ulang Dinamis ke IP Ethernet
Secara default, konfigurasi ulang dinamis dinonaktifkan dalam desain IP eCPRI, misalnyaample dan ini hanya berlaku untuk desain Intel Stratix 10 (E-tile dan H-tile) dan Intel Agilex 7 (E-tile) exampsedikit.
- Cari baris berikut di test_wrapper.sv dari <design_example_dir>/simulasi/direktori testbench: parameter ETHERNET_DR_EN = 0
- Ubah nilainya dari 0 menjadi 1: parameter ETHERNET_DR_EN = 1
- Jalankan kembali simulasi menggunakan ex yang samaample direktori desain.
1.5. Mengompilasi Proyek Khusus Kompilasi
Untuk mengkompilasi exampfile proyek, ikuti langkah-langkah berikut:
- Pastikan desain kompilasi exampgenerasi le selesai.
- Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Prime Pro Editionample_dir>/synthesis/quartus/ecpri_ed.qpf.
- Pada Pemrosesan menu, klik Mulai Kompilasi.
- Setelah kompilasi berhasil, laporan untuk waktu dan pemanfaatan sumber daya tersedia di sesi Intel Quartus Prime Pro Edition Anda. Buka Pemrosesan ➤ Penyusunan Laporan ke view laporan rinci tentang kompilasi.
Informasi Terkait
Alur Desain Berbasis Blok
1.6. Menyusun dan Mengkonfigurasi Desain Example di Hardware
Untuk mengkompilasi ex desain perangkat kerasample dan konfigurasikan di perangkat Intel Anda, ikuti langkah-langkah berikut:
- Pastikan desain perangkat keras exampgenerasi le selesai.
- Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Primeample_dir>/synthesis/quartus/ecpri_ed.qpf.
- Pada Pemrosesan menu, klik Mulai Kompilasi.
- Setelah kompilasi berhasil, .sof file tersedia diample_dir>/ sintesis/quartus/output_filedirektori s. Ikuti langkah-langkah berikut untuk memprogram desain perangkat keras, misampfile pada perangkat Intel FPGA:
A. Hubungkan Development Kit ke komputer host.
B. Luncurkan aplikasi Kontrol Jam, yang merupakan bagian dari kit pengembangan, dan atur frekuensi baru untuk desain example. Berikut pengaturan frekuensi pada aplikasi Clock Control:
• Jika Anda menargetkan desain Anda pada Kit Pengembangan Intel Stratix 10 GX SI:
— U5, KELUAR8- 100MHz
— U6, KELUAR3- 322.265625MHz
— U6, OUT4 dan OUT5- 307.2MHz
• Jika Anda menargetkan desain Anda pada Kit Pengembangan Intel Stratix 10 TX SI:
— U1, CLK4- 322.265625 MHz (Untuk kecepatan data 25G)
— U6- 156.25 MHz (Untuk kecepatan data 10G)
— U3, KELUAR3- 100MHz
— U3, KELUAR8- 153.6MHz
• Jika Anda menargetkan desain Anda pada Kit Pengembangan SoC Transceiver Seri F Intel Agilex 7:
— U37, CLK1A- 100MHz
— U34, CLK0P- 156.25MHz
— U38, OUT2_P- 153.6MHz
• Jika Anda menargetkan desain Anda pada Kit Pengembangan Intel Arria 10 GX SI:
— U52, CLK0- 156.25 MHz
— U52, CLK1- 250 MHz
— U52, CLK3- 125 MHz
— Y5- 307.2MHz
— Y6- 322.265625MHz
c. Pada menu Alat, klik Pemrogram.
d. Di Programmer, klik Pengaturan Perangkat Keras.
e. Pilih perangkat pemrograman.
F. Pilih dan tambahkan Kit Pengembangan yang dapat dihubungkan dengan sesi Intel Quartus Prime Pro Edition Anda.
g. Pastikan Mode diatur ke JTAG.
H. Pilih perangkat dan klik Tambah Perangkat. Pemrogram menampilkan diagram blok koneksi antar perangkat di papan Anda.
Saya. Muat .sof file ke perangkat Intel FPGA Anda masing-masing.
J. Muat format Executable dan Linking (.elf) file ke Intel Stratix 10 atau
Perangkat Intel Agilex 7 jika Anda berencana melakukan konfigurasi ulang dinamis (DR) untuk mengalihkan kecepatan data antara 25G dan 10G. Ikuti instruksi dari Pemrograman Menghasilkan dan Mengunduh Format yang Dapat Dieksekusi dan Dihubungkan (.elf). File di halaman 38 untuk menghasilkan .elf file.
k. Di baris dengan .sof Anda, centang kotak Program/Configure untuk .sof file.
aku. Klik Mulai.
Informasi Terkait
- Desain Berbasis Blok
- Panduan Pengguna Pemrogram Intel Quartus Prime
- Menganalisis dan Men-debug Desain dengan Konsol Sistem
- Panduan Pengguna Kit Pengembangan SoC Transceiver-Series Intel Agilex 7 F
- Panduan Pengguna Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 GX
- Panduan Pengguna Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 TX
- Panduan Pengguna Kit Pengembangan Integritas Sinyal Transceiver Intel Arria 10 GX
1.7. Menguji Desain IP Intel FPGA eCPRI Example
Setelah Anda mengkompilasi desain inti IP Intel FPGA eCPRI example dan mengkonfigurasinya pada perangkat Intel FPGA Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP dan register inti IP PHY Asli yang tertanam.
Untuk menyalakan Konsol Sistem dan menguji desain perangkat keras example, ikuti langkah berikut:
- Setelah desain hardware example dikonfigurasi pada perangkat Intel, dalam perangkat lunak Intel Quartus Prime Pro Edition, pada menu Tools, klik System Debugging Tools ➤ System Console.
- Di panel Konsol Tcl, ubah direktori menjadi <design_example_dir>/ sintesis/quartus/hardware_test dan ketik perintah berikut untuk membuka koneksi ke JTAG kuasai dan mulai tes:
• sumber ecpri_agilex.tcl untuk desain Intel Agilex 7
• sumber ecpri_s10.tcl untuk desain Intel Stratix 10
• sumber ecpri_a10.tcl untuk desain Intel Arria 10 - Untuk variasi perangkat Intel Stratix 10 atau Intel Agilex 7 E-tile, Anda harus menjalankan perintah loopback internal atau eksternal satu kali setelah Anda memprogram .sof file:
A. Ubah variabel TEST_MODE di flow.c file untuk memilih mode loopback:UJI_MODE Tindakan 0 Loopback serial diaktifkan hanya untuk simulasi 1 Loopback serial hanya diaktifkan untuk perangkat keras 2 Loopback serial dan kalibrasi 3 Kalibrasi saja Anda harus mengkompilasi ulang dan membuat ulang perangkat lunak NIOS II setiap kali Anda mengubah aliran.c file.
B. Regenerasi .elf file dan memprogram ke papan sekali lagi dan memprogram ulang .sof file. - Uji operasi desain melalui perintah yang didukung dalam skrip konsol sistem. Skrip konsol sistem menyediakan perintah yang berguna untuk membaca statistik dan fitur yang diaktifkan dalam desain.
Tabel 4. Perintah Skrip Konsol Sistem
| Memerintah | Keterangan |
| loop_on | Mengaktifkan loopback serial internal TX ke RX. Gunakan hanya untuk perangkat Intel Stratix 10 H-tile dan Intel Arria 10. |
| loop_off | Menonaktifkan loopback serial internal TX ke RX. Gunakan hanya untuk perangkat Intel Stratix 10 H-tile dan Intel Arria 10. |
| tautan _ init _ int _1pbk | Memungkinkan loopback serial internal TX ke RX dalam transceiver dan melakukan aliran kalibrasi transceiver. Hanya berlaku untuk desain Intel Stratix 10 E-tile dan Intel Agilex 7 E-tile. |
| tautan _ init _ ext _1pbk | Mengaktifkan loopback eksternal TX ke RX dan melakukan aliran kalibrasi transceiver. Hanya berlaku untuk desain Intel Stratix 10 E-tile dan Intel Agilex 7 E-tile. |
| gen lalu lintas dinonaktifkan | Menonaktifkan generator dan pemeriksa lalu lintas. |
| statistik chkmac | Menampilkan statistik untuk MAC Ethernet. |
| baca_ tes_ statistik | Menampilkan statistik kesalahan untuk generator lalu lintas dan pemeriksa. |
| ext _ terus menerus _ mode _en | Menyetel ulang seluruh sistem desain, dan memungkinkan generator lalu lintas menghasilkan paket lalu lintas berkelanjutan. |
| dr _ 25g _ ke _ lOg _etile | Mengalihkan kecepatan data MAC Ethernet dari 25G ke 10G. Gunakan hanya untuk perangkat Intel Stratix 10 E-tile dan Intel Agilex 7 E-tile. |
| dr_25g_to_10g_htile | Mengalihkan kecepatan data MAC Ethernet dari 25G ke 10G. Gunakan hanya untuk perangkat H-tile |
| dr_10g_to_25g_etile | Mengalihkan kecepatan data MAC Ethernet dari 10G ke 25G. Gunakan hanya untuk perangkat Intel Stratix 10 E-tile dan Intel Agilex 7 E-tile. |
| dr _ 25g _ sampai _ lOg _htile | Mengalihkan kecepatan data MAC Ethernet dari 10G ke 25G. Gunakan hanya untuk perangkat H-tile. |
Berikut ini sample keluaran menggambarkan uji coba yang berhasil:
Cetakan Konsol Sistem (Jumlah Saluran = 1)
Saluran 0 EXT PTP TX SOP Jumlah: 256
Saluran 0 EXT PTP TX EOP Jumlah: 256
Saluran 0 EXT MISC TX SOP Jumlah: 36328972
Saluran 0 EXT MISC TX EOP Jumlah: 36369511
Saluran 0 EXT RX SOP Jumlah: 36410364
Jumlah Saluran 0 EXT RX EOP: 36449971
Kesalahan Pemeriksa Saluran 0 EXT: 0
Jumlah Kesalahan Pemeriksa Saluran 0 EXT: 0
Kesalahan Sidik Jari PTP Saluran 0 EXT: 0
Jumlah Kesalahan Sidik Jari PTP Saluran 0 EXT: 0
Jumlah SOP Saluran 0 TX: 1337760
Jumlah Saluran 0 TX EOP: 1339229
Jumlah SOP Saluran 0 RX: 1340728
Jumlah Saluran 0 RX EOP: 1342555
Kesalahan Pemeriksa Saluran 0: 0
Jumlah Kesalahan Pemeriksa Saluran 0: 0
==================== ============
=============
STATISTIK ETHERNET MAC UNTUK Saluran 0 (Rx)
==================== ============
=============
Bingkai Terfragmentasi : 0
Bingkai Berceloteh: 0
Ukuran Tepat dengan FCS Err Frames : 0
Data multicast Bingkai Err : 0
Data siaran Err Frames : 0
Data unicast Bingkai Err : 0
Bingkai 64 Byte : 3641342
65 – 127 Byte Bingkai : 0
128 – 255 Byte Bingkai : 37404809
256 – 511 Byte Bingkai : 29128650
512 – 1023 Byte Bingkai : 0
1024 – 1518 Byte Bingkai : 0
1519 – Bingkai Byte Maks : 0
> MAX Byte Bingkai : 0
Data multicast OK Bingkai : 70174801
Data siaran OK Bingkai : 0
Data unicast OK Bingkai : 0
Bingkai Kontrol Multicast : 0
Bingkai Kontrol Siaran : 0
Bingkai Kontrol Unicast : 0
Jeda Bingkai Kontrol : 0
Oktet Muatan OK : 11505935812
Bingkai Oktet OK : 12918701444
Rx Panjang Bingkai Maksimum : 1518
Ukuran Apa Pun dengan FCS Err Frame : 0
Kontrol multicast Bingkai Err : 0
Kontrol siaran Bingkai Err : 0
Kontrol unicast Bingkai Err : 0
Kontrol jeda Err Frames : 0
Bingkai Rx Mulai: 70174801
Berikut ini adalah sample output untuk uji coba DR 25G hingga 10G:
Cetakan Konsol Sistem (25G hingga 10G DR E-tile)
Memulai Konfigurasi Ulang Dinamis untuk Ethernet 25G -> 10G
DR Berhasil 25G -> 10G
Akses Register RX PHY: Memeriksa Frekuensi Jam (KHz)
TXCLK :16114 (KHZ)
RXCLK :16113 (KHZ)
Polling Status RX PHY
Status Kunci Frekuensi Rx 0x0000000f
Jam Mac dalam Kondisi OK? 0x00000001
Kesalahan Bingkai Rx? 0x00000000
Rx PHY Sepenuhnya Selaras? 0x00000001
Polling Saluran RX PHY 0
RX PHY Saluran 0 sudah aktif dan berjalan!
Cetakan Konsol Sistem (25G hingga 10G DR H-tile)
Memulai Konfigurasi Ulang Dinamis untuk Ethernet 25G -> 10G
DR Berhasil 25G -> 10G
Akses Register RX PHY: Memeriksa Frekuensi Jam (KHz)
TXCLK :15625 (KHZ)
RXCLK :15625 (KHZ)
Polling Status RX PHY
Status Kunci Frekuensi Rx 0x00000001
Jam Mac dalam Kondisi OK? 0x00000007
Kesalahan Bingkai Rx? 0x00000000
Rx PHY Sepenuhnya Selaras? 0x00000001
Polling Saluran RX PHY 0
RX PHY Saluran 0 sudah aktif dan berjalan!
Cetakan Konsol Sistem (10G hingga 25G DR E-tile)
Memulai Konfigurasi Ulang Dinamis untuk Ethernet 10G -> 25G
DR Berhasil 10G -> 25G
Akses Register RX PHY: Memeriksa Frekuensi Jam (KHz)
TXCLK :40283 (KHZ)
RXCLK :40283 (KHZ)
Polling Status RX PHY
Status Kunci Frekuensi Rx 0x0000000f
Jam Mac dalam Kondisi OK? 0x00000001
Kesalahan Bingkai Rx? 0x00000000
Rx PHY Sepenuhnya Selaras? 0x00000001
Polling Saluran RX PHY 0
RX PHY Saluran 0 sudah aktif dan berjalan!
Cetakan Konsol Sistem (10G hingga 25G DR H-tile)
Memulai Konfigurasi Ulang Dinamis untuk Ethernet 10G -> 25G
DR Berhasil 10G -> 25G
Akses Register RX PHY: Memeriksa Frekuensi Jam (KHz)
TXCLK :39061 (KHZ)
RXCLK :39063 (KHZ)
Polling Status RX PHY
Status Kunci Frekuensi Rx 0x00000001
Jam Mac dalam Kondisi OK? 0x00000007
Kesalahan Bingkai Rx? 0x00000000
Rx PHY Sepenuhnya Selaras? 0x00000001
Polling Saluran RX PHY 0
RX PHY Saluran 0 sudah aktif dan berjalan!
Desain Example Deskripsi
Desain eksample mendemonstrasikan fungsionalitas dasar inti IP eCPRI. Anda dapat menghasilkan desain dari Example tab Desain di editor parameter IP eCPRI.
2.1. Fitur
- Mode loopback serial TX dan RX internal
- Secara otomatis menghasilkan paket ukuran tetap
- Kemampuan pemeriksaan paket dasar
- Kemampuan untuk menggunakan Konsol Sistem untuk menguji desain dan mengatur ulang desain untuk tujuan pengujian ulang
2.2. Desain Perangkat Keras Kelample
Gambar 5. Diagram Blok untuk Desain F-tile Intel Agilex 7
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Gambar 6. Diagram Blok untuk Desain E-tile Intel Agilex 7
Gambar 7. Diagram Blok untuk Desain Intel Stratix 10
Gambar 8. Diagram Blok untuk Desain Intel Arria 10
Desain perangkat keras inti Intel FPGA IP eCPRI example mencakup komponen-komponen berikut:
IP eCPRI Intel FPGA
Menerima data dari generator lalu lintas yang dipakai dalam pembungkus pengujian dan memprioritaskan data untuk transmisi ke IP Ethernet.
IP Ethernet
- F-tile Ethernet Intel FPGA Hard IP (desain Intel Agilex 7 F-tile)
- IP Keras E-tile untuk Ethernet (desain Intel Stratix 10 atau Intel Agilex 7 E-tile)
- 25G Ethernet Intel Stratix 10 IP (desain Intel Stratix 10 H-tile)
- Ethernet Latensi Rendah 10G MAC IP dan 1G/10GbE dan 10GBASE-KR PHY IP (desain Intel Arria 10)
Protokol Waktu Presisi (PTP) IO PLL
Untuk desain ubin H Intel Stratix 10—Digunakan untuk menghasilkan jam referensi input pengukuran latensi untuk IP Ethernet dan sampling jam untuk subsistem Time of Day (TOD). Untuk 25G Ethernet Intel Stratix 10 FPGA IP dengan fitur IEEE 1588v2, Intel menyarankan Anda untuk mengatur frekuensi jam ini ke 156.25 MHz. Lihat Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP dan Panduan Pengguna Intel Stratix 10 H-tile Transceiver PHY untuk informasi lebih lanjut. PTP IOPLL juga menghasilkan jam referensi untuk eCPRI IO PLL secara berjenjang.
Untuk desain Intel Arria 10—Digunakan untuk menghasilkan input clock 312.5 MHz dan 156.25 MHz untuk IP MAC 10G Ethernet Latensi Rendah dan 1G/10GbE, IP PHY 10GBASE-KR, dan IP eCPRI.
eCPRI IO PLL
Menghasilkan output jam inti 390.625 MHz untuk jalur TX dan RX IP eCPRI, dan komponen lalu lintas.
Catatan: Blok ini hanya ada pada desain example yang dihasilkan untuk perangkat Intel Stratix 10 dan Intel Agilex 7.
Catatan: Versi IP FPGA Intel eCPRI saat ini hanya mendukung IWF tipe 0. Untuk perangkat Intel Agilex 7 F-tile, desain example yang diaktifkan dengan fitur IWF tidak didukung.
Ketika Anda menghasilkan ex desainampfile dengan parameter Dukungan Interworking Function (IWF) dimatikan, lalu lintas paket mengalir langsung dari modul pembungkus pengujian ke antarmuka sumber/sink Avalon-ST dan antarmuka sumber/sink eksternal dari IP eCPRI.
Ketika Anda menghasilkan ex desainampfile dengan parameter Dukungan Interworking Function (IWF) diaktifkan, lalu lintas paket mengalir ke antarmuka sink IWF Avalon-ST dari modul pembungkus pengujian terlebih dahulu, dan keluar dari antarmuka sumber IWF Avalon-ST ke sumber/sink eCPRI Avalon-ST antarmuka.
CPRI MAC
Menyediakan bagian CPRI dari protokol lapisan 1 dan lapisan 2 penuh untuk transfer bidang pengguna, C&M, dan informasi sinkronisasi antara REC dan RE serta antara dua RE,
CPRI PHY
Menyediakan bagian sisa protokol CPRI lapisan 1 untuk pengkodean baris, koreksi/deteksi kesalahan bit, dan lain-lain.
Catatan: CPRI MAC dan CPRI PHY IP dipakai dalam desain ini, misalnyaample dikonfigurasi untuk berjalan pada kecepatan jalur CPRI tunggal 9.8 Gbps saja. Desain mantanample tidak mendukung negosiasi otomatis tarif garis pada rilis saat ini.
Pembungkus Tes
Terdiri dari generator lalu lintas dan pemeriksa yang menghasilkan kumpulan paket data berbeda ke antarmuka Avalon Streaming (Avalon-ST) dari IP eCPRI seperti di bawah ini:
- Paket eCPRI ke antarmuka sumber/sink Avalon-ST (fitur IWF dinonaktifkan):
— Hanya mendukung jenis pesan 2.
— Pembuatan mode back-to-back dengan pembuatan mode pola tambahan dan ukuran muatan 72 byte untuk setiap paket.
— Dapat dikonfigurasi melalui CSR untuk dijalankan dalam mode non-kontinyu atau berkelanjutan.
— Status statistik paket TX/RX tersedia untuk diakses melalui CSR. - Paket eCPRI ke antarmuka sumber/sink Avalon-ST (fitur IWF diaktifkan):
— Hanya mendukung jenis pesan 0 pada rilis saat ini.
— Pembuatan mode pola tambahan dengan pembuatan celah antar paket dan ukuran muatan 240 byte untuk setiap paket.
— Dapat dikonfigurasi melalui CSR untuk dijalankan dalam mode non-kontinyu atau berkelanjutan.
— Status statistik paket TX/RX tersedia untuk diakses melalui CSR. - Paket Precision Time Protocol (1588 PTP) dan paket lain-lain non-PTP ke antarmuka sumber/sink eksternal:
— Pembuatan header Ethernet statis dengan parameter yang telah ditentukan sebelumnya: Ethertype0x88F7, Jenis pesan- Opcode 0 (Sinkronisasi), dan PTP versi-0.
— Pembuatan mode pola yang telah ditentukan sebelumnya dengan celah antar paket sebesar 2 siklus dan ukuran muatan 57 byte untuk setiap paket.
— 128 paket dihasilkan dalam periode setiap satu detik.
— Dapat dikonfigurasi melalui CSR untuk dijalankan dalam mode non-kontinyu atau berkelanjutan.
— Status statistik paket TX/RX tersedia untuk diakses melalui CSR. - Paket lain-lain non-PTP eksternal:
— Pembuatan Header Ethernet Statis dengan parameter yang telah ditentukan sebelumnya, Ethertype- 0x8100 (non-PTP).
— Pembuatan mode pola PRBS dengan celah antarpaket 2 siklus dan ukuran muatan 128 byte untuk setiap paket.
— Dapat dikonfigurasi melalui CSR untuk dijalankan dalam mode non-kontinyu atau berkelanjutan.
— Status statistik paket TX/RX tersedia untuk diakses melalui CSR.
Subsistem Waktu Sehari (TOD).
Berisi dua modul IEEE 1588 TOD untuk TX dan RX, dan satu modul IEEE 1588 TOD Synchronizer yang dihasilkan oleh perangkat lunak Intel Quartus Prime.
Subsistem Nios® II
Terdiri dari jembatan Avalon-MM yang memungkinkan arbitrase data Avalon-MM antara prosesor Nios II, pembungkus pengujian, dan blok dekoder alamat Avalon® -MM.
Nios II bertanggung jawab untuk melakukan peralihan kecepatan data berdasarkan keluaran dari nilai register rate_switch pembungkus pengujian. Blok ini memprogram register yang diperlukan setelah menerima perintah dari pembungkus tes.
Catatan: Blok ini tidak ada dalam desain example yang dihasilkan untuk perangkat Intel Arria 10 dan Intel Agilex 7 F-tile.
Konsol Sistem
Menyediakan antarmuka yang ramah pengguna bagi Anda untuk melakukan debugging tingkat pertama dan memantau status IP, serta generator dan pemeriksa lalu lintas.
Kontrol Demo
Modul ini terdiri dari modul reset sinkronisasi, dan modul In-system Source and Probe (ISSP) untuk proses debugging dan inisialisasi sistem desain.
Informasi Terkait
- Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP
- Panduan Pengguna IP Keras E-tile
- Panduan Pengguna IP Intel FPGA eCPRI
- Desain IP Intel Stratix 25 FPGA 10G Ethernet Example Panduan Pengguna
- IP Keras E-tile untuk Intel Stratix 10 Design ExampPanduan Pengguna les
- Panduan Pengguna PHY Intel Stratix 10 L- dan H-Tile Transceiver
- Panduan Pengguna PHY Transceiver E-Tile
- Panduan Pengguna Intel Stratix 10 10GBASE-KR PHY IP
- E-tile Hard IP Intel Agilex Design Example Panduan Pengguna
2.3. Desain Simulasi Kelample
Desain eCPRI example menghasilkan testbench simulasi dan simulasi files yang membuat instance inti IP Intel FPGA eCPRI saat Anda memilih opsi Simulasi atau Sintesis & Simulasi.
Gambar 9. Diagram Blok Simulasi Intel FPGA IP eCPRI
Catatan: Blok Subsistem Nios II tidak ada dalam desain example yang dihasilkan untuk perangkat Intel Arria 10 dan Intel Agilex 7 F-tile.
Dalam desain ini example, testbench simulasi menyediakan fungsionalitas dasar seperti startup dan menunggu untuk mengunci, mengirimkan dan menerima paket.
Uji coba yang berhasil menampilkan keluaran yang mengonfirmasi perilaku berikut:
- Logika klien mengatur ulang inti IP.
- Logika klien menunggu penyelarasan datapath RX.
- Logika klien mengirimkan paket pada antarmuka Avalon-ST.
- Menerima dan memeriksa isi dan kebenaran paket.
- Tampilkan pesan “Tes LULUS”.
2.4. Sinyal Antarmuka
Tabel 5. Desain Kelample Sinyal Antarmuka
| Sinyal | Arah | Keterangan |
| clk_ref | Masukan | Jam referensi untuk Ethernet MAC. • Untuk desain Intel Stratix 10 E-tile, Intel Agilex 7 E-tile dan F-tile, input clock 156.25 MHz untuk inti Hard IP Ethernet E-tile atau inti Hard IP Ethernet F-tile. Hubungkan ke i_clk_ref[0] di IP Keras Ethernet. • Untuk desain Intel Stratix 10 H-tile, input clock 322.2625 MHz untuk Transceiver ATX PLL dan 25G Ethernet IP. Hubungkan ke pll_refclk0[0] di Transceiver ATX PLL dan clk_ref[0] di IP Ethernet 25G. • Untuk desain Intel Arria 10, input clock 322.265625 MHz untuk Transceiver ATX PLL dan 1G/10GbE dan 10GBase-KR PHY IP. Hubungkan ke pll_refclk0[0] di Transceiver ATX PLL dan rx_cdr_ref_clk_10g[0] di IP PHY 1G/ 10GbE dan 10G BASE-KR. |
| tod_sync_sampling_clk | Masukan | Untuk desain Intel Arria 10, input clock 250 MHz untuk subsistem TOD. |
| clk100 | Masukan | Jam manajemen. Jam ini digunakan untuk menghasilkan latency_clk untuk PTP. Berkendara pada 100 MHz. |
| mgmt_reset_n | Masukan | Reset sinyal untuk sistem Nios II. |
| tx_serial | Keluaran | Data seri TX. Mendukung hingga 4 saluran. |
| rx_serial | Masukan | Data seri RX. Mendukung hingga 4 saluran. |
| iwf_cpri_ehip_ref_clk | Masukan | Input jam referensi CPRI PHY e-tile. Jam ini hanya ada di Intel Stratix 10 E-tile dan Intel Desain Agilex 7 E-tile. Berkendara pada 153.6 MHz untuk laju saluran CPRI 9.8 Gbps. |
| iwf_cpri_pll_refclk0 | Keluaran | Jam referensi CPRI TX PLL. • Untuk desain Intel Stratix 10 H-tile: Berkendara pada 307.2 MHz untuk kecepatan data CPRI 9.8 Gbps. • Untuk desain Intel Stratix 10 E-tile dan Intel Agilex 7 E-tile: Berkendara pada 156.25 MHz untuk kecepatan data CPRI 9.8 Gbps. |
| iwf_cpri_xcvr_cdr_refclk | Keluaran | Jam referensi CDR penerima CPRI. Jam ini hanya hadir dalam desain Intel Stratix 10 H-tile. Berkendara pada 307.2 MHz untuk laju saluran CPRI 9.8 Gbps. |
| iwf_cpri_xcvr_txdataout | Keluaran | CPRI mengirimkan data serial. Mendukung hingga 4 saluran. |
| iwf_cpri_xcvr_rxdatain | Keluaran | Data serial penerima CPRI. Mendukung hingga 4 saluran. |
| cpri_gmii_clk | Masukan | Jam masukan CPRI GMII 125 MHz. |
Informasi Terkait
Sinyal Antarmuka PHY
Mencantumkan sinyal antarmuka PHY dari 25G Ethernet Intel FPGA IP.
2.5. Desain Kelample Daftar Peta
Di bawah ini adalah pemetaan register untuk desain inti IP eCPRI exampsaya:
Tabel 6. Desain IP eCPRI Intel FPGA Example Daftar Pemetaan
| Alamat | Daftar |
| 0x20100000 – 0x201FFFFF(2) | Daftar Konfigurasi Ulang IOPLL. |
| 0x20200000 – 0x203FFFF | Daftar Ethernet MAC Avalon-MM |
| 0x20400000 – 0x205FFFF | Daftar Ethernet MAC Asli PHY Avalon-MM |
| 0x20600000 – 0x207FFFFF(2) | Daftar Asli PHY RS-FEC Avalon-MM. |
| 0x40000000 – 0x5FFFFFFFF | eCPRI IP Avalon-MM Daftar |
| 0x80000000 – 0x9FFFFFFFF | Generator Tes Desain Ethernet/Verifier Daftar Avalon-MM |
Tabel 7. Pemetaan Register Nios II
Register pada tabel di bawah hanya tersedia dalam desain example yang dihasilkan untuk perangkat Intel Stratix 10 atau Intel Agilex 7 E-tile.
| Alamat | Daftar |
| 0x00100000 – 0x001FFFF | Daftar Konfigurasi Ulang IOPLL |
| 0x00200000 – 0x003FFFF | Daftar Ethernet MAC Avalon-MM |
| 0x00400000 – 0x005FFFF | Daftar Ethernet MAC Asli PHY Avalon-MM |
| 0x00600000 – 0x007FFFF | Daftar Asli PHY RS-FEC Avalon-MM |
Catatan: Anda dapat mengakses register Ethernet MAC dan Ethernet MAC Native PHY AVMM menggunakan offset kata, bukan offset byte.
Untuk informasi rinci tentang Ethernet MAC, Ethernet MAC Native PHY, dan peta register inti IP eCPRI, lihat panduan pengguna masing-masing.
(2) Hanya tersedia dalam desain example yang dihasilkan untuk perangkat Intel Stratix 10 dan Intel Agilex 7 E-tile.
Tabel 8. Desain Perangkat Keras Intel FPGA IP eCPRI Example Daftar Peta
| Offset Kata | Jenis Pendaftaran | Nilai Default | Jenis Akses |
| ukuran 0x0 | Mulai Kirim Data: • Bit 1: PTP, tipe non-PTP • Bit 0: tipe eCPRI |
ukuran 0x0 | RW |
| ukuran 0x1 | Pengaktifan Paket Berkelanjutan | ukuran 0x0 | RW |
| ukuran 0x2 | Hapus Kesalahan | ukuran 0x0 | RW |
| 0x3 (3) | Peralihan Nilai: • Bit [7]- Menunjukkan ubin: — 1'b0: Ubin-H — 1'b1: E-tile • Bit [6:4]- Menunjukkan peralihan kecepatan data Ethernet: — 3'b000: 25G hingga 10G — 3'b001: 10G hingga 25G • Bit [0]- Mengaktifkan laju peralihan. Bit ini harus disetel ke 0 dan polling hingga bit 0 jelas untuk peralihan tarif. Catatan: Register ini tidak tersedia untuk desain Intel Agilex 7 F-tile dan Intel Arria 10. |
• Ubin elektronik: 0x80 • Ubin H: 0x0 |
RW |
| 0x4 (3) | Peralihan Nilai Selesai: • Bit [1] menunjukkan perpindahan laju telah selesai. |
ukuran 0x0 | RO |
| 0x5 (4) | Status Konfigurasi Sistem: • Bit [31]: Sistem siap • Sedikit [30]: IWF_EN • Sedikit [29]: STARTUP_SEQ_EN • Bit [28:4]: Dicadangkan • Sedikit [3]: EXT_PACKET_EN • Bit [2:0]: Dicadangkan |
ukuran 0x0 | RO |
| 0x6 (4) | Perundingan CPRI Selesai: • Bit [3:0]: Kecepatan bit selesai • Bit [19:16]: Protokol selesai |
ukuran 0x0 | RW |
| 0x7 (4) | Perundingan CPRI Selesai: • Bit [3:0]: C&M cepat selesai • Bit [19:16]: VSS cepat selesai |
ukuran 0x0 | RW |
| 0x8 – 0x1F | Disimpan. | ||
| ukuran 0x20 | Interupsi Kesalahan eCPRI: • Bit [0] menunjukkan interupsi. |
ukuran 0x0 | RO |
| ukuran 0x21 | Kesalahan Paket Eksternal | ukuran 0x0 | RO |
| ukuran 0x22 | Paket PTP Eksternal TX Jumlah Awal Paket (SOP). | ukuran 0x0 | RO |
| ukuran 0x23 | Paket PTP Eksternal TX Jumlah Akhir Paket (EOP). | ukuran 0x0 | RO |
| ukuran 0x24 | Paket Lain-Lain Eksternal Jumlah SOP TX | ukuran 0x0 | RO |
| ukuran 0x25 | Paket Lain-Lain Eksternal Jumlah TX EOP | ukuran 0x0 | RO |
| ukuran 0x26 | Jumlah SOP Paket RX Eksternal | ukuran 0x0 | RO |
| ukuran 0x27 | Jumlah EOP Paket RX Eksternal | ukuran 0x0 | RO |
| ukuran 0x28 | Jumlah Kesalahan Paket Eksternal | ukuran 0x0 | RO |
| 0x29 – 0x2C | Disimpan. | ||
| 0x2D | Waktu PTP Eksternalamp Jumlah Kesalahan Sidik Jari | ukuran 0x0 | RO |
| 0x2E | Waktu PTP Eksternalamp Kesalahan Sidik Jari | ukuran 0x0 | RO |
| 0x2F | Status Kesalahan Rx Eksternal | ukuran 0x0 | RO |
| Nomor 0x30 – 0x47 | Disimpan. | ||
| ukuran 0x48 | Kesalahan Paket eCPRI | RO | |
| ukuran 0x49 | Jumlah SOP eCPRI TX | RO | |
| 0x4A | Jumlah eCPRI TX EOP | RO | |
| 0x4B | Jumlah SOP eCPRI RX | RO | |
| 0x4C | Jumlah eCPRI RX EOP | RO | |
| 0x4D | Jumlah Kesalahan Paket eCPRI | RO | |
Informasi Terkait
- Deskripsi Daftar Kontrol, Status, dan Statistik
Daftarkan informasi untuk 25G Ethernet Stratix 10 FPGA IP - Konfigurasi Ulang dan Daftar Status
Deskripsi Mendaftarkan informasi untuk E-tile Hard IP untuk Ethernet - Daftar
Daftarkan informasi untuk IP FPGA Intel eCPRI
eCPRI Intel FPGA IP Desain Example Arsip Panduan Pengguna
Untuk panduan pengguna versi terbaru dan sebelumnya, lihat eCPRI Intel FPGA IP Design Example Panduan Pengguna versi HTML. Pilih versi dan klik Unduh. Jika IP atau versi perangkat lunak tidak terdaftar, panduan pengguna untuk versi IP atau perangkat lunak sebelumnya akan berlaku.
Riwayat Revisi Dokumen untuk eCPRI Intel FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Intel Quartus Versi Perdana |
Versi IP | Perubahan |
| 2023.05.19 | 23.1 | 2.0.3 | • Memperbarui Simulasi Desain Example bagian Testbench di bab Panduan Memulai Cepat. • Memperbarui nama rangkaian produk menjadi “Intel Agilex 7”. |
| 2022.11.15 | 22.3 | 2.0.1 | Instruksi yang diperbarui untuk simulator VCS di bagian: Mensimulasikan Desain Example Meja Tes. |
| 2022.07.01 | 22.1 | 1.4.1 | • Menambahkan desain perangkat keras, misample dukungan untuk variasi perangkat Intel Agilex 7 F-tile. • Menambahkan dukungan untuk kit pengembangan berikut: — Kit Pengembangan FPGA Seri Intel Agilex 7 I — Kit Pengembangan SoC Transceiver Seri Intel Agilex 7 I • Menambahkan dukungan untuk simulator QuestaSim. • Menghapus dukungan untuk simulator ModelSim* SE. |
| 2021.10.01 | 21.2 | 1.3.1 | • Menambahkan dukungan untuk perangkat Intel Agilex 7 F-tile. • Menambahkan dukungan untuk desain multi-saluran. • Tabel yang Diperbarui: eCPRI Desain Perangkat Keras Intel FPGA IP Example Daftar Peta. • Menghapus dukungan untuk simulator NCSim. |
| 2021.02.26 | 20.4 | 1.3.0 | • Menambahkan dukungan untuk perangkat Intel Agilex 7 E-tile. |
| 2021.01.08 | 20.3 | 1.2.0 | • Mengubah judul dokumen dari eCPRI Intel Stratix 10 FPGA IP Design Example Panduan Pengguna untuk eCPRI Intel FPGA IP Desain Example Panduan Pengguna. • Menambahkan dukungan untuk desain Intel Arria 10. • Desain IP eCPRI example sekarang tersedia dengan dukungan fitur interworking function (IWF). • Menambahkan catatan untuk memperjelas bahwa desain eCPRI example dengan fitur IWF hanya tersedia untuk CPRI 9.8 Gbps kecepatan bit garis. • Menambahkan kondisi di bagian Menghasilkan Desain saat menghasilkan desain example dengan Parameter dukungan Interworking Function (IWF) diaktifkan. • Ditambahkan sample keluaran uji coba simulasi dengan fitur IWF diaktifkan di bagian Simulasi Desain Example Meja Tes. • Menambahkan bagian baru Mengaktifkan Konfigurasi Ulang Dinamis ke IP Ethernet. • Tes perangkat keras yang diperbaruiample keluaran di bagian Menguji Desain IP Intel FPGA eCPRI Exampsaya. |
| 2020.06.15 | 20.1 | 1.1.0 | • Menambahkan dukungan untuk kecepatan data 10G. • aliran.c file sekarang tersedia dengan desain example generasi untuk memilih mode loopback. • Memodifikasi sample output untuk uji simulasi yang dijalankan di bagian Simulasi Desain Example Meja Tes. • Menambahkan nilai frekuensi untuk menjalankan desain kecepatan data 10G di bagian Kompilasi dan Konfigurasi Desain Example di Hardware. • Melakukan perubahan berikut di bagian Menguji eCPRI Intel FPGA IP Design Exampsaya: — Menambahkan perintah untuk mengalihkan kecepatan data antara 10G dan 25G — Ditambahkan sample output untuk peralihan kecepatan data — Menambahkan informasi variabel TEST_MODE untuk memilih loopback dalam variasi perangkat E-tile. • Desain Perangkat Keras IP Intel FPGA eCPRI yang Dimodifikasi Examples Diagram Blok Tingkat Tinggi untuk memasukkan yang baru blok. • Tabel yang Diperbarui: Desain Example Antarmuka Sinyal untuk memasukkan sinyal baru. • Desain yang Diperbarui Contohample Daftarkan bagian Peta. • Menambahkan bagian lampiran baru: Membuat dan Mengunduh Pemrograman Executable dan Linking Format (.elf) File . |
| 2020.04.13 | 19.4 | 1.1.0 | Rilis awal. |
A. Menghasilkan dan Mengunduh Pemrograman Executable dan Linking Format (.elf). File
Bagian ini menjelaskan cara membuat dan mengunduh .elf file ke papan:
- Ubah direktori menjadi <design_example_dir>/synthesis/quatus.
- Di perangkat lunak Intel Quartus Prime Pro Edition, klik Buka Proyek dan buka <design_example_dir>/synthesis/quartus/epri_ed.qpf. Sekarang pilih Alat ➤ Alat Pembuatan Perangkat Lunak Nios II untuk Eclipse.
Gambar 10. Alat Pembuatan Perangkat Lunak Nios II untuk Eclipse
- Prompt jendela Workspace Launcher muncul. Di Ruang Kerja tentukan jalur sebagai <design_example_dir>/synthesis/quatus untuk menyimpan proyek Eclipse Anda. Jendela Nios II – Eclipse baru muncul.
Gambar 11. Jendela Peluncur Ruang Kerja
- Di jendela Nios II – Eclipse, klik kanan di bawah tab Project Explorer, dan pilih New ➤ Nios II Board Support Package. Jendela baru muncul.
Gambar 12. Tab Penjelajah Proyek
- Di jendela Paket Dukungan Papan Nios II:
• Pada parameter Nama proyek, tentukan nama proyek yang Anda inginkan.
• Dalam Informasi SOPC File parameter nama, telusuri ke lokasi <design_example_dir>/synthesis/ip_components/nios_system/ nios_system.sopcinfo file. Klik Selesai.
Gambar 13. Jendela Paket Dukungan Board Nios II
- Proyek yang baru dibuat muncul di bawah tab Project Explorer di jendela Nios II Eclipse. Klik kanan di bawah tab Project Explorer, dan pilih Nios II ➤ Nios II Command Shell.
Gambar 14. Project Explorer- Nios II Command Shell
- Di Nios II Command Shell, ketikkan tiga perintah berikut: nios2-bsp hal bsp ../../nios_system/nios_system.sopcinfo nios2-app-generate-makefile –aplikasi-dir aplikasi –bsp-dir bsp –nama-elf\ nios_system.elf –src-dir ../../../ed_fw make –direktori=aplikasi
- Peri itu file dihasilkan di lokasi berikut: <design_example_dir>/ sintesis/ip_components/software//app.
- Ketik perintah berikut di Nios II Command Shell untuk mengunduh .elf ke board:
• Untuk Intel Stratix 10: nios2-download -g -r -c 1 -d 2 –accept-bad-sysid app/nios_system.elf
• Untuk Intel Agilex 7: nios2-download -g -r -c 1 -d 1 –accept-bad-sysid app/nios_system.elf
Versi Online
Kirim Masukan
UG-20278
683837
2023.05.19
eCPRI Intel® FPGA IP Desain Example Panduan Pengguna
Dokumen / Sumber Daya
 |
Desain IP Intel eCPRI Intel FPGA [Bahasa Indonesia:] Panduan Pengguna eCPRI Desain IP Intel FPGA, eCPRI, Desain IP Intel FPGA, Desain IP FPGA, Desain IP, Desain |