F Tile Serial Lite IV Intel FPGA IP Mwongozo wa Mtumiaji

Yaliyomo kujificha

F Tile Serial Lite IV Intel FPGA IP

Mwongozo wa Mtumiaji wa IP wa F-Tile Serial Lite IV Intel® FPGA
Imesasishwa kwa Intel® Quartus® Prime Design Suite: 22.1 Toleo la IP: 5.0.0

Toleo la Mtandaoni Tuma Maoni

UG-20324

Kitambulisho: 683074 Toleo: 2022.04.28

Yaliyomo
Yaliyomo
1. Kuhusu Mwongozo wa Mtumiaji wa F-Tile Serial Lite IV Intel® FPGA IP………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Taarifa ya Kutolewa…………………………………………………………………………………..7 2.2. Vipengele Vinavyotumika………………………………………………………………………………….. 7 2.3. Kiwango cha Usaidizi cha Toleo la IP……………………………………………………………………………..8 2.4. Usaidizi wa Daraja la Kasi ya Kifaa…………………………………………………………………………..8 2.5. Matumizi ya Rasilimali na Ucheleweshaji …………………………………………………………………………9 2.6. Ufanisi wa Bandwidth ……………………………………………………………………………………… 9
3. Kuanza ……………………………………………………………………………………………………………………………………………………. 11 3.1. Kusakinisha na Kutoa Leseni za Intel FPGA IP Cores………………………………………………………… 11 3.1.1. Njia ya Tathmini ya IP ya Intel FPGA…………………………………………………………… 11 3.2. Kubainisha Vigezo na Chaguo za IP……………………………………………………………… 14 3.3. Imetolewa File Muundo………………………………………………………………………………… 14 3.4. Kuiga Mihimili ya IP ya Intel FPGA……………………………………………………………………………… Kuiga na Kuthibitisha Muundo…………………………………………………….. 16 3.4.1. Kuunganisha Mihimili ya IP katika Zana Nyingine za EDA…………………………………………………………. 17 3.5. Kuandaa Muundo Kamili………………………………………………………………………..17
4. Maelezo ya Utendaji …………………………………………………………………………………….. 19 4.1. Njia ya Data ya TX………………………………………………………………………………………..20 4.1.1. Adapta ya TX MAC………………………………………………………………………….. 21 4.1.2. Uingizaji wa Neno la Kudhibiti (CW) …………………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………28 4.1.4. Kisimbaji cha TX MII……………………………………………………………………………….29 4.1.5. TX PCS na PMA………………………………………………………………………….. 30 4.2. Njia ya data ya RX…………………………………………………………………………………………. 30 4.2.1. RX PCS na PMA………………………………………………………………………….. 31 4.2.2. Kisimbuaji cha RX MII………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………….32 4.2.5. Uondoaji wa RX CW………………………………………………………………………………35 4.3. Usanifu wa Saa ya IP ya F-Tile IV Intel FPGA IP…………………………………………. 36 4.4. Weka upya na Uanzishaji wa Kiungo…………………………………………………………………………..37 4.4.1. TX Weka Upya na Mfuatano wa Kuanzisha ……………………………………………………. 38 4.4.2. RX Kuweka Upya na Mfuatano wa Kuanzisha ………………………………………………… 39 4.5. Kiwango cha Kiungo na Uhesabuji wa Ufanisi wa Kipimo……………………………………………….. 40
5. Vigezo………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals……………………………………………….. 44 6.1. Ishara za Saa……………………………………………………………………………………….44 6.2. Weka Upya Ishara……………………………………………………………………………………………… Ishara za MAC……………………………………………………………………………………….. 44 6.3. Ishara za Uwekaji Upya wa Transceiver…………………………………………………………………… 45 6.4. Ishara za PMA……………………………………………………………………………………….. 48

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

Yaliyomo
7. Kusanifu kwa kutumia F-Tile Serial Lite IV Intel FPGA IP……………………………………………………… 51 7.1. Weka Miongozo Upya………………………………………………………………………………….. 51 7.2. Miongozo ya Kushughulikia Makosa…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Mwongozo wa Mtumiaji Kumbukumbu ………………………………………………. 52 9. Historia ya Marekebisho ya Hati kwa Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel FPGA IP………53

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

683074 | 2022.04.28 Tuma Maoni

1. Kuhusu Mwongozo wa Mtumiaji wa IP wa F-Tile Serial Lite IV Intel® FPGA

Hati hii inaeleza vipengele vya IP, maelezo ya usanifu, hatua za kutengeneza, na miongozo ya kubuni F-Tile Serial Lite IV Intel® FPGA IP kwa kutumia vipitishio vya F-tile katika vifaa vya Intel AgilexTM.

Hadhira inayokusudiwa

Hati hii imekusudiwa watumiaji wafuatao:
· Wasanifu wa kubuni ili kufanya uteuzi wa IP wakati wa awamu ya kupanga muundo wa kiwango cha mfumo
· Wasanifu wa maunzi wakati wa kuunganisha IP katika muundo wao wa kiwango cha mfumo
· Wahandisi wa uthibitishaji wakati wa uigaji wa kiwango cha mfumo na awamu za uthibitishaji wa maunzi

Nyaraka Zinazohusiana

Jedwali lifuatalo linaorodhesha hati zingine za marejeleo ambazo zinahusiana na F-Tile Serial Lite IV Intel FPGA IP.

Jedwali 1.

Nyaraka Zinazohusiana

Rejea

F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Karatasi ya data ya Kifaa cha Intel Agilex

Maelezo
Hati hii inatoa uzalishaji, miongozo ya matumizi, na maelezo ya utendaji ya muundo wa zamani wa IP wa F-Tile Serial Lite IV Intel FPGA.ampzaidi katika vifaa vya Intel Agilex.
Hati hii inaelezea sifa za umeme, sifa za kubadili, vipimo vya usanidi, na muda wa vifaa vya Intel Agilex.

Jedwali 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Vifupisho na Orodha ya Faharasa Vifupisho
Kifupi

Udhibiti wa Upanuzi wa Neno Reed-Solomon Forward Kosa Marekebisho ya Kimwili ya Kipokeaji Kiambatisho cha Kati Mpigo-Amplitude Modulation 4-Ngazi Kutorudi-kwa-sifuri

iliendelea…

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma. *Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.

ISO 9001:2015 Imesajiliwa

1. Kuhusu Mwongozo wa Mtumiaji wa IP wa F-Tile Serial Lite IV Intel® FPGA 683074 | 2022.04.28

PCS MII XGMII

Kifupi

Upanuzi Kiolesura Unaojitegemea cha Uwekaji Usimbaji Kiolesura Kidogo cha Media 10 Gigabit Media Independent

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

683074 | 2022.04.28 Tuma Maoni

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Kielelezo cha 1.

F-Tile Serial Lite IV Intel FPGA IP inafaa kwa mawasiliano ya data ya kipimo data cha juu kwa chip-to-chip, bodi-to-board, na programu za ndege za nyuma.

F-Tile Serial Lite IV Intel FPGA IP hujumuisha udhibiti wa ufikiaji wa midia (MAC), safu ndogo ya usimbaji ya kimwili (PCS), na vizuizi vya viambatisho vya maudhui halisi (PMA). IP inasaidia kasi ya uhamishaji data ya hadi Gbps 56 kwa kila njia na upeo wa njia nne za PAM4 au Gbps 28 kwa kila mstari na upeo wa njia 16 za NRZ. IP hii inatoa kipimo data cha juu, fremu za juu za chini, hesabu ya chini ya I/O, na inasaidia uwekaji wa hali ya juu katika nambari zote mbili za njia na kasi. IP hii pia inaweza kusanidiwa upya kwa urahisi kwa kutumia viwango mbalimbali vya data kwa modi ya Ethernet PCS ya kipitishio cha F-tile.

IP hii inasaidia njia mbili za upitishaji:
· Hali ya msingi–Hii ni hali halisi ya utiririshaji ambapo data hutumwa bila pakiti ya kuanzia, mzunguko usio na kitu, na mwisho wa pakiti ili kuongeza kipimo data. IP huchukua data halali ya kwanza kama mwanzo wa mlipuko.
· Hali kamili-Hii ni hali ya kuhamisha pakiti. Katika hali hii, IP hutuma mlipuko na mzunguko wa kusawazisha mwanzoni na mwisho wa pakiti kama vitenganishi.

Mchoro wa Kizuizi cha Kiwango cha Juu cha F-Tile Serial Lite IV

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

Biti za njia 64*n (Njia ya NRZ)/ Biti 2*n za njia (Modi ya PAM4)

TX MAC

Adapta INGIZA

MII ENCODE

PC maalum

PCS za TX

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

Biti za Njia (Njia ya PAM4)/ n Biti za Njia (Njia ya NRZ)
TX Serial Interface

Avalon Streaming Interface RX
Biti za njia 64*n (Njia ya NRZ)/ Biti 2*n za njia (Modi ya PAM4)

RX PCS

CW RMV

DESKEW

MII

& PANGANISHA MSIMBO

RX MII

EMIB

Decode BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

Biti 2 za Njia (Njia ya PAM4)/ n Biti za Njia (Njia ya NRZ) Kiolesura cha Kiunganishi cha RX
Usanidi wa Kusajili Kiolesura cha Kumbukumbu cha Avalon

Hadithi

Mantiki laini

Mantiki ngumu

ISO 9001:2015 Imesajiliwa

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Unaweza kutengeneza muundo wa IP wa F-Tile Serial Lite IV Intel FPGA wa zamaniamples kujifunza zaidi kuhusu vipengele vya IP. Rejelea F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji.
Habari Husika · Maelezo ya Kiutendaji kwenye ukurasa wa 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

2.1. Taarifa ya Kutolewa

Matoleo ya IP ya Intel FPGA yanalingana na matoleo ya programu ya Intel Quartus® Prime Design Suite hadi v19.1. Kuanzia katika toleo la programu ya Intel Quartus Prime Design Suite 19.2, Intel FPGA IP ina mpango mpya wa matoleo.

Nambari ya toleo la IP ya Intel FPGA (XYZ) inaweza kubadilika kwa kila toleo la programu ya Intel Quartus Prime. Mabadiliko katika:

· X inaonyesha marekebisho makubwa ya IP. Ukisasisha programu ya Intel Quartus Prime, lazima utengeneze upya IP.
· Y inaonyesha IP inajumuisha vipengele vipya. Tengeneza upya IP yako ili kujumuisha vipengele hivi vipya.
· Z inaonyesha kuwa IP inajumuisha mabadiliko madogo. Tengeneza upya IP yako ili kujumuisha mabadiliko haya.

Jedwali 3.

F-Tile Serial Lite IV Intel FPGA IP Taarifa ya Kutolewa

Toleo la IP la Kipengee cha Msimbo wa Kuagiza wa Toleo la Intel Quartus Prime

5.0.0 22.1 2022.04.28 IP-SLITE4F

Maelezo

2.2. Vipengele Vinavyotumika
Jedwali lifuatalo linaorodhesha vipengele vinavyopatikana katika F-Tile Serial Lite IV Intel FPGA IP:

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Jedwali 4.

Vipengele vya IP vya F-Tile Serial Lite IV Intel FPGA

Kipengele

Maelezo

Uhamisho wa Data

· Kwa hali ya PAM4:
- FHT inaweza kutumia Gbps 56.1, 58 na 116 pekee kwa kila njia iliyo na upeo wa njia 4.
- FGT inaweza kutumia hadi Gbps 58 kwa kila njia na upeo wa njia 12.
Rejelea Jedwali la 18 kwenye ukurasa wa 42 kwa maelezo zaidi kuhusu viwango vya data vya kibadilishaji data vinavyotumika kwa modi ya PAM4.
· Kwa hali ya NRZ:
- FHT inaweza kutumia Gbps 28.05 na 58 pekee kwa kila njia iliyo na upeo wa njia 4.
- FGT inatumia hadi Gbps 28.05 kwa kila njia iliyo na upeo wa njia 16.
Rejelea Jedwali la 18 kwenye ukurasa wa 42 kwa maelezo zaidi kuhusu viwango vya data vya transceiver vinavyotumika kwa modi ya NRZ.
· Inaauni utiririshaji unaoendelea (Msingi) au aina za pakiti (Kamili).
· Inaauni pakiti za fremu za chini.
· Inaauni uhamishaji wa uzito wa baiti kwa kila saizi ya kupasuka.
· Inaauni upangaji wa njia ulioanzishwa na mtumiaji au kiotomatiki.
· Inaauni kipindi cha upatanishi kinachoweza kupangwa.

PCS

· Hutumia mantiki ngumu ya IP ambayo inaingiliana na vipitishio vya kigae vya Intel Agilex F kwa kupunguza rasilimali za mantiki.
· Inaauni hali ya urekebishaji ya PAM4 kwa vipimo vya 100GBASE-KP4. RS-FEC huwashwa kila wakati katika hali hii ya urekebishaji.
· Inaauni NRZ kwa kutumia moduli ya hiari ya RS-FEC.
· Inaauni usimbaji wa 64b/66b.

Kugundua na Kushughulikia Hitilafu

· Inaauni ukaguzi wa makosa ya CRC kwenye njia za data za TX na RX. · Inasaidia kukagua makosa ya kiungo cha RX. · Inaauni ugunduzi wa makosa ya RX PCS.

Violesura

· Inaauni uhamishaji wa pakiti kamili za duplex pekee na viungo huru.
· Hutumia muunganisho wa uhakika-kwa-point kwa vifaa vingi vya FPGA vilivyo na utulivu wa chini wa uhamishaji.
· Inaauni amri zilizoainishwa na mtumiaji.

2.3. Kiwango cha Msaada wa Toleo la IP

Programu ya Intel Quartus Prime na usaidizi wa kifaa cha Intel FPGA kwa F-Tile Serial Lite IV Intel FPGA IP ni kama ifuatavyo:

Jedwali 5.

Toleo la IP na Kiwango cha Usaidizi

Intel Quartus Prime 22.1

Kifaa Intel Agilex F-tile transceivers

Muundo wa Maunzi ya Uigaji wa Toleo la IP

5.0.0

2.4. Usaidizi wa Daraja la Kasi ya Kifaa
F-Tile Serial Lite IV Intel FPGA IP inasaidia viwango vifuatavyo vya kasi kwa vifaa vya Intel Agilex F-tile: · Kiwango cha kasi ya Transceiver: -1, -2, na -3 · Kiwango cha kasi ya msingi: -1, -2, na - 3

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Habari Zinazohusiana
Laha ya Data ya Kifaa cha Intel Agilex Maelezo zaidi kuhusu kiwango cha data kinachotumika katika visambaza data vya Intel Agilex F-tile.

2.5. Matumizi ya Rasilimali na Ucheleweshaji

Rasilimali na muda wa kusubiri wa F-Tile Serial Lite IV Intel FPGA IP zilipatikana kutoka kwa toleo la 22.1 la programu ya Intel Quartus Prime Pro Edition.

Jedwali 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA Matumizi ya Rasilimali ya IP
Kipimo cha kusubiri kinatokana na muda wa kusubiri wa safari ya kwenda na kurudi kutoka kwa pembejeo ya msingi ya TX hadi pato la msingi la RX.

Aina ya Transceiver

Lahaja

Idadi ya Njia ya Njia za Data RS-FEC ALM

Latency (mzunguko wa saa msingi wa TX)

FGT

Gbps 28.05 NRZ 16

Walemavu wa Msingi 21,691 65

Walemavu Kamili 22,135 65

Msingi Imewezeshwa 21,915 189

Imewezeshwa Kamili 22,452 189

58 Gbps PAM4 12

Msingi Imewezeshwa 28,206 146

Imewezeshwa Kamili 30,360 146

FHT

58 Gbps NRZ

Msingi Imewezeshwa 15,793 146

Imewezeshwa Kamili 16,624 146

58 Gbps PAM4 4

Msingi Imewezeshwa 15,771 154

Imewezeshwa Kamili 16,611 154

116 Gbps PAM4 4

Msingi Imewezeshwa 21,605 128

Imewezeshwa Kamili 23,148 128

2.6. Ufanisi wa Bandwidth

Jedwali 7.

Ufanisi wa Bandwidth

Vigezo vya Transceiver mode

PAM4

Hali ya utiririshaji RS-FEC

Imewezeshwa Kamili

Msingi Umewezeshwa

Kiwango cha biti ya kiolesura cha serial katika Gbps (RAW_RATE)
Saizi kubwa ya uhamishaji katika idadi ya neno (BURST_SIZE) (1)
Kipindi cha upangaji katika mzunguko wa saa (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Mipangilio

NRZ

Imejaa

Imezimwa

Imewashwa

28.0

2,048

4,096

Walemavu wa Msingi 28.0

Imewashwa 28.0

4,194,304

4,096

4,096 iliendelea…

(1) BURST_SIZE kwa modi ya Msingi inakaribia kutokuwa na mwisho, kwa hivyo idadi kubwa hutumiwa.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Vigezo

Mipangilio

64/66b encode

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Sehemu ya juu ya ukubwa wa mlipuko katika idadi ya neno (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Kipindi cha kuweka alama 81,915 katika mzunguko wa saa (ALIGN_MARKER_PERIOD)

81,915

81,916

Upana wa alama ya mpangilio katika 5

mzunguko wa saa

(ALIGN_MARKER_WIDTH)

Ufanisi wa kipimo cha data (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Kiwango kinachofaa (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Masafa ya juu ya saa ya mtumiaji (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Kiwango cha Kiungo cha Taarifa Zinazohusiana na Hesabu ya Ufanisi wa Bandwidth kwenye ukurasa wa 40

(2) Katika hali kamili, ukubwa wa BURST_SIZE_OVHD unajumuisha START/END Maneno ya Kudhibiti yaliyooanishwa katika mtiririko wa data.
(3) Kwa hali ya Msingi, BURST_SIZE_OVHD ni 0 kwa sababu hakuna START/END wakati wa kutiririsha.
(4) Rejelea Kiwango cha Kiungo na Kikokotoo cha Ufanisi wa Bandwidth kwa hesabu ya ufanisi wa kipimo data.
(5) Rejelea Kiwango cha Kiungo na Uhesabuji wa Ufanisi wa Bandwidth kwa ukokotoaji madhubuti wa viwango.
(6) Rejelea Kiwango cha Kiungo na Kikokotoo cha Ufanisi wa Kipimo kwa hesabu ya juu zaidi ya mzunguko wa saa ya mtumiaji.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

683074 | 2022.04.28 Tuma Maoni

3. Kuanza

3.1. Kusakinisha na Kutoa Leseni za Intel FPGA IP Cores

Usakinishaji wa programu ya Intel Quartus Prime ni pamoja na maktaba ya IP ya Intel FPGA. Maktaba hii hutoa cores nyingi muhimu za IP kwa matumizi yako ya uzalishaji bila hitaji la leseni ya ziada. Baadhi ya Cores za IP za Intel FPGA zinahitaji ununuzi wa leseni tofauti kwa matumizi ya uzalishaji. Modi ya Tathmini ya IP ya Intel FPGA hukuruhusu kutathmini cores hizi za IP za Intel FPGA zilizo na leseni katika uigaji na maunzi, kabla ya kuamua kununua leseni kamili ya uzalishaji wa IP. Unahitaji tu kununua leseni kamili ya uzalishaji kwa Cores za IP zilizo na leseni baada ya kukamilisha majaribio ya maunzi na kuwa tayari kutumia IP katika uzalishaji.

Programu ya Intel Quartus Prime husakinisha cores za IP katika maeneo yafuatayo kwa chaguo-msingi:

Kielelezo cha 2.

Njia ya Ufungaji wa IP Core
intelFPGA(_pro) quartus - Ina programu ya Intel Quartus Prime ip - Ina maktaba ya IP ya Intel FPGA na cores za IP za watu wengine - Ina msimbo wa chanzo wa maktaba ya Intel FPGA - Ina chanzo cha IP cha Intel FPGA files

Jedwali 8.

Maeneo ya Ufungaji wa IP Core

Mahali

Programu

:intelFPGA_proquartusipaltera

Toleo la Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Jukwaa la Windows* Linux*

Kumbuka:

Programu ya Intel Quartus Prime haitumii nafasi katika njia ya usakinishaji.

3.1.1. Njia ya Tathmini ya IP ya Intel FPGA
Hali ya Tathmini ya IP ya Intel FPGA isiyolipishwa hukuruhusu kutathmini core za IP za Intel FPGA zilizo na leseni katika uigaji na maunzi kabla ya kununua. Njia ya Tathmini ya IP ya Intel FPGA inasaidia tathmini zifuatazo bila leseni ya ziada:
· Iga tabia ya msingi wa IP wa Intel FPGA ulio na leseni katika mfumo wako. · Thibitisha utendakazi, ukubwa, na kasi ya msingi wa IP haraka na kwa urahisi. · Tengeneza upangaji wa kifaa kwa muda mfupi files kwa miundo inayojumuisha cores za IP. · Panga kifaa kwa msingi wako wa IP na uthibitishe muundo wako katika maunzi.

ISO 9001:2015 Imesajiliwa

3. Kuanza
683074 | 2022.04.28
Njia ya Tathmini ya IP ya Intel FPGA inasaidia njia zifuatazo za uendeshaji:
· Imeunganishwa–Huruhusu kuendesha muundo ulio na leseni ya IP ya Intel FPGA kwa muda usiojulikana na muunganisho kati ya ubao wako na kompyuta mwenyeji. Hali iliyounganishwa inahitaji kikundi cha vitendo cha majaribio ya pamoja (JTAG) cable iliyounganishwa kati ya JTAG bandari kwenye ubao wako na kompyuta mwenyeji, ambayo inatumia Intel Quartus Prime Programmer kwa muda wa kipindi cha kutathmini maunzi. Kipanga programu kinahitaji usakinishaji wa chini kabisa wa programu ya Intel Quartus Prime, na haitaji leseni ya Intel Quartus Prime. Kompyuta seva pangishi hudhibiti muda wa tathmini kwa kutuma mawimbi ya mara kwa mara kwa kifaa kupitia njia ya JTAG bandari. Iwapo chembe zote za IP zilizoidhinishwa katika hali ya usanifu zinaweza kutumia mtandao, muda wa tathmini unaendelea hadi muda wa tathmini yoyote ya msingi wa IP uishe. Ikiwa cores zote za IP zinaweza kutumia muda wa tathmini usio na kikomo, kifaa hakitaisha.
· Haijaunganishwa–Huruhusu kuendesha muundo ulio na IP iliyoidhinishwa kwa muda mfupi. Msingi wa IP hurudi kwenye hali ambayo haijaunganishwa ikiwa kifaa kitatenganishwa na kompyuta mwenyeji inayoendesha programu ya Intel Quartus Prime. Msingi wa IP pia hurudi kwenye hali ambayo haijaunganishwa ikiwa msingi wowote wa IP ulio na leseni katika muundo hautumii hali ya mtandao.
Wakati wa tathmini unapoisha kwa IP yoyote ya Intel FPGA iliyo na leseni katika muundo, muundo huacha kufanya kazi. Viini vyote vya IP vinavyotumia Hali ya Tathmini ya IP ya Intel FPGA huisha kwa wakati mmoja wakati msingi wowote wa IP katika muundo umekwisha. Muda wa tathmini ukiisha, lazima upange upya kifaa cha FPGA kabla ya kuendelea na uthibitishaji wa maunzi. Ili kupanua matumizi ya msingi wa IP kwa uzalishaji, nunua leseni kamili ya uzalishaji kwa msingi wa IP.
Lazima ununue leseni na utengeneze ufunguo kamili wa leseni ya uzalishaji kabla ya kutengeneza programu ya kifaa isiyo na kikomo file. Wakati wa Modi ya Tathmini ya IP ya Intel FPGA, Kikusanyaji hutoa programu ya kifaa cha muda tu file ( _time_limited.sof) ambayo muda wake unaisha kwa kikomo cha muda.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

3. Kuanza 683074 | 2022.04.28

Kielelezo cha 3.

Mtiririko wa Modi ya Tathmini ya IP ya Intel FPGA
Sakinisha Programu ya Intel Quartus Prime ukitumia Maktaba ya IP ya Intel FPGA

Parameta na Uanzishe Kiini cha IP cha Intel FPGA chenye Leseni

Thibitisha IP katika Kiigaji Inayotumika

Kusanya Ubunifu katika Programu ya Intel Quartus Prime

Tengeneza Upangaji wa Kifaa Kinachodhibitiwa na Muda File

Panga Kifaa cha Intel FPGA na Thibitisha Uendeshaji kwenye Bodi
Je, hakuna IP Tayari kwa Matumizi ya Uzalishaji?
Ndio Nunua Uzalishaji Kamili
Leseni ya IP

Kumbuka:

Jumuisha IP yenye Leseni katika Bidhaa za Biashara
Rejelea mwongozo wa mtumiaji wa kila msingi wa IP kwa hatua za kuweka vigezo na maelezo ya utekelezaji.
Intel inatoa leseni za IP kwa kila kiti, msingi wa kudumu. Ada ya leseni inajumuisha matengenezo na usaidizi wa mwaka wa kwanza. Ni lazima usasishe mkataba wa matengenezo ili kupokea masasisho, kurekebishwa kwa hitilafu na usaidizi wa kiufundi zaidi ya mwaka wa kwanza. Lazima ununue leseni kamili ya uzalishaji kwa Cores za IP za Intel FPGA ambazo zinahitaji leseni ya uzalishaji, kabla ya kutengeneza programu fileambayo unaweza kutumia kwa muda usio na kikomo. Wakati wa Modi ya Tathmini ya IP ya Intel FPGA, Kikusanyaji hutoa programu ya kifaa cha muda tu file ( _time_limited.sof) ambayo muda wake unaisha kwa kikomo cha muda. Ili kupata funguo zako za leseni ya uzalishaji, tembelea Kituo cha Leseni za Kujihudumia cha Intel FPGA.
Makubaliano ya Leseni ya Programu ya Intel FPGA yanasimamia usakinishaji na utumiaji wa viini vya IP vilivyoidhinishwa, programu ya usanifu ya Intel Quartus Prime, na viini vyote vya IP visivyo na leseni.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

3. Kuanza 683074 | 2022.04.28
Taarifa Husika · Kituo cha Usaidizi cha Utoaji Leseni cha Intel FPGA · Utangulizi wa Ufungaji na Utoaji Leseni za Programu ya Intel FPGA
3.2. Inabainisha Vigezo na Chaguzi za IP
Mhariri wa parameta ya IP hukuruhusu kusanidi haraka utofauti wako maalum wa IP. Tumia hatua zifuatazo kubainisha chaguo na vigezo vya IP katika programu ya Intel Quartus Prime Pro Edition.
1. Ikiwa tayari huna mradi wa Toleo la Intel Quartus Prime Pro ambapo utaunganisha IP yako ya F-Tile Serial Lite IV Intel FPGA IP, lazima uunde. a. Katika Toleo la Intel Quartus Prime Pro, bofya File Mchawi Mpya wa Mradi kuunda mradi mpya wa Quartus Prime, au File Fungua Mradi ili kufungua mradi uliopo wa Quartus Prime. Mchawi hukuhimiza kutaja kifaa. b. Bainisha kifaa cha familia ya Intel Agilex na uchague kifaa cha uzalishaji cha F-tile ambacho kinakidhi mahitaji ya daraja la kasi kwa IP. c. Bofya Maliza.
2. Katika Katalogi ya IP, pata na uchague F-Tile Serial Lite IV Intel FPGA IP. Dirisha Mpya la Tofauti ya IP inaonekana.
3. Bainisha jina la kiwango cha juu kwa utofauti wako mpya maalum wa IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip.
4. Bonyeza Sawa. Mhariri wa parameter inaonekana. 5. Bainisha vigezo vya utofauti wako wa IP. Rejelea sehemu ya Parameta kwa
habari kuhusu F-Tile Serial Lite IV Intel FPGA vigezo vya IP. 6. Kwa hiari, kuzalisha mtihani wa simulizi au mkusanyiko na muundo wa maunzi
example, fuata maagizo katika Ex Designampna Mwongozo wa Mtumiaji. 7. Bofya Tengeneza HDL. Sanduku la mazungumzo la Kizazi linaonekana. 8. Taja pato file chaguzi za kizazi, na kisha ubofye Tengeneza. Tofauti ya IP
files kuzalisha kulingana na vipimo vyako. 9. Bonyeza Maliza. Kihariri cha kigezo huongeza kiwango cha juu cha .ip file kwa sasa
mradi moja kwa moja. Ukiombwa kuongeza wewe mwenyewe .ip file kwa mradi, bofya Mradi Ongeza/Ondoa Files katika Mradi wa kuongeza file. 10. Baada ya kuzalisha na kuasisi utofautishaji wako wa IP, fanya kazi za pini zinazofaa ili kuunganisha milango na kuweka vigezo vyovyote vinavyofaa kwa kila tukio la RTL.
Vigezo vya Habari Husika kwenye ukurasa wa 42
3.3. Imetolewa File Muundo
Programu ya Intel Quartus Prime Pro Edition hutoa matokeo yafuatayo ya IP file muundo.
Kwa habari kuhusu file muundo wa muundo wa zamaniample, rejelea F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

3. Kuanza 683074 | 2022.04.28

Kielelezo 4. F-Tile Serial Lite IV Intel FPGA IP Inayozalishwa Files
.ip - ushirikiano wa IP file

Tofauti ya IP files

_ Tofauti ya IP files

example_design

.cmp - tamko la kipengele cha VHDL file _bb.v – Verilog HDL kisanduku cheusi EDA usanisi file _inst.v na .vhd - Samptemplates za instantiation .xml- ripoti ya XML file

Example eneo la muundo wako wa msingi wa IPample files. Mahali chaguomsingi ni mfanoample_design, lakini unahimizwa kutaja njia tofauti.

.qgsimc - Inaorodhesha vigezo vya uigaji ili kusaidia uundaji upya unaoongezeka .qgsynthc - Huorodhesha vigezo vya usanisi ili kusaidia uundaji upya unaoongezeka

.qip - Inaorodhesha mchanganyiko wa IP files

_generation.rpt- ripoti ya uzalishaji wa IP

.sopcinfo- Muunganisho wa mnyororo wa zana za programu file .html- Data ya muunganisho na kumbukumbu ya ramani

.csv - Bandika kazi file

.spd - Inachanganya hati za uigaji wa kibinafsi

Uigaji wa sim files

awali IP awali files

.v Uigaji wa kiwango cha juu file

.v Usanisi wa IP wa kiwango cha juu file

Hati za kiigaji

Maktaba za msingi

synth
Usanisi wa msingi files

sim
Uigaji wa Msingi files

Jedwali 9.

F-Tile Serial Lite IV Intel FPGA IP Imezalishwa Files

File Jina

Maelezo

.ip

Mfumo wa Mbuni wa Mfumo au utofauti wa kiwango cha juu wa IP file. ni jina ambalo unatoa tofauti yako ya IP.

.cmp

Tamko la Kipengele cha VHDL (.cmp) file ni maandishi file ambayo ina ufafanuzi wa ndani na wa bandari ambao unaweza kutumia katika muundo wa VHDL files.

.html

Ripoti ambayo ina habari ya uunganisho, ramani ya kumbukumbu inayoonyesha anwani ya kila mtumwa kwa heshima ya kila bwana ambayo imeunganishwa, na kazi za parameta.

_kizazi.rpt

logi ya kizazi cha IP au Platform Designer file. Muhtasari wa ujumbe wakati wa uzalishaji wa IP.

.qgsimc

Huorodhesha vigezo vya uigaji ili kusaidia uundaji upya unaoongezeka.

.qgsynthc

Huorodhesha vigezo vya usanisi ili kusaidia uundaji upya unaoongezeka.

.qip

Ina taarifa zote zinazohitajika kuhusu kipengele cha IP ili kuunganisha na kukusanya sehemu ya IP katika programu ya Intel Quartus Prime.
iliendelea…

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

3. Kuanza 683074 | 2022.04.28

File Jina .sopcinfo
.csv .spd _bb.v _inst.v au _inst.vhd .regmap
.svd
.v au .vhd mentor/ synopsy/vcs/ synopsy/vcsmx/ xcelium/ submodules/ /

Maelezo
Inafafanua miunganisho na vigezo vya vipengele vya IP katika mfumo wako wa Mbuni wa Mfumo. Unaweza kuchanganua yaliyomo ili kupata mahitaji unapotengeneza viendesha programu kwa vipengele vya IP. Zana za mkondo wa chini kama vile msururu wa zana za Nios® II hutumia hii file. The .sopcinfo file na mfumo.h file zinazozalishwa kwa ajili ya mlolongo wa zana za Nios II ni pamoja na maelezo ya ramani ya anwani kwa kila jamaa ya mtumwa kwa kila bwana anayemfikia mtumwa. Mabwana tofauti wanaweza kuwa na ramani tofauti ya anwani ili kufikia sehemu fulani ya watumwa.
Ina maelezo kuhusu hali ya uboreshaji wa kipengele cha IP.
Ingizo linalohitajika file kwa ip-make-simscript kutengeneza hati za uigaji kwa viigaji vinavyotumika. The .spd file ina orodha ya files zinazozalishwa kwa ajili ya kuiga, pamoja na taarifa kuhusu kumbukumbu ambazo unaweza kuanzisha.
Unaweza kutumia kisanduku cheusi cha Verilog (_bb.v) file kama tamko la moduli tupu kwa matumizi kama kisanduku cheusi.
HDL examptemplate ya instantiation. Unaweza kunakili na kubandika yaliyomo kwenye hii file kwenye HDL yako file ili kusisitiza utofauti wa IP.
Ikiwa IP ina maelezo ya rejista, .regmap file inazalisha. .regmap file inaelezea maelezo ya ramani ya rejista ya miingiliano ya bwana na mtumwa. Hii file inakamilisha .sopcinfo file kwa kutoa taarifa za kina zaidi za rejista kuhusu mfumo. Hii inawezesha onyesho la usajili views na takwimu zinazoweza kugeuzwa kukufaa za mtumiaji katika Dashibodi ya Mfumo.
Huruhusu mfumo wa kichakataji kigumu (HPS) zana za Utatuzi wa Mfumo view ramani za usajili za vifaa vya pembeni vilivyounganishwa na HPS katika mfumo wa Mbuni wa Mfumo. Wakati wa usanisi, .svd files kwa violesura vya watumwa vinavyoonekana kwa vidhibiti vya Dashibodi ya Mfumo huhifadhiwa katika .sof file katika sehemu ya utatuzi. Dashibodi ya Mfumo husoma sehemu hii, ambayo Mbuni wa Mfumo anaweza kuuliza ili kupata maelezo ya ramani ya usajili. Kwa watumwa wa mfumo, Mbuni wa Jukwaa anaweza kufikia rejista kwa majina.
HDL filezinazosisitiza kila moduli ndogo au IP ya mtoto kwa usanisi au uigaji.
Ina hati ya ModelSim*/QuestaSim* msim_setup.tcl ili kusanidi na kuendesha uigaji.
Ina hati ya ganda vcs_setup.sh ya kusanidi na kuendesha uigaji wa VCS*. Ina hati ya ganda vcsmx_setup.sh na synopsy_sim.setup file kusanidi na kuendesha simulizi ya VCS MX.
Ina hati ya ganda xcelium_setup.sh na usanidi mwingine files kusanidi na kuendesha simulizi ya Xcelium*.
Ina HDL files kwa moduli ndogo za IP.
Kwa kila saraka ya IP ya watoto inayozalishwa, Mbuni wa Jukwaa hutengeneza saraka/saha/ na sim/ saraka ndogo.

3.4. Kuiga Cores za IP za Intel FPGA
Programu ya Intel Quartus Prime inasaidia uigaji wa msingi wa IP wa RTL katika viigaji mahususi vya EDA. Kizazi cha IP kwa hiari huunda simulation files, pamoja na modeli ya uigaji inayofanya kazi, benchi yoyote ya majaribio (au example design), na hati za usanidi za kiigaji mahususi cha muuzaji kwa kila msingi wa IP. Unaweza kutumia modeli ya uigaji inayofanya kazi na benchi yoyote ya majaribio au exampmuundo wa kuiga. Pato la uzalishaji wa IP linaweza pia kujumuisha hati za kukusanya na kuendesha testbench yoyote. Hati zinaorodhesha miundo au maktaba zote unazohitaji ili kuiga msingi wako wa IP.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

3. Kuanza 683074 | 2022.04.28

Programu ya Intel Quartus Prime hutoa muunganisho na viigaji vingi na kuhimili mitiririko mingi ya uigaji, ikijumuisha mtiririko wako wa maandishi na uigaji maalum. Kwa mtiririko wowote unaochagua, uigaji wa msingi wa IP unajumuisha hatua zifuatazo:
1. Tengeneza IP HDL, testbench (au example design), na hati ya usanidi ya simulator files.
2. Sanidi mazingira yako ya kiigaji na hati zozote za uigaji.
3. Kusanya maktaba za mifano ya uigaji.
4. Endesha simulator yako.

3.4.1. Kuiga na Kuthibitisha Usanifu

Kwa chaguo-msingi, kihariri cha kigezo hutengeneza hati mahususi za kiigaji zilizo na amri za kukusanya, kufafanua, na kuiga miundo ya IP ya Intel FPGA na maktaba ya kielelezo cha simulizi. files. Unaweza kunakili amri kwenye hati yako ya simulation testbench, au uhariri hizi files kuongeza amri za kuandaa, kufafanua, na kuiga muundo wako na benchi la majaribio.

Jedwali 10. Hati za Simulizi za Msingi za Intel FPGA IP

Mwimbaji

File Orodha

ModelSim

_sim/mshauri

Jifunze

VCS

_sim/synopsy/vcs

VCS MX

_sim/synopsy/vcsmx

Xcelium

_sim/xcelium

Hati msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsy_sim.setup xcelium_setup.sh

3.5. Kusawazisha Mihimili ya IP katika Zana Nyingine za EDA
Kwa hiari, tumia zana nyingine inayotumika ya EDA kusawazisha muundo unaojumuisha Cores za IP za Intel FPGA. Unapotengeneza usanisi wa msingi wa IP files kwa ajili ya matumizi na zana za usanisi za EDA za wahusika wengine, unaweza kuunda eneo na orodha ya mtandao ya makadirio ya muda. Ili kuwezesha uundaji, washa Unda muda na makadirio ya nyenzo kwa zana za usanisi za EDA za wahusika wengine unapoweka mapendeleo ya utofauti wako wa IP.
Orodha ya tovuti ya makadirio ya eneo na muda inafafanua muunganisho wa msingi wa IP na usanifu, lakini haijumuishi maelezo kuhusu utendakazi wa kweli. Maelezo haya huwezesha zana fulani za usanisi za wahusika wengine kuripoti vyema eneo na makadirio ya muda. Kwa kuongeza, zana za usanisi zinaweza kutumia maelezo ya muda ili kufikia uboreshaji unaoendeshwa na muda na kuboresha ubora wa matokeo.
Programu ya Intel Quartus Prime inazalisha _syn.v orodha ya mtandao file katika umbizo la Verilog HDL, bila kujali matokeo file umbizo unalobainisha. Ukitumia orodha hii ya wavu kwa usanisi, lazima ujumuishe karatasi ya msingi ya IP file .v au .vhd katika mradi wako wa Intel Quartus Prime.

(7) Iwapo hukuweka chaguo la zana la EDA– ambalo hukuwezesha kuanzisha viigaji vya EDA vya wahusika wengine kutoka kwa programu ya Intel Quartus Prime–endesha hati hii katika kiweko cha ModelSim au QuestaSim simulator Tcl (sio katika programu ya Intel Quartus Prime. Tcl console) ili kuzuia makosa yoyote.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

3. Kuanza 683074 | 2022.04.28
3.6. Kukusanya Muundo Kamili
Unaweza kutumia amri ya Kukusanya Anza kwenye menyu ya Uchakataji katika programu ya Intel Quartus Prime Pro Edition ili kukusanya muundo wako.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

683074 | 2022.04.28 Tuma Maoni

4. Maelezo ya Utendaji

Kielelezo cha 5.

F-Tile Serial Lite IV Intel FPGA IP ina MAC na Ethernet PCS. MAC huwasiliana na PCS maalum kupitia miingiliano ya MII.

IP inasaidia njia mbili za urekebishaji:
· PAM4–Hutoa idadi 1 hadi 12 ya njia kwa ajili ya uteuzi. IP daima huanzisha chaneli mbili za PCS kwa kila njia katika hali ya urekebishaji ya PAM4.
· NRZ–Hutoa idadi 1 hadi 16 ya njia kwa ajili ya uteuzi.

Kila modi ya urekebishaji inasaidia aina mbili za data:
· Hali ya msingi–Hii ni hali halisi ya utiririshaji ambapo data hutumwa bila pakiti ya kuanzia, mzunguko usio na kitu, na mwisho wa pakiti ili kuongeza kipimo data. IP huchukua data halali ya kwanza kama mwanzo wa mlipuko.

Uhamisho wa Data ya Hali ya Msingi tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_tayari

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data_halali rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Imesajiliwa

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 6.

· Hali kamili-Huu ni uhamishaji wa data wa modi ya pakiti. Katika hali hii, IP hutuma mlipuko na mzunguko wa kusawazisha mwanzoni na mwisho wa pakiti kama vitenganishi.

Uhamisho wa Data ya Hali Kamili tx_core_clkout

tx_avs_tayari tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_tayari rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Taarifa Husika · F-Tile Serial Lite IV Intel FPGA IP Overview kwenye ukurasa wa 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

4.1. Njia ya data ya TX
Njia ya data ya TX ina vipengele vifuatavyo: · Adapta ya MAC · Kizuizi cha kudhibiti maneno · CRC · kisimbaji cha MII · Kizuizi cha PCS · Kizuizi cha PMA

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28
Kielelezo 7. Datapath ya TX

Kutoka kwa mantiki ya mtumiaji

TX MAC

Kiolesura cha Utiririshaji cha Avalon

Adapta ya MAC

Dhibiti Uingizaji wa Neno

CRC

Kisimbaji cha MII

MII Interface Kompyuta Maalum
PCS na PMA

TX Serial Interface Kwa Kifaa Nyingine cha FPGA

4.1.1. Adapta ya TX MAC
Adapta ya TX MAC hudhibiti utumaji data kwa mantiki ya mtumiaji kwa kutumia kiolesura cha utiririshaji cha Avalon®. Kizuizi hiki kinaauni upitishaji wa habari uliofafanuliwa na mtumiaji na udhibiti wa mtiririko.

Kuhamisha Taarifa Iliyofafanuliwa na Mtumiaji

Katika hali kamili, IP hutoa tx_is_usr_cmd mawimbi ambayo unaweza kutumia kuanzisha mzunguko wa taarifa uliobainishwa na mtumiaji kama vile utumaji wa XOFF/XON kwa mantiki ya mtumiaji. Unaweza kuanzisha mzunguko wa upokezaji wa taarifa ulioainishwa na mtumiaji kwa kuthibitisha mawimbi haya na kuhamisha maelezo kwa kutumia tx_avs_data pamoja na madai ya tx_avs_startofpacket na mawimbi tx_avs_valid. Kizuizi basi hutamka tx_avs_tayari kwa mizunguko miwili.

Kumbuka:

Kipengele cha habari kilichofafanuliwa na mtumiaji kinapatikana tu katika hali Kamili.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 8.

Udhibiti wa Mtiririko

Kuna hali ambapo TX MAC haiko tayari kupokea data kutoka kwa mantiki ya mtumiaji kama vile wakati wa mchakato wa kupanga upya kiungo au wakati hakuna data inayopatikana ya uwasilishaji kutoka kwa mantiki ya mtumiaji. Ili kuepuka kupoteza data kutokana na masharti haya, IP hutumia tx_avs_ready mawimbi ili kudhibiti mtiririko wa data kutoka kwa mantiki ya mtumiaji. IP huweka dessert wakati hali zifuatazo zinatokea:
· Wakati tx_avs_startofpacket inapothibitishwa, tx_avs_ready hutolewa kwa mzunguko wa saa moja.
· Wakati tx_avs_endofpacket inapothibitishwa, tx_avs_ready hutolewa kwa mzunguko wa saa moja.
· Wakati CWs zozote zilizooanishwa zinadaiwa tx_avs_ready inatolewa kwa mizunguko ya saa mbili.
· Wakati uwekaji wa alama ya upatanishi wa RS-FEC unapotokea kwenye kiolesura maalum cha PCS, tx_avs_ready hutolewa kwa mizunguko ya saa nne.
· Kila mizunguko 17 ya saa kuu za Ethaneti katika modi ya urekebishaji ya PAM4 na kila mizunguko 33 ya msingi ya Ethaneti katika modi ya urekebishaji ya NRZ. tx_avs_ready imefutwa kwa mzunguko wa saa moja.
· Mantiki ya mtumiaji inapoweka dagaa tx_avs_valid wakati hakuna usambazaji wa data.

Michoro ifuatayo ya saa ni examples ya adapta ya TX MAC inayotumia tx_avs_ready kwa udhibiti wa mtiririko wa data.

Udhibiti wa Mtiririko na tx_avs_valid Deassertion na START/END CW Zilizooanishwa

tx_core_clkout

tx_avs_data_halali tx_avs_data

D1 D2 D3

Mikataba halali ya ishara

D5 D6

tx_avs_tayari tx_avs_startofpacket

Vilainishi vilivyo tayari kwa mizunguko miwili ya kuingiza END-STRT CW

tx_avs_endofpacket

data_ya_usrif

D1 D2 D3

CW_data

DN MWISHO STRT D0 D1 D2 D3 TUPU D4

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 9.

Udhibiti wa Mtiririko kwa Uingizaji wa Alama ya Kulinganisha
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_tayari

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

data_ya_usrif CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_halali

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Kielelezo cha 10.

Udhibiti wa Mtiririko na START/END CW Zilizooanishwa Sambamba na Uwekaji wa Alama ya Kulinganisha

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_tayari

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

data_ya_usrif

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 MWISHO STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 MWISHO STRT D0

Data_ya_CRC

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 MWISHO STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 MWISHO STRT D0

i_sl_tx_mii_halali

i_sl_tx_mii_d[63:0]

DN-1

MWISHO STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Uingizaji wa Neno la Kudhibiti (CW).
F-Tile Serial Lite IV Intel FPGA IP hutengeneza CW kulingana na mawimbi ya uingizaji kutoka kwa mantiki ya mtumiaji. CWs zinaonyesha vikomo vya pakiti, taarifa ya hali ya maambukizi au data ya mtumiaji kwenye kizuizi cha PCS na zimechukuliwa kutoka kwa misimbo ya udhibiti ya XGMII.
Jedwali lifuatalo linaonyesha maelezo ya CW zinazotumika:

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Jedwali 11.
ANZA MWISHO KULINGANA

Maelezo ya CWs Zinazotumika

Idadi ya Maneno (neno 1

= 64 bits)

Ndiyo

EMPTY_CYC

Ndiyo

IDLE

Hapana

DATA

Ndiyo

Katika-bendi

Maelezo
Kuanza kwa kikomo cha data. Mwisho wa kikomo cha data. Neno la kudhibiti (CW) la upangaji wa RX. Mzunguko mtupu katika uhamishaji data. IDLE (nje ya bendi). Upakiaji.

Jedwali 12. Maelezo ya Uwanja wa CW
Sehemu ya RSVD nambari_valid_bytes_eob
EMPTY eop sop seop panga CRC32 usr

Maelezo
Sehemu iliyohifadhiwa. Inaweza kutumika kwa ugani wa siku zijazo. Imefungwa kwa 0.
Idadi ya baiti halali katika neno la mwisho (64-bit). Hii ni thamani ya 3bit. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: baiti 7
Idadi ya maneno yasiyo sahihi mwishoni mwa mlipuko.
Inaonyesha kiolesura cha utiririshaji cha RX Avalon ili kudai mawimbi ya mwisho ya pakiti.
Inaonyesha kiolesura cha utiririshaji cha RX Avalon ili kudai mawimbi ya kuanza kwa pakiti.
Inaonyesha kiolesura cha utiririshaji cha RX Avalon ili kudai mwanzo wa pakiti na mwisho wa pakiti katika mzunguko sawa.
Angalia mpangilio wa RX.
Thamani za CRC iliyokokotwa.
Inaonyesha kuwa neno la kudhibiti (CW) lina habari iliyofafanuliwa na mtumiaji.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

4.1.2.1. Kuanza kwa kupasuka kwa CW

Kielelezo 11. Muundo wa CW wa Kuanza kwa kupasuka

ANZA

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kituo

7:0

'hFB(START)

udhibiti 7:0

Jedwali 13.

Katika hali kamili, unaweza kuingiza START CW kwa kusisitiza tx_avs_startofpacket mawimbi. Unapodai mawimbi ya tx_avs_startofpacket pekee, sehemu ndogo ya sop imewekwa. Unapodai tx_avs_startofpacket na tx_avs_endofpacket ishara, biti ya seop imewekwa.

ANZA Thamani za Sehemu za CW
Sop ya shamba/seop
usr (8)
panga

Thamani

Kulingana na tx_is_usr_cmd ishara:

1: Wakati tx_is_usr_cmd = 1

0: Wakati tx_is_usr_cmd = 0

Katika hali ya Msingi, MAC hutuma START CW baada ya kuweka upya kutafutwa. Ikiwa hakuna data inayopatikana, MAC hutuma EMPTY_CYC mfululizo na END na START CW hadi uanze kutuma data.

4.1.2.2. Mwisho wa kupasuka kwa CW

Kielelezo 12. Muundo wa CW wa mwisho wa kupasuka

MWISHO

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

TUPU

7:0

RSVD

nambari_halali_baiti_eob

kudhibiti

7:0

(8) Hii inatumika tu katika hali Kamili.
Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Jedwali 14.

MAC huingiza END CW wakati tx_avs_endofpacket inapothibitishwa. END CW ina idadi ya baiti halali katika neno la mwisho la data na maelezo ya CRC.

Thamani ya CRC ni tokeo la 32-bit CRC la data kati ya START CW na neno la data kabla ya END CW.

Jedwali lifuatalo linaonyesha thamani za sehemu katika END CW.

TAMASHA Thamani za Sehemu za CW
Sehemu eop CRC32 num_valid_bytes_eob

Thamani 1
Thamani iliyokokotwa ya CRC32. Idadi ya baiti halali katika neno la mwisho la data.

4.1.2.3. Mpangilio Uliooanishwa wa CW

Kielelezo 13. Ulinganishaji Uliooanishwa wa Umbizo la CW

ALIGN CW Oanisha na START/END

Kiolesura cha XGMII cha 64+8bits

ANZA

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 sep=0

15:8

RSVD

7:0

'hFB

udhibiti 7:0

Kiolesura cha XGMII cha 64+8bits

MWISHO

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

udhibiti 7:0

ALIGN CW ni CW iliyooanishwa na START/END au END/START CWs. Unaweza kuingiza CW iliyooanishwa ALIGN kwa kuthibitisha tx_link_reinit mawimbi, kuweka kihesabu cha Kipindi cha Mpangilio, au kuanzisha uwekaji upya. Wakati ALIGN iliyooanishwa CW inapoingizwa, uga wa kulandanisha umewekwa kuwa 1 ili kuanzisha uzuiaji wa upatanishi wa kipokezi ili kuangalia upatanishi wa data kwenye njia zote.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

Jedwali 15.

ALIGN CW Thamani za Uga
Pangilia uwanja
eop sop usr seop

Thamani 1 0 0 0 0

4.1.2.4. CW ya mzunguko tupu

Kielelezo 14. Muundo wa CW wa mzunguko usio na kitu

EMPTY_CYC Oanisha na END/START

Kiolesura cha XGMII cha 64+8bits

MWISHO

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

udhibiti 7:0

Kiolesura cha XGMII cha 64+8bits

ANZA

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

udhibiti 7:0

Jedwali 16.

Unapoondoa tx_avs_valid kwa mizunguko ya saa mbili wakati wa kupasuka, MAC huweka EMPTY_CYC CW iliyooanishwa na END/START CWs. Unaweza kutumia CW hii wakati hakuna data inayopatikana ya kusambaza kwa muda mfupi.

Unapopunguza tx_avs_valid kwa mzunguko mmoja, IP desserts tx_avs_valid kwa mara mbili ya kipindi cha tx_avs_valid dessertion kuzalisha jozi ya END/START CWs.

EMPTY_CYC CW Thamani za Sehemu
Pangilia uwanja
eop

Thamani 0 0

iliendelea…

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Shamba sop usr seop

Thamani 0 0 0

4.1.2.5. CW asiye na kazi

Kielelezo 15. Umbizo la CW lisilo na kazi

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

data

39:32 31:24

'h07'h07

23:16

'h07

15:8

'h07

7:0

'h07

udhibiti 7:0

MAC huingiza IDLE CW wakati hakuna usambazaji. Katika kipindi hiki, ishara tx_avs_valid iko chini.
Unaweza kutumia IDLE CW wakati uhamisho wa kupasuka umekamilika au uwasilishaji uko katika hali ya kutofanya kazi.

4.1.2.6. Neno la data

Neno la data ni malipo ya pakiti. Biti za udhibiti za XGMII zote zimewekwa kuwa 0 katika umbizo la neno la data.

Kielelezo 16. Muundo wa Neno la Data

Kiolesura cha XGMII cha biti 64+8

NENO LA DATA

63:56

data ya mtumiaji 7

55:48

data ya mtumiaji 6

47:40

data ya mtumiaji 5

data

39:32 31:24

data ya mtumiaji 4 data ya mtumiaji 3

23:16

data ya mtumiaji 2

15:8

data ya mtumiaji 1

7:0

data ya mtumiaji 0

udhibiti 7:0

4.1.3. TX CRC
Unaweza kuwezesha kizuizi cha TX CRC kwa kutumia kigezo cha Wezesha CRC katika Kihariri cha Kigezo cha IP. Kipengele hiki kinaweza kutumika katika hali za Msingi na Kamili.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

MAC huongeza thamani ya CRC kwenye END CW kwa kusisitiza tx_avs_endofpacket mawimbi. Katika hali ya BASIC, ALIGN CW pekee iliyooanishwa na END CW ndiyo iliyo na uga halali wa CRC.
Kizuizi cha TX CRC kinaingiliana na Uingizaji wa Neno la Udhibiti wa TX na kizuizi cha Encode cha TX MII. Kizuizi cha TX CRC hukokotoa thamani ya CRC kwa data ya biti 64 kwa kila mzunguko kuanzia START CW hadi END CW.
Unaweza kudai ishara ya crc_error_inject ili kufisidi data kimakusudi katika njia mahususi ili kuunda hitilafu za CRC.

4.1.4. Kisimbaji cha TX MII

Kisimbaji cha TX MII hushughulikia upitishaji wa pakiti kutoka kwa MAC hadi TX PCS.

Kielelezo kifuatacho kinaonyesha mchoro wa data kwenye basi la 8-bit MII katika hali ya urekebishaji ya PAM4. START na END CW huonekana mara moja katika kila njia mbili za MII.

Kielelezo 17. Mchoro wa Mpangilio wa Data wa PAM4 MII

CYCLE 1

CYCLE 2

CYCLE 3

CYCLE 4

CYCLE 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Kielelezo kifuatacho kinaonyesha mchoro wa data kwenye basi la 8-bit MII katika modi ya urekebishaji ya NRZ. START na END CW huonekana katika kila njia za MII.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo 18. Mchoro wa Data wa MII wa Modi ya NRZ

CYCLE 1

CYCLE 2

CYCLE 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS na PMA
F-Tile Serial Lite IV Intel FPGA IP husanidi transceiver ya F-tile hadi modi ya Ethernet PCS.

4.2. Karatasi ya data ya RX
Njia ya data ya RX ina vijenzi vifuatavyo: · Kizuizi cha PMA · Kizuizi cha PCS · Kiskodare cha MII · CRC · Kizuizi cha Deskew · Kizuizi cha Kudhibiti Uondoaji wa Neno

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28
Kielelezo 19. Datapath ya RX

Kwa mantiki ya mtumiaji Kiolesura cha Utiririshaji cha Avalon
RX MAC
Dhibiti Uondoaji wa Neno
Deskew

CRC

Avkodare ya MII

MII Interface Kompyuta Maalum
PCS na PMA

RX Serial Interface Kutoka kwa Kifaa Nyingine cha FPGA
4.2.1. RX PCS na PMA
F-Tile Serial Lite IV Intel FPGA IP husanidi kipitisha sauti cha F-tile hadi modi ya Ethernet PCS.
4.2.2. Avkodare ya RX MII
Kizuizi hiki kinabainisha ikiwa data inayoingia ina viashiria vya udhibiti na upatanishi. Kisimbuaji cha RX MII hutoa data katika mfumo wa biti-1 halali, kiashirio cha alama-biti-1, kiashirio cha kidhibiti cha biti 1, na data ya biti-64 kwa kila njia.
4.2.3. RX CRC
Unaweza kuwezesha kizuizi cha TX CRC kwa kutumia kigezo cha Wezesha CRC katika Kihariri cha Kigezo cha IP. Kipengele hiki kinaweza kutumika katika hali za Msingi na Kamili. Kizuizi cha RX CRC huingiliana na Uondoaji wa Neno la Udhibiti wa RX na vizuizi vya Kisimbuaji cha RX MII. IP hudai ishara ya rx_crc_error wakati hitilafu ya CRC inapotokea.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28
IP huondoa rx_crc_error katika kila mlipuko mpya. Ni matokeo kwa mantiki ya mtumiaji kwa utunzaji wa makosa ya mantiki ya mtumiaji.
4.2.4. Dawati la RX
Kizuizi cha mezani cha RX hutambua alama za upatanishi kwa kila njia na kupanga upya data kabla ya kuituma kwenye kizuizi cha kuondoa cha RX CW.
Unaweza kuchagua kuruhusu msingi wa IP kuoanisha data kwa kila njia kiotomatiki wakati hitilafu ya upangaji inapotokea kwa kuweka kigezo cha Wezesha Upangaji Kiotomatiki katika Kihariri cha kigezo cha IP. Ukizima kipengele cha upangaji kiotomatiki, msingi wa IP unadai ishara ya rx_error ili kuonyesha hitilafu ya upangaji. Lazima udai rx_link_reinit ili kuanzisha mchakato wa upatanishi wa njia wakati hitilafu ya upangaji wa njia inatokea.
Deskew ya RX hutambua alama za upangaji kulingana na mashine ya serikali. Mchoro ufuatao unaonyesha majimbo kwenye kizuizi cha meza ya RX.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 20.

Mashine ya Hali ya Upangaji wa Njia ya RX Deskew yenye Chati ya Mtiririko Imewashwa ya Upangaji Kiotomatiki
Anza

IDLE

Weka upya = 1 ndiyo hapana

PC zote

hapana

njia tayari?

ndio

SUBIRI

Alama zote za kusawazisha no
imegunduliwa?
ndio
BURE

hapana
ndio Muda umeisha?

ndio
Umepoteza mpangilio?
hakuna Mwisho

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 21.

Mashine ya Hali ya Upangaji wa Njia ya RX Deskew yenye Chati ya Mtiririko ya Upangaji Kiotomatiki
Anza

IDLE

Weka upya = 1 ndiyo hapana

PC zote

hapana

njia tayari?

ndio

ndio
rx_link_reinit =1
hakuna KOSA

hapana ndiyo Muda umeisha?

SUBIRI
hapana Alama zote za kusawazisha
imegunduliwa?
ndio LINGANISHA

ndio
Umepoteza mpangilio?
hapana
Mwisho
1. Mchakato wa upatanishi huanza na hali ya IDLE. Kizuizi huhamishwa hadi hali ya WAIT wakati njia zote za PCS ziko tayari na rx_link_reinit imekatwa.
2. Katika hali ya WAIT, kizuizi hukagua alama zote zilizotambuliwa zimethibitishwa ndani ya mzunguko sawa. Ikiwa hali hii ni kweli, kizuizi huhamishiwa kwenye hali ILIYOPANGIWA.
3. Wakati kizuizi kiko katika hali ILIGNED, inaonyesha njia zimepangwa. Katika hali hii, kizuizi kinaendelea kufuatilia upangaji wa njia na kuangalia ikiwa alama zote zipo ndani ya mzunguko sawa. Ikiwa angalau alama moja haipo katika mzunguko sawa na kigezo cha Wezesha Upangaji Kiotomatiki kimewekwa, kizuizi huenda kwa

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

hali ya IDLE ili kuanzisha upya mchakato wa upatanishi. Iwapo Washa Upangaji Kiotomatiki haujawekwa na angalau alama moja haipo katika mzunguko huo huo, kizuizi kinaenda kwa hali ya ERROR na kusubiri mantiki ya mtumiaji kudai rx_link_reinit mawimbi ili kuanzisha mchakato wa kupanga njia.

Kielelezo 22. Usawazishaji wa Njia kwa Washa Upangaji Kiotomatiki Umewezeshwa rx_core_clk

rx_link_up

rx_link_reinit

na_alama_zote

Jimbo la Deskew

ALGNED

IDLE

SUBIRI

ALGNED

AUTO_ALIGN = 1

Kielelezo 23. Urekebishaji wa Njia na Wezesha Upangaji Kiotomatiki Umezimwa rx_core_clk

rx_link_up

rx_link_reinit

na_alama_zote

Jimbo la Deskew

ALGNED

HITILAFU

IDLE

SUBIRI

ALGNED

AUTO_ALIGN = 0
4.2.5. Kuondolewa kwa RX CW
Kizuizi hiki huamua CW na kutuma data kwa mantiki ya mtumiaji kwa kutumia kiolesura cha utiririshaji cha Avalon baada ya kuondolewa kwa CW.
Wakati hakuna data halali inayopatikana, kizuizi cha uondoaji cha RX CW hutoa mawimbi rx_avs_valid.
Katika modi KAMILI, biti ya mtumiaji ikiwekwa, kizuizi hiki kinathibitisha rx_is_usr_cmd mawimbi na data katika mzunguko wa saa ya kwanza inatumika kama taarifa au amri iliyoainishwa na mtumiaji.
Wakati rx_avs_ready desserts na madai rx_avs_valid, kizuizi cha kuondoa RX CW hutoa hali ya hitilafu kwa mantiki ya mtumiaji.
Mawimbi ya Avalon yanayohusiana na kizuizi hiki ni kama ifuatavyo: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28
· rx_avs_halali
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (inapatikana tu katika hali Kamili)
4.3. Usanifu wa Saa ya Saa ya F-Tile IV Intel FPGA IP
F-Tile Serial Lite IV Intel FPGA IP ina viingizi vya saa nne ambavyo huzalisha saa kwa vitalu tofauti: · Saa ya marejeleo ya Transceiver (xcvr_ref_clk)–Saa ya kuingiza kutoka kwa saa ya nje.
chips au viosilata ambavyo hutengeneza saa za vizuizi vya TX MAC, RX MAC na TX na RX maalum za PCS. Rejelea Vigezo kwa masafa yanayotumika. · Saa kuu ya TX (tx_core_clk)–Saa hii inatokana na transceiver PLL inatumika kwa TX MAC. Saa hii pia ni saa ya kutoa kutoka kwa kibadilishaji gia cha F ili kuunganisha kwa mantiki ya mtumiaji wa TX. · Saa ya msingi ya RX (rx_core_clk)–Saa hii inatokana na kipitishi sauti cha PLL kinatumika kwa RX deskew FIFO na RX MAC. Saa hii pia ni saa ya kutoa kutoka kwa kibadilishaji kipenyo cha F-tile ili kuunganishwa na mantiki ya mtumiaji wa RX. · Saa ya kiolesura cha uwekaji upya wa kiolesura (reconfig_clk)–saa ya kuingiza kutoka kwa saketi za saa za nje au viosilata ambavyo hutengeneza saa za kiolesura cha uwekaji upya wa kiolesura cha F-tile katika njia za data za TX na RX. Mzunguko wa saa ni 100 hadi 162 MHz.
Mchoro wa block ufuatao unaonyesha vikoa vya saa vya F-Tile Serial Lite IV Intel FPGA IP na miunganisho ndani ya IP.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 24.

Usanifu wa Saa ya Saa ya F-Tile IV Intel FPGA IP

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Urekebishaji Kiolesura cha Kiolesura
(reconfig_clk)

tx_core_clkout (unganisha kwa mantiki ya mtumiaji)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Saa ya Kiolesura cha Urekebishaji wa Transceiver

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (unganisha kwa mantiki ya mtumiaji)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Data ya Avalon Streaming Interface TX
TX MAC

serial_link[n-1:0]

Deskew

FIFO

Kiolesura cha Utiririshaji cha Avalon RX Data RX MAC

Data ya Avalon Streaming Interface RX
RX MAC

Deskew FIFO

rx_core_clkout (unganisha kwa mantiki ya mtumiaji)

rx_core_clk= clk_pll_div64[mid_ch]

PC maalum

serial_link[n-1:0]

TX MAC

Data ya Avalon Streaming Interface TX

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (unganisha kwa mantiki ya mtumiaji)

Saa ya Marejeleo ya Transceiver (xcvr_ref_clk)
Saa ya Marejeleo ya Transceiver (xcvr_ref_clk)

Oscillator*

Hadithi

Kifaa cha FPGA
Kikoa cha saa cha msingi cha TX
Kikoa cha saa ya msingi cha RX
Kikoa cha saa ya marejeleo ya Transceiver Ishara za data za kifaa cha nje

4.4. Weka upya na Uanzishaji wa Kiungo
MAC, F-tile Hard IP, na vizuizi vya usanidi upya vina mawimbi tofauti ya kuweka upya: · Vizuizi vya TX na RX MAC hutumia tx_core_rst_n na rx_core_rst_n kuweka upya mawimbi. · tx_pcs_fec_phy_reset_n na rx_pcs_fec_phy_reset_n weka upya kiendeshi cha mawimbi
kidhibiti laini cha kuweka upya ili kuweka upya IP-Ngumu ya F-tile. · Kizuizi cha usanidi upya hutumia ishara ya kuweka upya_reconfig.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo 25. Rudisha Usanifu
Data ya Avalon Streaming Interface TX
MAC
Data ya Utiririshaji wa Avalon SYNC RX

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_tayari

F-tile Hard IP

Data ya TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Rudisha Mantiki
Taarifa Husika · Weka Upya Miongozo kwenye ukurasa wa 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji
4.4.1. TX Rudisha na Mlolongo wa Kuanzisha
Msururu wa uwekaji upya wa TX wa F-Tile Serial Lite IV Intel FPGA IP ni kama ifuatavyo: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, na reconfig_reset
wakati huo huo kuweka upya vizuizi vya usanidi wa F-tile ngumu ya IP, MAC na urekebishaji. Toa tx_pcs_fec_phy_reset_n na usanidi upya baada ya kusubiri tx_reset_ack ili kuhakikisha kuwa vizuizi vimewekwa upya ipasavyo. 2. IP basi hudai phy_tx_lanes_stable, tx_pll_locked, na phy_ehip_ready mawimbi baada ya kuweka upya tx_pcs_fec_phy_reset_n kutolewa, ili kuashiria TX PHY iko tayari kutumwa. 3. Mawimbi ya tx_core_rst_n ya vitambaa baada ya ishara ya phy_ehip_ready kwenda juu. 4. IP huanza kutuma herufi za IDLE kwenye kiolesura cha MII mara tu MAC inapoisha. Hakuna sharti la upatanishi wa njia ya TX na kuning'inia kwa sababu njia zote hutumia saa sawa. 5. Wakati wa kutuma herufi za IDLE, MAC inasisitiza tx_link_up ishara. 6. Kisha MAC huanza kutuma ALIGN iliyooanishwa na START/END au END/START CW kwa muda maalum ili kuanzisha mchakato wa kupanga njia ya kipokezi kilichounganishwa.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo cha 26.

TX Weka Upya na Mchoro wa Muda wa Kuanzisha
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _imefungwa

phy_tx_lanes_stable

phy_ehip_tayari

tx_li nk_up

7
5 6 8

4.4.2. RX Rudisha na Mlolongo wa Kuanzisha
Mlolongo wa kuweka upya RX kwa F-Tile Serial Lite IV Intel FPGA IP ni kama ifuatavyo:
1. Thibitisha rx_pcs_fec_phy_reset_n, rx_core_rst_n, na reconfig_reset wakati huo huo ili kuweka upya vizuizi vya ugumu wa F-tile IP, MAC na usanidi upya. Toa rx_pcs_fec_phy_reset_n na usanidi upya baada ya kungoja rx_reset_ack ili kuhakikisha kuwa vizuizi vimewekwa upya ipasavyo.
2. IP kisha hudai mawimbi ya phy_rx_pcs_ready baada ya kuweka upya mipangilio maalum ya PCS kutolewa, ili kuashiria kuwa RX PHY iko tayari kutumwa.
3. Mawimbi ya rx_core_rst_n ya vitambaa baada ya ishara ya phy_rx_pcs_ready kwenda juu.
4. IP huanza mchakato wa kupanga njia baada ya uwekaji upya wa RX MAC kutolewa na inapopokea ALIGN iliyooanishwa na START/END au END/START CW.
5. Kizuizi cha meza ya RX kinadai rx_link_up mawimbi pindi upangaji wa njia zote utakapokamilika.
6. Kisha IP inadai rx_link_up ishara kwa mantiki ya mtumiaji ili kuonyesha kuwa kiungo cha RX kiko tayari kuanza upokeaji data.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

4. Maelezo ya Utendaji 683074 | 2022.04.28

Kielelezo 27. RX Rudisha na Kuanzisha Mchoro wa Muda
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_tayari

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Kiwango cha Kiungo na Uhesabuji wa Ufanisi wa Bandwidth

Hesabu ya ufanisi wa kipimo data cha F-Tile Serial Lite IV Intel FPGA IP ni kama ilivyo hapo chini:

Ufanisi wa kipimo cha kipimo = ghafi_kadirio * 64/66 * (burst_size - burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period

Jedwali 17. Vigezo vya Ufanisi wa Bandwidth Maelezo

Inaweza kubadilika

Maelezo

saizi_ghafi ya mlipuko

Hiki ndicho kiwango kidogo kinachopatikana na kiolesura cha serial. raw_rate = upana wa SEDES * masafa ya saa ya transceiver Kutample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Thamani ya saizi ya kupasuka. Ili kukokotoa ufanisi wa wastani wa kipimo data, tumia thamani ya kawaida ya mlipuko. Kwa kiwango cha juu zaidi, tumia thamani ya juu zaidi ya ukubwa wa mlipuko.

burst_size_ovhd

Thamani ya juu ya ukubwa wa kupasuka.
Katika hali kamili, thamani ya burst_size_ovhd inarejelea START na END CW zilizooanishwa.
Katika hali ya Msingi, hakuna burst_size_ovhd kwa sababu hakuna START na END CW zilizooanishwa.

panga_kipindi_cha_alama

Thamani ya kipindi ambapo alama ya upangaji imeingizwa. Thamani ni mzunguko wa saa 81920 kwa mkusanyiko na 1280 kwa uigaji wa haraka. Thamani hii hupatikana kutoka kwa mantiki ngumu ya PCS.

align_marker_width srl4_align_period

Idadi ya mizunguko ya saa ambapo ishara halali ya upangaji imewekwa juu.
Idadi ya mizunguko ya saa kati ya alama mbili za upangaji. Unaweza kuweka thamani hii kwa kutumia kigezo cha Kipindi cha Upangaji katika Kihariri cha Kigezo cha IP.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

4. Maelezo ya Utendaji 683074 | 2022.04.28
Mahesabu ya kiwango cha kiungo ni kama hapa chini: Kiwango faafu = ufanisi wa kipimo data * raw_rate Unaweza kupata masafa ya juu zaidi ya saa ya mtumiaji kwa mlinganyo ufuatao. Hesabu ya juu zaidi ya mzunguko wa saa ya mtumiaji inachukua mtiririko wa data unaoendelea na hakuna mzunguko wa IDLE unaotokea kwa mantiki ya mtumiaji. Kiwango hiki ni muhimu wakati wa kubuni mantiki ya mtumiaji FIFO ili kuepuka kufurika kwa FIFO. Masafa ya juu zaidi ya saa ya mtumiaji = kiwango kinachofaa / 64

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

683074 | 2022.04.28 Tuma Maoni

5. Viwanja

Jedwali 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Maelezo

Kigezo

Thamani

Chaguomsingi

Maelezo

Chaguzi za Kubuni za Jumla

Aina ya urekebishaji wa PMA

· PAM4 · NRZ

PAM4

Chagua moduli ya PCS.

Aina ya PMA

· FHT · FGT

FGT

Huchagua aina ya kipitisha data.

Kiwango cha data cha PMA

· Kwa hali ya PAM4:
- Aina ya transceiver ya FGT: 20 Gbps 58 Gbps
- Aina ya kibadilishaji data cha FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Kwa hali ya NRZ:
- Aina ya transceiver ya FGT: 10 Gbps 28.05 Gbps
- Aina ya kibadilishaji data cha FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
Gbps 28.05 (FGT/FHT NRZ)

Hubainisha kiwango cha ufanisi cha data katika utoaji wa kipitisha data kinachojumuisha upitishaji na vichwa vingine vya juu. Thamani inakokotolewa na IP kwa kuzungusha hadi nafasi 1 ya desimali katika kitengo cha Gbps.

Hali ya PMA

· Duplex · Tx · Rx

Duplex

Kwa aina ya transceiver ya FHT, mwelekeo unaotumika ni duplex pekee. Kwa aina ya transceiver ya FGT, mwelekeo unaotumika ni Duplex, Tx, na Rx.

Nambari ya PMA

· Kwa hali ya PAM4:

vichochoro

- 1 hadi 12

· Kwa hali ya NRZ:

- 1 hadi 16

Chagua idadi ya vichochoro. Kwa muundo rahisi, nambari inayotumika ya njia ni 1.

Masafa ya saa ya marejeleo ya PLL

· Kwa aina ya transceiver ya FHT: 156.25 MHz
· Kwa aina ya transceiver ya FGT: 27.5 MHz 379.84375 MHz, kulingana na kiwango cha data cha transceiver kilichochaguliwa.

· Kwa aina ya transceiver ya FHT: 156.25 MHz
· Kwa aina ya transceiver ya FGT: 165 MHz

Hubainisha marudio ya saa ya marejeleo ya kipitishi habari.

Mfumo wa PLL

—

saa ya kumbukumbu

masafa

170 MHz

Inapatikana kwa aina ya transceiver ya FHT pekee. Hubainisha saa ya marejeleo ya Mfumo wa PLL na itatumika kama ingizo la Rejeleo la F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP ili kutengeneza saa ya Mfumo wa PLL.

Mzunguko wa mfumo wa PLL
Kipindi cha Mpangilio

- 128 65536

Washa RS-FEC

Wezesha

876.5625 MHz 128 Wezesha

Inabainisha mzunguko wa saa wa Mfumo wa PLL.
Hubainisha kipindi cha kialamisho cha mpangilio. Thamani lazima iwe x2. Washa ili uwashe kipengele cha RS-FEC.
iliendelea…

ISO 9001:2015 Imesajiliwa

5. Vigezo 683074 | 2022.04.28

Kigezo

Thamani

Chaguomsingi

Maelezo

Zima

Kwa modi ya urekebishaji ya PAM4 PCS, RS-FEC huwashwa kila wakati.

Kiolesura cha Mtumiaji

Hali ya utiririshaji

· KAMILI · MSINGI

Imejaa

Chagua utiririshaji wa data kwa IP.

Imejaa: Hali hii hutuma mzunguko wa kuanza kwa pakiti na mwisho wa pakiti ndani ya fremu.

Msingi: Hii ni hali safi ya utiririshaji ambapo data hutumwa bila pakiti ya kuanza, tupu, na mwisho wa pakiti ili kuongeza kipimo data.

Washa CRC

Washa Lemaza

Zima

Washa ili uwashe ugunduzi na urekebishaji wa hitilafu ya CRC.

Washa upangaji otomatiki

Washa Lemaza

Zima

Washa ili kuwezesha kipengele cha kupanga njia kiotomatiki.

Washa sehemu ya mwisho ya utatuzi

Washa Lemaza

Zima

IMEWASHWA, F-Tile Serial Lite IV Intel FPGA IP inajumuisha Endpoint ya Utatuzi iliyopachikwa ambayo inaunganishwa ndani na kiolesura cha kumbukumbu cha Avalon. IP inaweza kufanya majaribio fulani na utendakazi wa utatuzi kupitia JTAG kwa kutumia Console ya Mfumo. Thamani chaguo-msingi Imezimwa.

Uunganishaji wa Rahisi (Mpangilio huu wa kigezo unapatikana tu unapochagua muundo wa FGT dual simplex.)

RSFEC imewashwa kwenye Serial Lite IV Simplex IP iliyowekwa kwenye chaneli sawa za FGT

Washa Lemaza

Zima

Washa chaguo hili ikiwa unahitaji mchanganyiko wa usanidi na RS-FEC imewashwa na kuzimwa kwa F-Tile Serial Lite IV Intel FPGA IP katika muundo wa sahili mbili kwa modi ya transceiver ya NRZ, ambapo TX na RX zote zimewekwa kwenye FGT sawa. vituo.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

683074 | 2022.04.28 Tuma Maoni

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. Ishara za Saa

Jedwali 19. Ishara za Saa

Jina

Mwelekeo wa Upana

Maelezo

tx_core_clkout

Saa ya msingi ya pato ya TX ya kiolesura maalum cha TX PCS, TX MAC na mantiki ya mtumiaji katika

Karatasi ya data ya TX.

Saa hii inatolewa kutoka kwa kizuizi maalum cha PCS.

rx_core_clkout

Saa ya msingi ya pato ya RX ya kiolesura maalum cha PCS, RX deskew FIFO, RX MAC

na mantiki za watumiaji katika njia ya data ya RX.

Saa hii inatolewa kutoka kwa kizuizi maalum cha PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Saa ya marejeleo ya Transceiver ya ingizo.

Wakati aina ya kipitisha data imewekwa kuwa FGT, unganisha saa hii kwa mawimbi ya kutoa (out_refclk_fgt_0) ya Rejeleo la F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP. Wakati aina ya kipenyo kimewekwa kuwa FHT, unganisha

saa hii kwa mawimbi ya kutoa (out_fht_cmmpll_clk_0) ya Rejeleo la F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP.

Rejelea Vigezo kwa masafa yanayotumika.

Saa ya Ingizo ya kiolesura cha usanidi upya wa kipitisha data.

Mzunguko wa saa ni 100 hadi 162 MHz.

Unganisha mawimbi haya ya saa ya pembejeo kwa saketi za saa za nje au viosilata.

Saa ya Ingizo ya kiolesura cha usanidi upya wa kipitisha data.

Mzunguko wa saa ni 100 hadi 162 MHz.

Unganisha mawimbi haya ya saa ya pembejeo kwa saketi za saa za nje au viosilata.

out_systempll_clk_ 1

Ingizo

Saa ya PLL ya mfumo.
Unganisha saa hii kwenye mawimbi ya kutoa (out_systempll_clk_0) ya Rejeleo la F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP.

Vigezo vya Habari Husika kwenye ukurasa wa 42

6.2. Weka upya Ishara

Jedwali 20. Weka upya Ishara

Jina

Mwelekeo wa Upana

tx_core_rst_n

Ingizo

Saa Kikoa Asynchronous

rx_core_rst_n

Ingizo

Asynchronous

tx_pcs_fec_phy_reset_n 1

Ingizo

Asynchronous

Maelezo

Mawimbi ya kuweka upya amilifu-chini. Huweka upya F-Tile Serial Lite IV TX MAC.

Mawimbi ya kuweka upya amilifu-chini. Huweka upya F-Tile Serial Lite IV RX MAC.

Mawimbi ya kuweka upya amilifu-chini.

iliendelea…

ISO 9001:2015 Imesajiliwa

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Jina

Kikoa cha Saa ya Mwelekeo wa Upana

Maelezo

Huweka upya Kompyuta maalum za F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Ingizo

Asynchronous

Mawimbi ya kuweka upya amilifu-chini. Huweka upya Kompyuta maalum za F-Tile Serial Lite IV RX.

reconfig_reset

Ingizo

reconfig_clk Ishara ya kuweka upya hai-juu.

Huweka upya kizuizi cha usanidi wa kiolesura kilichopangwa kwa kumbukumbu.

reconfig_sl_reset

Ingiza reconfig_sl_clk Mawimbi amilifu ya kuweka upya kiwango cha juu.

Huweka upya kizuizi cha usanidi wa kiolesura kilichopangwa kwa kumbukumbu.

6.3. Ishara za MAC

Jedwali 21.

Ishara za TX MAC
Katika jedwali hili, N inawakilisha idadi ya njia zilizowekwa kwenye kihariri cha parameta ya IP.

Jina

Upana

Mwelekeo Saa Domain

Maelezo

tx_avs_tayari

Pato tx_core_clkout Mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, inaonyesha kuwa TX MAC iko tayari kukubali data.

tx_avs_data

· (64*N)*2 (hali ya PAM4)
· 64*N (NRZ mode)

Ingizo

tx_core_clkout Mawimbi ya utiririshaji ya Avalon. Data ya TX.

tx_avs_chaneli

Ingiza tx_core_clkout mawimbi ya mtiririko ya Avalon.

Nambari ya kituo cha data inayohamishwa kwenye mzunguko wa sasa.

Ishara hii haipatikani katika hali ya Msingi.

tx_avs_halali

Ingiza tx_core_clkout mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, huonyesha ishara ya data ya TX ni halali.

tx_avs_startofpacket

Ingiza tx_core_clkout mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, inaonyesha mwanzo wa pakiti ya data ya TX.

Dai kwa mzunguko wa saa moja tu kwa kila pakiti.

Ishara hii haipatikani katika hali ya Msingi.

tx_avs_endofpacket

Ingiza tx_core_clkout mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, huonyesha mwisho wa pakiti ya data ya TX.

Dai kwa mzunguko wa saa moja tu kwa kila pakiti.

Ishara hii haipatikani katika hali ya Msingi.

tx_avs_tupu

Ingiza tx_core_clkout mawimbi ya mtiririko ya Avalon.

Inaonyesha idadi ya maneno yasiyo sahihi katika mripuko wa mwisho wa data ya TX.

Ishara hii haipatikani katika hali ya Msingi.

tx_num_valid_bytes_eob

Ingizo

tx_core_clkout

Inaonyesha idadi ya baiti halali katika neno la mwisho la mlipuko wa mwisho. Ishara hii haipatikani katika hali ya Msingi.
iliendelea…

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Jina tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Upana 1
1 1
N 5

Mwelekeo Saa Domain

Maelezo

Ingizo

tx_core_clkout

Inapothibitishwa, mawimbi haya huanzisha mzunguko wa taarifa uliofafanuliwa na mtumiaji.
Thibitisha mawimbi haya katika mzunguko wa saa sawa na madai ya tx_startofpacket.
Ishara hii haipatikani katika hali ya Msingi.

Pato tx_core_clkout Inapothibitishwa, huashiria kuwa kiungo cha data cha TX kiko tayari kwa usambazaji wa data.

Pato

tx_core_clkout

Inapothibitishwa, mawimbi haya huanzisha upangaji upya wa njia.
Thibitisha mawimbi haya kwa mzunguko wa saa moja ili kuanzisha MAC kutuma ALIGN CW.

Ingizo

tx_core_clkout Inapothibitishwa, MAC huingiza hitilafu ya CRC32 kwa njia zilizochaguliwa.

Pato tx_core_clkout Haijatumika.

Mchoro ufuatao wa wakati unaonyesha wa zamaniample ya utumaji data ya TX ya maneno 10 kutoka kwa mantiki ya mtumiaji katika njia 10 za mfululizo za TX.

Kielelezo cha 28.

Mchoro wa Muda wa Usambazaji Data wa TX
tx_core_clkout

tx_avs_halali

tx_avs_tayari

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

… N-10..

Njia ya 0

……………

STRT 0 10

N-10 MWISHO STR 0

Njia ya 1

……………

STRT 1 11

N-9 MWISHO STR 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

Njia ya 9

……………

STRT 9 19

N-1 MWISHO STR 9

N-1 MALIZA IDLE IDLE

Jedwali 22.

Ishara za RX MAC
Katika jedwali hili, N inawakilisha idadi ya njia zilizowekwa kwenye kihariri cha parameta ya IP.

Jina

Upana

Mwelekeo Saa Domain

Maelezo

rx_avs_tayari

Ingiza rx_core_clkout mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, inaonyesha kuwa mantiki ya mtumiaji iko tayari kukubali data.

rx_avs_data

(64*N)*2 (hali ya PAM4)
64*N (NRZ mode)

Pato

rx_core_clkout Mawimbi ya mtiririko ya Avalon. data ya RX.

rx_avs_chaneli

Pato rx_core_clkout Mawimbi ya mtiririko ya Avalon.

Nambari ya kituo cha data kuwa

kupokea kwenye mzunguko wa sasa.

Ishara hii haipatikani katika hali ya Msingi.

rx_avs_halali

Pato rx_core_clkout Mawimbi ya mtiririko ya Avalon.

iliendelea…

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Jina

Upana

Mwelekeo Saa Domain

Maelezo

Inapothibitishwa, huonyesha ishara ya data ya RX ni halali.

rx_avs_startofpacket

Pato rx_core_clkout Mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, inaonyesha kuanza kwa pakiti ya data ya RX.

Dai kwa mzunguko wa saa moja tu kwa kila pakiti.

Ishara hii haipatikani katika hali ya Msingi.

rx_avs_endofpacket

Pato rx_core_clkout Mawimbi ya mtiririko ya Avalon.

Inapothibitishwa, huonyesha mwisho wa pakiti ya data ya RX.

Dai kwa mzunguko wa saa moja tu kwa kila pakiti.

Ishara hii haipatikani katika hali ya Msingi.

rx_avs_tupu

Pato rx_core_clkout Mawimbi ya mtiririko ya Avalon.

Huonyesha idadi ya maneno yasiyo sahihi katika mripuko wa mwisho wa data ya RX.

Ishara hii haipatikani katika hali ya Msingi.

rx_num_valid_bytes_eob

Pato

rx_core_clkout Inaonyesha idadi ya baiti halali katika neno la mwisho la mlipuko wa mwisho.
Ishara hii haipatikani katika hali ya Msingi.

rx_ni_usr_cmd

Pato rx_core_clkout Inapodaiwa, ishara hii huanzisha mtumiaji-

mzunguko wa habari uliofafanuliwa.

Thibitisha mawimbi haya katika mzunguko wa saa sawa na madai ya tx_startofpacket.

Ishara hii haipatikani katika hali ya Msingi.

rx_link_up

Pato rx_core_clkout Inapodaiwa, huonyesha kiungo cha data cha RX

iko tayari kupokea data.

rx_link_reinit

Ingiza rx_core_clkout Inapothibitishwa, mawimbi haya huanzisha njia

kupanga upya.

Ukizima Wezesha Upangaji Kiotomatiki, thibitisha mawimbi haya kwa mzunguko wa saa moja ili kuanzisha MAC ili kupanga upya njia. Ikiwa Upangaji wa Washa Kiotomatiki umewekwa, MAC panga upya njia kiotomatiki.

Usidai mawimbi hii wakati Washa Upangaji Kiotomatiki umewekwa.

rx_kosa

(N*2*2)+3 (hali ya PAM4)
(N*2)*3 (NRZ mode)

Pato

rx_core_clkout

Inapothibitishwa, huonyesha hali ya makosa kutokea katika njia ya data ya RX.
· [(N*2+2):N+3] = Inaonyesha hitilafu ya PCS kwa njia maalum.
· [N+2] = Inaonyesha hitilafu ya upangaji. Anzisha upya upatanishi wa njia ikiwa biti hii imethibitishwa.
· [N+1]= Huonyesha data inatumwa kwa mantiki ya mtumiaji wakati mantiki ya mtumiaji haiko tayari.
· [N] = Huonyesha upotevu wa upatanishi.
· [(N-1):0] = Huonyesha data ina hitilafu ya CRC.

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Ishara za Urekebishaji wa Transceiver

Jedwali 23.

Ishara za Urekebishaji wa PCS
Katika jedwali hili, N inawakilisha idadi ya njia zilizowekwa kwenye kihariri cha parameta ya IP.

Jina

Upana

Mwelekeo Saa Domain

Maelezo

reconfig_sl_soma

Ingiza amri ya kusoma ya urekebishaji upya_sl_ PCS

clk

ishara.

reconfig_sl_write

Andika usanidi upya wa reconfig_sl_ PCS

clk

ishara za amri.

reconfig_sl_anwani

Biti 14 + clogb2N

Ingizo

reconfig_sl_ clk

Hubainisha usanidi upya wa PCS anwani ya kiolesura iliyopangwa kwa kumbukumbu ya Avalon katika njia iliyochaguliwa.
Kila njia ina biti 14 na biti za juu zinarejelea njia ya kukabiliana.
Example, kwa muundo wa njia 4 za NRZ/PAM4, na reconfig_sl_address[13:0] ikirejelea thamani ya anwani:
· reconfig_sl_address[15:1 4] imewekwa kuwa 00 = anwani ya njia ya 0.
· reconfig_sl_address[15:1 4] imewekwa kuwa 01 = anwani ya njia ya 1.
· reconfig_sl_address[15:1 4] imewekwa kuwa 10 = anwani ya njia ya 2.
· reconfig_sl_address[15:1 4] imewekwa kuwa 11 = anwani ya njia ya 3.

reconfig_sl_readdata

Pato reconfig_sl_ Hubainisha data ya usanidi upya wa PCS

clk

kusomwa na mzunguko tayari katika a

njia iliyochaguliwa.

reconfig_sl_waitrequest

Pato reconfig_sl_ Inawakilisha usanidi upya wa PCS

clk

Kiolesura cha kumbukumbu cha Avalon

ishara ya kusimama katika njia iliyochaguliwa.

reconfig_sl_writedata

Ingizo reconfig_sl_ Hubainisha data ya usanidi upya wa PCS

clk

kuandikwa kwenye mzunguko wa uandishi katika a

njia iliyochaguliwa.

reconfig_sl_readdata_vali

Pato

reconfig_sl_ Inabainisha usanidi upya wa PCS

clk

data iliyopokelewa ni halali katika iliyochaguliwa

njia.

Jedwali 24.

Ishara za Urekebishaji wa F-Tile Ngumu ya IP
Katika jedwali hili, N inawakilisha idadi ya njia zilizowekwa kwenye kihariri cha parameta ya IP.

Jina

Upana

Mwelekeo Saa Domain

Maelezo

reconfig_soma

Ingiza reconfig_clk usanidi upya wa PMA usomeke

ishara za amri.

reconfig_andika

Ingiza reconfig_clk usanidi upya wa PMA uandike

ishara za amri.

reconfig_anwani

Biti 18 + clog2bN

Ingizo

reconfig_clk

Hubainisha anwani ya kiolesura iliyopangwa kwa kumbukumbu ya PMA Avalon katika njia iliyochaguliwa.
iliendelea…

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Jina
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Upana
32 1 32 1

Mwelekeo Saa Domain

Maelezo

Katika hali zote mbili za PAM4 ad NRZ, kila njia ina biti 18 na sehemu ya juu iliyobaki inarejelea njia ya kukabiliana.
Example, kwa muundo wa njia 4:
· reconfig_address[19:18] imewekwa kuwa 00 = anwani ya njia ya 0.
· reconfig_address[19:18] imewekwa kuwa 01 = anwani ya njia ya 1.
· reconfig_address[19:18] imewekwa kuwa 10 = anwani ya njia ya 2.
· reconfig_address[19:18] imewekwa kuwa 11 = anwani ya njia ya 3.

Pato

reconfig_clk Inabainisha data ya PMA ya kusomwa na mzunguko ulio tayari katika njia iliyochaguliwa.

Pato

reconfig_clk Inawakilisha PMA Avalon iliyo na kumbukumbu ya kiolesura cha mawimbi ya kukwama katika njia iliyochaguliwa.

Ingizo

reconfig_clk Inabainisha data ya PMA itakayoandikwa kwenye mzunguko wa uandishi katika njia iliyochaguliwa.

Pato

reconfig_clk Inabainisha data iliyopokelewa ya usanidi upya wa PMA ni halali katika njia iliyochaguliwa.

6.5. Ishara za PMA

Jedwali 25.

Ishara za PMA
Katika jedwali hili, N inawakilisha idadi ya njia zilizowekwa kwenye kihariri cha parameta ya IP.

Jina

Upana

Mwelekeo Saa Domain

Maelezo

phy_tx_lanes_stable

N*2 (Njia ya PAM4)
N (NRZ mode)

Pato

Asynchronous Inapodaiwa, huonyesha njia ya data ya TX iko tayari kutuma data.

tx_pll_imefungwa

N*2 (Njia ya PAM4)
N (NRZ mode)

Pato

Asynchronous Inapodaiwa, inaonyesha kuwa TX PLL imepata hali ya kufuli.

phy_ehip_tayari

N*2 (Njia ya PAM4)
N (NRZ mode)

Pato

Asynchronous

Inapothibitishwa, inaonyesha kuwa PCS maalum imekamilisha uanzishaji wa ndani na iko tayari kutumwa.
Ishara hii inadai baada ya tx_pcs_fec_phy_reset_n na tx_pcs_fec_phy_reset_nare kuondolewa.

tx_data_serial

Pato TX pini za serial TX.

rx_data_serial

Ingiza RX pini za mfululizo za saa ya RX.

phy_rx_block_lock

N*2 (Njia ya PAM4)
N (NRZ mode)

Pato

Asynchronous Inapothibitishwa, inaonyesha kuwa upatanishi wa block 66b umekamilika kwa vichochoro.

rx_cdr_lock

N*2 (Njia ya PAM4)

Pato

Asynchronous

Inapothibitishwa, inaonyesha kuwa saa zilizorejeshwa zimefungwa kwa data.
iliendelea…

Tuma Maoni

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Taja phy_rx_pcs_ready phy_rx_hi_ber

Upana

Mwelekeo Saa Domain

Maelezo

N (NRZ mode)

N*2 (Njia ya PAM4)
N (NRZ mode)

Pato

Asynchronous

Inapothibitishwa, inaonyesha kuwa njia za RX za chaneli inayolingana ya Ethaneti zimepangiliwa kikamilifu na ziko tayari kupokea data.

N*2 (Njia ya PAM4)
N (NRZ mode)

Pato

Asynchronous

Inapothibitishwa, inaonyesha kuwa RX PCS ya chaneli inayolingana ya Ethaneti iko katika hali ya HI BER.

Mwongozo wa Mtumiaji wa IP wa F-Tile IV Intel® FPGA IP

Tuma Maoni

683074 | 2022.04.28 Tuma Maoni

7. Kubuni kwa F-Tile Serial Lite IV Intel FPGA IP

7.1. Weka Miongozo Upya
Fuata miongozo hii ya kuweka upya ili kutekeleza uwekaji upya wa kiwango cha mfumo.
Unganisha tx_pcs_fec_phy_reset_n na rx_pcs_fec_phy_reset_n ishara pamoja kwenye kiwango cha mfumo ili kuweka upya TX na RX PCS kwa wakati mmoja.
· Thibitisha tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, na reconfig_reset mawimbi kwa wakati mmoja. Rejelea Kuweka Upya na Uanzishaji wa Kiungo kwa maelezo zaidi kuhusu uwekaji upya wa IP na mfuatano wa uanzishaji.
· Shikilia tx_pcs_fec_phy_reset_n, na rx_pcs_fec_phy_reset_n ishara ya chini, na reconfig_reset signal juu na kusubiri tx_reset_ack na rx_reset_ack kuweka upya IP-tile ngumu IP na vizuizi vya usanidi upya.
· Ili kufikia muunganisho wa haraka kati ya vifaa vya FPGA, weka upya IP zilizounganishwa za F-Tile Serial Lite IV Intel FPGA kwa wakati mmoja. Rejelea F-Tile Serial Lite IV Intel FPGA IP Design Example Mwongozo wa Mtumiaji kwa taarifa kuhusu ufuatiliaji wa kiungo cha IP TX na RX kwa kutumia zana ya zana.
Habari Zinazohusiana
· Weka upya na Uanzishaji wa Kiungo kwenye ukurasa wa 37
· F-Tile Serial Lite IV Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

7.2. Miongozo ya Kushughulikia Hitilafu

Jedwali lifuatalo linaorodhesha miongozo ya kushughulikia makosa kwa hali ya hitilafu ambayo inaweza kutokea kwa muundo wa IP wa F-Tile Serial Lite IV Intel FPGA.

Jedwali 26. Miongozo ya Hali ya Makosa na Ushughulikiaji

Hali ya Hitilafu
Njia moja au zaidi haziwezi kuanzisha mawasiliano baada ya muda uliowekwa.

Miongozo
Tekeleza mfumo wa kuisha ili kuweka upya kiungo katika kiwango cha programu.

Njia hupoteza mawasiliano baada ya mawasiliano kuanzishwa.
Njia hupoteza mawasiliano wakati wa mchakato wa kutengeneza meza.

Hii inaweza kutokea baada au wakati wa awamu za uhamishaji data. Tekeleza ugunduzi wa upotezaji wa kiungo katika kiwango cha programu na uweke upya kiungo.
Tekeleza mchakato wa uanzishaji upya wa kiungo kwa njia yenye makosa. Ni lazima uhakikishe kuwa uelekezaji wa bodi hauzidi UI 320.

Mpangilio wa njia ya upotevu baada ya njia zote kupangwa.

Hii inaweza kutokea baada au wakati wa awamu za uhamishaji data. Tekeleza ugunduzi wa upotezaji wa upatanishi wa njia katika kiwango cha maombi ili kuanzisha upya mchakato wa upangaji wa njia.

ISO 9001:2015 Imesajiliwa

683074 | 2022.04.28 Tuma Maoni

8. F-Tile Serial Lite IV Intel FPGA IP Mwongozo wa Mtumiaji Kumbukumbu

Matoleo ya IP ni sawa na matoleo ya programu ya Intel Quartus Prime Design Suite hadi v19.1. Kutoka kwa toleo la 19.2 la programu ya Intel Quartus Prime Design Suite XNUMX au matoleo mapya zaidi, core za IP zina mpango mpya wa matoleo ya IP.

Ikiwa toleo la msingi la IP halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la msingi wa IP unatumika.

Toleo kuu la Intel Quartus
21.3

Toleo la IP Core 3.0.0

Mwongozo wa Mtumiaji F-Tile Serial Lite IV Intel® FPGA IP Mwongozo wa Mtumiaji

ISO 9001:2015 Imesajiliwa

683074 | 2022.04.28 Tuma Maoni

9. Historia ya Marekebisho ya Hati kwa Mwongozo wa Mtumiaji wa IP wa F-Tile Serial Lite IV Intel FPGA

Toleo la Hati 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Toleo kuu la Intel Quartus
22.1
21.3 21.3 21.2

Toleo la IP 5.0.0
3.0.0 3.0.0 2.0.0

Mabadiliko
· Jedwali Lililosasishwa: F-Tile Serial Lite IV Vipengele vya IP vya Intel FPGA — Maelezo Yaliyosasishwa ya Uhamishaji Data na usaidizi wa ziada wa kiwango cha transceiver ya FHT: 58G NRZ, 58G PAM4, na 116G PAM4
· Jedwali Lililosasishwa: F-Tile Serial Lite IV Intel FPGA IP Parameta Maelezo — Imeongezwa kigezo kipya · Masafa ya saa ya marejeleo ya Mfumo wa PLL · Washa sehemu ya mwisho ya utatuzi — Ilisasisha Thamani za kiwango cha data cha PMA — Imesasisha jina la kigezo ili lilingane na GUI
· Ilisasisha maelezo ya uhamishaji data katika Jedwali: F-Tile Serial Lite IV Intel FPGA IP Features.
· Jina la jedwali limebadilishwa IP kuwa F-Tile Serial Lite IV Intel FPGA IP Parameta Maelezo katika sehemu ya Vigezo kwa uwazi.
· Jedwali Lililosasishwa: Vigezo vya IP: - Imeongezwa kigezo kipya–RSFEC imewashwa kwenye IP ya Serial Lite IV Simplex iliyowekwa kwenye chaneli sawa za FGT. - Ilisasisha thamani chaguo-msingi za mzunguko wa saa ya marejeleo ya Transceiver.
Kutolewa kwa awali.

ISO 9001:2015 Imesajiliwa

Nyaraka / Rasilimali

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Mwongozo wa Mtumiaji F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Mwongozo wa Mtumiaji F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP