F-Tile Interlaken Intel FPGA IP Design Example

ඉක්මන් ආරම්භක මාර්ගෝපදේශය

F-Tile Interlaken Intel® FPGA IP හරය simulation testbench එකක් සපයයි. දෘඪාංග නිර්මාණයක් හිටපුampසම්පාදනය සහ දෘඪාංග පරීක්ෂණ සඳහා සහය දක්වන le Intel Quartus® Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.4 හි ඇත. ඔබ නිර්මාණය උත්පාදනය කරන විට example, පරාමිති සංස්කාරකය ස්වයංක්‍රීයව නිර්මාණය කරයි fileනිර්මාණය අනුකරණය කිරීමට, සම්පාදනය කිරීමට සහ පරීක්ෂා කිරීමට අවශ්‍ය වේ.
ටෙස්ට් බංකුව සහ සැලසුම් example F-ටයිල් උපාංග සඳහා NRZ සහ PAM4 මාදිලියට සහය දක්වයි. F-Tile Interlaken Intel FPGA IP හරය නිර්මාණ ex උත්පාදනය කරයිampමංතීරු සංඛ්‍යාව සහ දත්ත අනුපාතවල පහත සහාය දක්වන සංයෝජන සඳහා les.

මංතීරු ගණන සහ දත්ත අනුපාතවල IP සහාය දක්වන සංයෝජන
Intel Quartus Prime Pro සංස්කරණ මෘදුකාංග අනුවාදය 21.3 හි පහත සංයෝජන සඳහා සහය දක්වයි. අනෙකුත් සියලුම සංයෝජන Intel Quartus Prime Pro සංස්කරණයේ අනාගත අනුවාදයක සහය දක්වයි.

මංතීරු ගණන	මංතීරු අනුපාතය (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	ඔව්	–	ඔව්	ඔව්	–
6	–	–	–	ඔව්	ඔව්
8	–	–	ඔව්	ඔව්	–
10	–	–	ඔව්	ඔව්	–
12	–	ඔව්	ඔව්	ඔව්	–

රූප සටහන 1. නිර්මාණය සඳහා සංවර්ධන පියවර Example

සටහන: දෘඪාංග සම්පාදනය සහ පරීක්ෂා කිරීම Intel Quartus Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.4 හි ඇත.
F-Tile Interlaken Intel FPGA IP core design example පහත විශේෂාංග සඳහා සහය දක්වයි:

• අභ්‍යන්තර TX සිට RX දක්වා අනුක්‍රමික ලූප්බැක් මාදිලිය
• ස්ථාවර ප්‍රමාණයේ පැකට් ස්වයංක්‍රීයව ජනනය කරයි
• මූලික පැකට් පරීක්ෂා කිරීමේ හැකියාවන්
• නැවත පරීක්ෂා කිරීමේ අරමුණ සඳහා සැලසුම නැවත සැකසීමට පද්ධති කොන්සෝලය භාවිතා කිරීමේ හැකියාව

Figure 2.High-level Block Diagram

අදාළ තොරතුරු

• F-Tile Interlaken Intel FPGA IP පරිශීලක මාර්ගෝපදේශය
• F-Tile Interlaken Intel FPGA IP නිකුතු සටහන්

දෘඪාංග සහ මෘදුකාංග අවශ්‍යතා

හිටපු අයව පරීක්ෂා කිරීමටample නිර්මාණය, පහත දෘඪාංග සහ මෘදුකාංග භාවිතා කරන්න:

• Intel Quartus Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.3
• පද්ධති කොන්සෝලය
• සහාය දක්වන සිමියුලේටරය:
  • සාරාංශය* VCS*
  • සාරාංශ VCS MX
  • Siemens* EDA ModelSim* SE හෝ Questa*

සටහන:  නිර්මාණය සඳහා දෘඪාංග සහාය හිටපුample Intel Quartus Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.4 හි ලබා ගත හැක.

නිර්මාණය උත්පාදනය කිරීම

රූපය 3. ක්රියා පටිපාටිය

නිර්මාණය ex උත්පාදනය කිරීමට මෙම පියවර අනුගමනය කරන්නample සහ testbench:

1. Intel Quartus Prime Pro Edition මෘදුකාංගයේ, ක්ලික් කරන්න File ➤ නව Intel Quartus Prime ව්‍යාපෘතියක් නිර්මාණය කිරීමට නව ව්‍යාපෘති විශාරද, හෝ ක්ලික් කරන්න File ➤ දැනට පවතින Intel Quartus Prime ව්‍යාපෘතියක් විවෘත කිරීමට ව්‍යාපෘතිය විවෘත කරන්න. විශාරද උපාංගයක් සඳහන් කිරීමට ඔබෙන් විමසයි.
2. උපාංග පවුල Agilex සඳහන් කරන්න සහ ඔබේ සැලසුම සඳහා F-ටයිල් සහිත උපාංගය තෝරන්න.
3. IP නාමාවලියෙහි, F-Tile Interlaken Intel FPGA IP සොයාගෙන ද්වි-ක්ලික් කරන්න. නව IP ප්‍රභේද කවුළුව දිස්වේ.
4. ඉහළ මට්ටමේ නමක් සඳහන් කරන්න ඔබගේ අභිරුචි IP විචලනය සඳහා. පරාමිති සංස්කාරකය IP විචල්‍ය සැකසුම් a හි සුරකියි file නම් කර ඇත .ip.
5. හරි ක්ලික් කරන්න. පරාමිති සංස්කාරකය දිස්වේ.

රූපය 4. උදාample නිර්මාණ පටිත්ත

6. IP පටිත්තෙහි, ඔබගේ IP මූලික විචලනය සඳහා පරාමිතීන් සඳහන් කරන්න.
7. Example Design tab එක, testbench ජනනය කිරීමට Simulation විකල්පය තෝරන්න.
සටහන: සංස්ලේෂණ විකල්පය දෘඪාංග සඳහා වේample design, එය Intel Quartus Prime Pro සංස්කරණ මෘදුකාංග අනුවාදය 21.4 හි ඇත.
8. ජනනය කරන ලද HDL ආකෘතිය සඳහා, Verilog සහ VHDL යන විකල්ප දෙකම තිබේ.
9. උත්පාදනය Ex ක්ලික් කරන්නample නිර්මාණය. Select Example Design Directory කවුළුව දිස්වේ.
10. ඔබට නිර්මාණය වෙනස් කිරීමට අවශ්‍ය නම් හිටපුample බහලුම මාර්ගය හෝ ප්‍රදර්ශනය වන පෙරනිමියෙන් නම (ilk_f_0_example_design), නව මාර්ගය වෙත බ්‍රවුස් කර නව මෝස්තරය ටයිප් කරන්නampලේ නාමාවලියේ නම.
11. හරි ක්ලික් කරන්න.

සටහන: F-Tile Interlaken Intel FPGA IP නිර්මාණයේ example, SystemPLL ස්වයංක්‍රීයව ක්‍රියාත්මක වන අතර F-Tile Interlaken Intel FPGA IP හරයට සම්බන්ධ වේ. නිර්මාණයේ SystemPLL ධුරාවලියේ මාර්ගය example යනු:

example_design.test_env_inst.test_dut.dut.pll

නිර්මාණයේ SystemPLL example 156.26 MHz සමුද්දේශ ඔරලෝසුව සම්ප්‍රේෂකය ලෙස බෙදා ගනී.

නාමාවලි ව්යුහය

F-Tile Interlaken Intel FPGA IP හරය පහත දෑ ජනනය කරයි fileනිර්මාණය සඳහා එස්ampලෙ:
රූපය 5. නාමාවලි ව්යුහය

වගුව 2. දෘඪාංග නිර්මාණය Example File විස්තර
මේවා files හි ඇතample_installation_dir>/ilk_f_0_example_design නාමාවලිය.

File නම්	විස්තරය
example_design.qpf	Intel Quartus Prime ව්‍යාපෘතිය file.
example_design.qsf	Intel Quartus Prime ව්‍යාපෘති සැකසුම් file
example_design.sdc jtag_timing_template.sdc	සාරාංශ සැලසුම් සීමාව file. ඔබට ඔබේම නිර්මාණය සඳහා පිටපත් කර වෙනස් කළ හැකිය.
sysconsole_testbench.tcl	ප්රධාන file පද්ධති කොන්සෝලය වෙත ප්‍රවේශ වීම සඳහා

සටහන: නිර්මාණය සඳහා දෘඪාංග සහාය හිටපුample Intel Quartus Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.4 හි ලබා ගත හැක.

වගුව 3. ටෙස්ට් බංකු File විස්තරය

මේ file තුළ වේample_installation_dir>/ilk_f_0_example_design/ උදාample_design/rtl නාමාවලිය.

File නම	විස්තරය
top_tb.sv	ඉහළ මට්ටමේ පරීක්ෂණ බංකුව file.

වගුව 4. Testbench Scripts

මේවා files හි ඇතample_installation_dir>/ilk_f_0_example_design/ උදාample_design/testbench නාමාවලිය

File නම	විස්තරය
run_vcs.sh	පරීක්ෂණ බංකුව ධාවනය කිරීමට Synopsys VCS ස්ක්‍රිප්ට්.
run_vcsmx.sh	පරීක්ෂණ බංකුව ධාවනය කිරීමට Synopsys VCS MX ස්ක්‍රිප්ට්.
run_mentor.tcl	පරීක්ෂණ බංකුව ක්‍රියාත්මක කිරීමට Siemens EDA ModelSim SE හෝ Questa ස්ක්‍රිප්ට්.

නිර්මාණය අනුකරණය කිරීම Example Testbench

රූපය 6. ක්රියා පටිපාටිය

පරීක්ෂණ බංකුව අනුකරණය කිරීමට මෙම පියවර අනුගමනය කරන්න:

1. විධාන විමසුමේදී, testbench simulation බහලුම වෙත වෙනස් කරන්න. නාමාවලිය මාර්ගය වේample_installation_dir>/උදාample_design/ testbench.
2. ඔබ කැමති සහය දක්වන සිමියුලේටරය සඳහා සමාකරණ ස්ක්‍රිප්ට් ධාවනය කරන්න. ස්ක්‍රිප්ට් එක සිමියුලේටරය තුළ පරීක්ෂණ බංකුව සම්පාදනය කර ධාවනය කරයි. අනුකරණය සම්පූර්ණ වූ පසු SOP සහ EOP ගණන් ගැළපෙන බව ඔබේ ස්ක්‍රිප්ට් පරීක්‍ෂා කළ යුතුය.

වගුව 5. සිමියුලේෂන් ධාවනය කිරීමට පියවර

සිමියුලේටරය	උපදෙස්
VCS	විධාන රේඛාවේ, ටයිප් කරන්න:   sh run_vcs.sh
VCS MX	විධාන රේඛාවේ, ටයිප් කරන්න:   sh run_vcsmx.sh
ModelSim SE හෝ Questa	විධාන රේඛාවේ, ටයිප් කරන්න:   vsim -do run_mentor.tcl ඔබ ModelSim GUI ගෙන ඒමකින් තොරව අනුකරණය කිරීමට කැමති නම්, ටයිප් කරන්න:   vsim -c -do run_mentor.tcl

3. ප්රතිඵල විශ්ලේෂණය කරන්න. සාර්ථක සමාකරණයක් පැකට් යැවීම සහ ලබා ගැනීම සහ "පරීක්ෂණය සමත්" පෙන්වයි.

නිර්මාණය සඳහා ටෙස්ට් බංකුව හිටපුample පහත කාර්යයන් සම්පූර්ණ කරයි:

• F-Tile Interlaken Intel FPGA IP හරය ක්ෂණික කරයි.
• PHY තත්ත්වය මුද්‍රණය කරයි.
• metaframe synchronization (SYNC_LOCK) සහ වචන (බ්ලොක්) මායිම් (WORD_LOCK) පරීක්ෂා කරයි.
• තනි මංතීරු අගුළු දමා පෙළගැස්වීම සඳහා රැඳී සිටියි.
• පැකට් සම්ප්රේෂණය කිරීම ආරම්භ කරයි.
• පැකට් සංඛ්‍යාලේඛන පරීක්ෂා කරයි:
  • CRC24 දෝෂ
  • SOPs
  • EOPs

පහත එස්ample ප්‍රතිදානය සාර්ථක සමාකරණ පරීක්ෂණ ධාවනයක් පෙන්නුම් කරයි:

නිර්මාණය සම්පාදනය කිරීම Example

1. හිටපු සහතික කරන්නample නිර්මාණ උත්පාදනය සම්පූර්ණයි.
2. Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගයේ, Intel Quartus Prime ව්‍යාපෘතිය විවෘත කරන්නample_installation_dir>/උදාample_design.qpf>.
3. සැකසුම් මෙනුවෙහි, Start Compilation ක්ලික් කරන්න.

නිර්මාණ Example විස්තරය

නිර්මාණය හිටපුample මගින් Interlaken IP core හි ක්‍රියාකාරීත්වය පෙන්නුම් කරයි.

නිර්මාණ Example සංරචක

හිටපුample නිර්මාණය පද්ධතිය සහ PLL යොමු ඔරලෝසු සහ අවශ්‍ය සැලසුම් සංරචක සම්බන්ධ කරයි. හිටපුample design විසින් IP හරය අභ්‍යන්තර loopback මාදිලියේ වින්‍යාස කරන අතර IP core TX පරිශීලක දත්ත හුවමාරු අතුරුමුහුණත මත පැකට් ජනනය කරයි. IP හරය මෙම පැකට් සම්ප්‍රේෂකය හරහා අභ්‍යන්තර ලූප්බැක් මාර්ගයට යවයි.
IP core ලබන්නාට loopback මාර්ගයෙන් පැකට් ලැබුණු පසු, එය Interlaken පැකට් සකසන අතර RX පරිශීලක දත්ත හුවමාරු අතුරුමුහුණත මත ඒවා සම්ප්‍රේෂණය කරයි. හිටපුample design විසින් ලැබුණු සහ සම්ප්‍රේෂණය කරන ලද පැකට් ගැළපේදැයි පරීක්ෂා කරයි.
F-Tile Interlaken Intel IP නිර්මාණය example පහත සඳහන් සංරචක ඇතුළත් වේ:

1. F-Tile Interlaken Intel FPGA IP හරය
2. පැකට් උත්පාදක සහ පැකට් පරීක්ෂක
3. F-Tile Reference සහ System PLL Clocks Intel FPGA IP core

අතුරුමුහුණත් සංඥා

වගුව 6. නිර්මාණ Example අතුරුමුහුණත් සංඥා

වරායේ නම	දිශාව	පළල (බිට්)	විස්තරය
mgmt_clk	ආදානය	1	පද්ධති ඔරලෝසු ආදානය. ඔරලෝසු සංඛ්‍යාතය 100 MHz විය යුතුය.
pll_ref_clk	ආදානය	1	සම්ප්‍රේෂක යොමු ඔරලෝසුව. RX CDR PLL ධාවනය කරයි.
rx_pin	ආදානය	මංතීරු ගණන	ලබන්නා SERDES දත්ත පින්.
tx_pin	ප්රතිදානය	මංතීරු ගණන	SERDES දත්ත පින් සම්ප්‍රේෂණය කරන්න.
rx_pin_n(1)	ආදානය	මංතීරු ගණන	ලබන්නා SERDES දත්ත පින්.
tx_pin_n(1)	ප්රතිදානය	මංතීරු ගණන	SERDES දත්ත පින් සම්ප්‍රේෂණය කරන්න.
mac_clk_pll_ref	ආදානය	1	මෙම සංඥාව PLL මඟින් ධාවනය කළ යුතු අතර pll_ref_clk ධාවනය කරන ඔරලෝසු මූලාශ්‍රයම භාවිතා කළ යුතුය. මෙම සංඥාව ලබා ගත හැක්කේ PAM4 මාදිලියේ උපාංග වෙනස්කම් වල පමණි.
usr_pb_reset_n	ආදානය	1	පද්ධති යළි පිහිටුවීම.

(1) PAM4 ප්‍රභේදවලින් පමණක් පවතී.

ඉන්ටෙල් සංස්ථාව. සියලුම හිමිකම් ඇවිරිණි. Intel, Intel ලාංඡනය සහ අනෙකුත් Intel සලකුණු Intel Corporation හෝ එහි අනුබද්ධිත සමාගම්වල වෙළඳ ලකුණු වේ. Intel හි FPGA සහ අර්ධ සන්නායක නිෂ්පාදනවල කාර්ය සාධනය වර්තමාන පිරිවිතරයන්ට අනුව Intel හි සම්මත වගකීම් සහතිකයට අනුකූලව සහතික කරයි, නමුත් දැනුම්දීමකින් තොරව ඕනෑම වේලාවක ඕනෑම නිෂ්පාදනයක් සහ සේවාවක් වෙනස් කිරීමට අයිතිය රඳවා තබා ගනී. Intel විසින් ලිඛිතව ලිඛිතව එකඟ වී ඇති පරිදි හැර මෙහි විස්තර කර ඇති ඕනෑම තොරතුරක්, නිෂ්පාදනයක් හෝ සේවාවක් යෙදුමෙන් හෝ භාවිතා කිරීමෙන් පැන නගින කිසිදු වගකීමක් හෝ වගකීමක් Intel භාර නොගනී. Intel පාරිභෝගිකයින්ට ඕනෑම ප්‍රකාශිත තොරතුරු මත විශ්වාසය තැබීමට පෙර සහ නිෂ්පාදන හෝ සේවා සඳහා ඇණවුම් කිරීමට පෙර උපාංග පිරිවිතරවල නවතම අනුවාදය ලබා ගැනීමට උපදෙස් දෙනු ලැබේ.
*වෙනත් නම් සහ වෙළඳ නාම අන් අයගේ දේපළ ලෙස හිමිකම් පෑමට හැකිය.

සිතියම ලියාපදිංචි කරන්න

සටහන:

• නිර්මාණ Example රෙජිස්ටර් ලිපිනය 0x20** වලින් ආරම්භ වන අතර Interlaken IP core රෙජිස්ටර් ලිපිනය 0x10** වලින් ආරම්භ වේ.
• F-tile PHY රෙජිස්ටර් ලිපිනය 0x30** වලින් ආරම්භ වන අතර F-tile FEC ලියාපදිංචි ලිපිනය 0x40** වලින් ආරම්භ වේ. FEC ලේඛනය PAM4 මාදිලියේ පමණක් පවතී.
• ප්‍රවේශ කේතය: RO—කියවීමට පමණි, සහ RW—කියවීම/ලිවීම.
• පද්ධති කොන්සෝලය හිටපු සැලසුම කියවයිample විසින් තිරය මත පරීක්ෂණ තත්ත්වය ලියාපදිංචි කර වාර්තා කරයි.

වගුව 7. නිර්මාණ Example රෙජිස්ටර් සිතියම

ඕෆ්සෙට්	නම	ප්රවේශය	විස්තරය
8'h00	වෙන් කර ඇත
8'h01	වෙන් කර ඇත
8'h02	පද්ධතිය PLL යළි පිහිටුවීම	RO	පහත බිටු පද්ධති PLL යළි පිහිටුවීමේ ඉල්ලීම සහ සක්‍රීය අගය පෙන්නුම් කරයි: • බිට් [0] – sys_pll_rst_req • බිට් [1] – sys_pll_rst_en
8'h03	RX මංතීරුව පෙළගස්වා ඇත	RO	RX මංතීරු පෙළගැස්ම පෙන්නුම් කරයි.
8'h04	WORD අගුලු දමා ඇත	RO	[NUM_LANES–1:0] – වචන (බ්ලොක්) මායිම් හඳුනාගැනීම.
8'h05	සමමුහුර්ත කිරීම අගුලු දමා ඇත	RO	[NUM_LANES–1:0] – Metaframe සමමුහුර්තකරණය.
8'h06 - 8'h09	CRC32 දෝෂ ගණන	RO	CRC32 දෝෂ ගණන පෙන්නුම් කරයි.
8'h0A	CRC24 දෝෂ ගණන	RO	CRC24 දෝෂ ගණන පෙන්නුම් කරයි.
8'h0B	පිටාර ගැලීම / යටින් ගලා යන සංඥාව	RO	පහත බිටු පෙන්නුම් කරන්නේ: • බිට් [3] – TX යටින් ගලා යන සංඥාව • බිට් [2] – TX පිටාර සංඥාව • Bit [1] – RX overflow signal
8'h0C	SOP ගණන	RO	SOP ගණන දක්වයි.
8'h0D	EOP ගණන	RO	EOP සංඛ්යාව පෙන්නුම් කරයි
8'h0E	දෝෂ ගණන	RO	පහත දෝෂ ගණන පෙන්නුම් කරයි: • මංතීරු පෙළගැස්ම නැතිවීම • නීති විරෝධී පාලන වචනය • නීති විරෝධී රාමුකරණ රටාව • SOP හෝ EOP දර්ශකය අතුරුදහන්
8'h0F	send_data_mm_clk	RW	උත්පාදක සංඥාව සක්රිය කිරීමට 1 සිට බිටු [0] දක්වා ලියන්න.
8'h10	පරීක්ෂක දෝෂය		පරීක්ෂක දෝෂය පෙන්නුම් කරයි. (SOP දත්ත දෝෂය, නාලිකා අංක දෝෂය, සහ PLD දත්ත දෝෂය)
8'h11	පද්ධති PLL අගුල	RO	බිට් [0] මඟින් PLL අගුළු ඇඟවීම පෙන්නුම් කරයි.
8'h14	TX SOP ගණන	RO	පැකට් උත්පාදක යන්ත්රය මගින් ජනනය කරන ලද SOP ගණන දක්වයි.
8'h15	TX EOP ගණන	RO	පැකට් උත්පාදක යන්ත්රය මගින් ජනනය කරන ලද EOP ගණන දක්වයි.
8'h16	අඛණ්ඩ පැකේජය	RW	අඛණ්ඩ පැකට්ටුව සක්‍රීය කිරීමට 1 සිට බිට් [0] දක්වා ලියන්න.
දිගටම…

ඕෆ්සෙට්	නම	ප්රවේශය	විස්තරය
8'h39	ECC දෝෂ ගණන	RO	ECC දෝෂ ගණන දක්වයි.
8'h40	ECC දෝෂ ගණන නිවැරදි කරන ලදී	RO	නිවැරදි කරන ලද ECC දෝෂ ගණන දක්වයි.
8'h50	ටයිල්_tx_rst_n	WO	TX සඳහා SRC වෙත ටයිල් යළි පිහිටුවීම.
8'h51	tile_rx_rst_n	WO	RX සඳහා SRC වෙත ටයිල් යළි පිහිටුවීම.
8'h52	tile_tx_rst_ack_n	RO	TX සඳහා SRC වෙතින් ටයිල් යළි පිහිටුවීමේ පිළිගැනීම.
8'h53	tile_rx_rst_ack_n	RO	RX සඳහා SRC වෙතින් ටයිල් යළි පිහිටුවීමේ පිළිගැනීම.

යළි පිහිටුවන්න

F-Tile Interlaken Intel FPGA IP හරය තුළ, ඔබ යළි පිහිටුවීම ආරම්භ කර (reset_n=0) සහ IP හරය යළි පිහිටුවීමේ පිළිගැනීමක් ලබා දෙන තෙක් අල්ලාගෙන සිටින්න (reset_ack_n=0). යළි පිහිටුවීම ඉවත් කිරීමෙන් පසුව (reset_n=1), යළි පිහිටුවීමේ පිළිගැනීම එහි ආරම්භක තත්වයට පැමිණේ
(reset_ack_n=1). නිර්මාණයේ හිටපුample, rst_ack_sticky ලේඛනයක් යළි පිහිටුවීමේ පිළිගැනීමේ ප්‍රකාශය රඳවා තබා ගෙන යළි පිහිටුවීම ඉවත් කිරීම ප්‍රේරණය කරයි (reset_n=1). ඔබේ නිර්මාණ අවශ්යතාවන්ට ගැලපෙන විකල්ප ක්රම භාවිතා කළ හැකිය.

වැදගත්: අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් අවශ්‍ය ඕනෑම අවස්ථාවක, ඔබ F-ටයිලයේ TX සහ RX නිශ්චිත අනුපිළිවෙලකට වෙන වෙනම මුදා හැරිය යුතුය. වැඩි විස්තර සඳහා පද්ධති කොන්සෝල ස්ක්‍රිප්ට් වෙත යොමු වන්න.

රූපය 7. NRZ මාදිලියේ අනුපිළිවෙල නැවත සකසන්න

රූපය 8. PAM4 මාදිලියේ අනුපිළිවෙල නැවත සකසන්න

F-Tile Interlaken Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශ ලේඛනාගාරය

IP මූලික අනුවාදයක් ලැයිස්තුගත කර නොමැති නම්, පෙර IP core අනුවාදය සඳහා පරිශීලක මාර්ගෝපදේශය අදාළ වේ.

Intel Quartus Prime අනුවාදය	IP Core අනුවාදය	පරිශීලක මාර්ගෝපදේශය
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය

F-Tile Interlaken Intel FPGA IP Design Ex සඳහා ලේඛන සංශෝධන ඉතිහාසයample පරිශීලක මාර්ගෝපදේශය

ලේඛන අනුවාදය	Intel Quartus Prime අනුවාදය	IP අනුවාදය	වෙනස්කම්
2021.10.04	21.3	3.0.0	• නව මංතීරු අනුපාත සංයෝජන සඳහා සහය එක් කරන ලදී. වැඩි විස්තර සඳහා, යොමු කරන්න වගුව: මංතීරු ගණන සහ දත්ත අනුපාතයෙහි IP සහාය දක්වන සංයෝජන. • කොටසේ සහාය දක්වන සිමියුලේටර් ලැයිස්තුව යාවත්කාලීන කරන ලදී: දෘඪාංග සහ මෘදුකාංග අවශ්‍යතා. • කොටසෙහි නව යළි පිහිටුවීමේ ලේඛන එක් කරන ලදී: සිතියම ලියාපදිංචි කරන්න.
2021.06.21	21.2	2.0.0	මුල් නිකුතුව.

ලේඛන / සම්පත්

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] පරිශීලක මාර්ගෝපදේශය F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

යොමු කිරීම්

• පරිශීලක අත්පොත