Interlaken (Kizazi cha 2) Intel ®
Agilex™ FPGA IP Design Example
Mwongozo wa Mtumiaji

Mwongozo wa Kuanza Haraka

Msingi wa IP wa Interlaken (Kizazi cha 2) FPGA hutoa majaribio ya kuiga na muundo wa zamani wa maunzi.ample ambayo inasaidia ujumuishaji na upimaji wa maunzi. Unapotengeneza muundo wa zamaniampna, mhariri wa parameta huunda kiotomati files muhimu kuiga, kukusanya, na kujaribu muundo katika maunzi. Ubunifu wa zamaniample inapatikana pia kwa kipengele cha Interlaken Look-aside.
Benchi ya majaribio na muundo wa zamaniample inasaidia hali ya NRZ na PAM4 kwa vifaa vya E-tile. Msingi wa IP wa Interlaken (Kizazi cha 2) FPGA hutoa muundo wa zamaniamples kwa michanganyiko yote inayotumika ya idadi ya njia na viwango vya data.

Kielelezo 1. Hatua za Maendeleo za Kubuni Example

Muundo mkuu wa IP Interlaken (Kizazi cha 2) zamaniample inasaidia vipengele vifuatavyo:

• TX ya ndani hadi hali ya mfululizo ya kitanzi cha RX
• Hutengeneza kiotomatiki pakiti za saizi isiyobadilika
• Uwezo wa msingi wa kuangalia pakiti
• Uwezo wa kutumia Dashibodi ya Mfumo kuweka upya muundo kwa madhumuni ya kujaribu tena
• Kubadilisha PMA

Mchoro wa 2. Mchoro wa Kizuizi cha kiwango cha juu cha Usanifu wa Interlaken (Kizazi cha 2) Example

Habari Zinazohusiana

• Interlaken (Kizazi cha 2) Mwongozo wa Mtumiaji wa IP wa FPGA
• Interlaken (Kizazi cha 2) Vidokezo vya Kutolewa vya IP vya Intel FPGA

1.1. Mahitaji ya Vifaa na Programu
Ili kujaribu example design, tumia maunzi na programu zifuatazo:

• Toleo la programu ya Intel® Prime Pro 21.3
• Console ya Mfumo
• Simulators zinazotumika:
  — Siemens* EDA ModelSim* SE au QuestaSim*
  — Muhtasari* VCS*
  - Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Habari Zinazohusiana
Intel Agilex F-Series Transceiver-SoC Development Kit Mwongozo wa Mtumiaji
1.2. Muundo wa Saraka
Muundo mkuu wa IP Interlaken (Kizazi cha 2) zamaniample file saraka zina zifuatazo zinazozalishwa files kwa muundo wa zamaniample.
Mchoro wa 3. Muundo wa Saraka ya Kizazi Kinachozalishwa cha Interlaken (Kizazi cha 2) Kutampna Ubunifu

Usanidi wa maunzi, uigaji na jaribio files ziko ndaniample_installation_dir>/uflex_ilk_0_example_design.
Jedwali 1. Interlaken (Kizazi cha 2) Muundo wa Maunzi ya Msingi ya IP Example File Maelezo
Haya files ziko kwenyeample_installation_dir>/uflex_ilk_0_example_design/ exampsaraka ya le_design/quartus.

File Majina	Maelezo
example_design.qpf	Mradi wa Intel Quartus Prime file.
example_design.qsf	Mipangilio ya mradi wa Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Kizuizi cha Muundo wa Synopsy file. Unaweza kunakili na kurekebisha kwa muundo wako mwenyewe.
sysconsole_testbench.tcl	Kuu file kwa kupata Console ya Mfumo

Jedwali 2. Interlaken (Kizazi cha 2) IP Core Testbench File Maelezo
Hii file iko katikaample_installation_dir>/uflex_ilk_0_example_design/ exampsaraka ya le_design/rtl.

File Jina	Maelezo
top_tb.sv	Testbench ya kiwango cha juu file.

Jedwali 3. nterlaken (Kizazi cha 2) Hati za IP Core Testbench
Haya files ziko kwenyeample_installation_dir>/uflex_ilk_0_example_design/ exampsaraka ya le_design/testbench.

File Jina	Maelezo
vcstest.sh	Hati ya VCS ya kuendesha testbench.
vlog_pro.do	Hati ya ModelSim SE au QuestaSim ili kuendesha testbench.
xcelium.sh	Hati ya Xcelium ya kuendesha testbench.

1.3. Muundo wa maunzi Example Components
Example design huunganisha saa za marejeleo za mfumo na PLL na vipengele vinavyohitajika vya kubuni. Exampmuundo wa le husanidi msingi wa IP katika hali ya ndani ya kurudi nyuma na hutengeneza pakiti kwenye kiolesura cha uhamishaji data cha mtumiaji wa IP TX. Msingi wa IP hutuma pakiti hizi kwenye njia ya ndani ya kitanzi kupitia transceiver.
Baada ya mpokeaji wa msingi wa IP kupokea pakiti kwenye njia ya kitanzi, huchakata pakiti za Interlaken na kuzisambaza kwenye kiolesura cha uhamishaji data cha RX. Example design hukagua ikiwa pakiti zimepokelewa na kusambazwa zinalingana.
Vifaa vya exampmuundo ni pamoja na PLL za nje. Unaweza kuchunguza maandishi wazi files kwa view sample msimbo unaotekelezea njia moja inayowezekana ya kuunganisha PLL za nje kwa Interlaken (Kizazi cha 2) FPGA IP.
Muundo wa maunzi wa Interlaken (Kizazi cha 2) example ni pamoja na vipengele vifuatavyo:

1. Interlaken (Kizazi cha 2) FPGA IP
2. Jenereta ya Pakiti na Kikagua Pakiti
3. JTAG kidhibiti kinachowasiliana na Dashibodi ya Mfumo. Unawasiliana na mantiki ya mteja kupitia Dashibodi ya Mfumo.

Kielelezo 4. Interlaken (Kizazi cha 2) Muundo wa maunzi Example Mchoro wa Kizuizi cha Kiwango cha Juu cha Tofauti za Modi ya E-tile NRZ

Muundo wa maunzi wa Interlaken (Kizazi cha 2) example ambayo inalenga utofauti wa hali ya E-tile PAM4 inahitaji saa ya ziada mac_clkin ambayo IO PLL hutoa. PLL hii lazima itumie saa ya marejeleo sawa ambayo huendesha pll_ref_clk.

Kielelezo 5. Interlaken (Kizazi cha 2) Muundo wa maunzi Exampna Kiwango cha Juu
Mchoro wa Zuia kwa Tofauti za Modi ya E-tile PAM4

Kwa tofauti za modi ya E-tile PAM4, unapowasha Hifadhi njia za kupitisha data ambazo hazijatumika kwa kigezo cha PAM4, mlango wa ziada wa saa ya marejeleo huongezwa (pll_ref_clk [1]). Lango hili lazima liendeshwe kwa masafa sawa na yaliyofafanuliwa katika kihariri cha parameta ya IP (Mzunguko wa saa ya marejeleo kwa njia zilizohifadhiwa). Hifadhi njia za kupitisha data ambazo hazijatumika za PAM4 ni za hiari. Pini na vikwazo vinavyohusiana vilivyopewa saa hii huonekana katika QSF unapochagua Intel Stratix® 10 au vifaa vya ukuzaji vya Intel Agilex kwa ajili ya kuunda muundo.
Kwa muundo wa mfanoampkatika uigaji, benchi ya majaribio kila mara hufafanua masafa sawa ya pll_ref_clk[0] na pll_ref_clk[1].
Habari Zinazohusiana
Intel Agilex F-Series Transceiver-SoC Development Kit Mwongozo wa Mtumiaji
1.4. Kuzalisha Ubunifu

Kielelezo 6. Utaratibu

Fuata hatua hizi ili kutengeneza vifaa vya zamaniampmuundo na testbench:

1. Katika programu ya Intel Quartus Prime Pro Edition, bofya File ➤ Mchawi Mpya wa Mradi ili kuunda mradi mpya wa Intel Quartus Prime, au ubofye File ➤ Fungua Mradi ili kufungua mradi uliopo wa Intel Quartus Prime. Mchawi hukuhimiza kutaja kifaa.
2. Bainisha kifaa cha familia ya Agilex na uchague kifaa cha muundo wako.
3. Katika Katalogi ya IP, pata na ubofye mara mbili Interlaken (Kizazi cha 2) Intel FPGA IP. Dirisha Mpya la Tofauti ya IP inaonekana.
4. Bainisha jina la kiwango cha juu kwa tofauti yako maalum ya IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip.
5. Bofya Sawa. Mhariri wa parameter inaonekana.
   Kielelezo 7. Kutample Kichupo cha Kubuni katika Kihariri cha Kigezo cha IP cha Interlaken (Kizazi cha 2) cha Intel FPGA IP
6. Kwenye kichupo cha IP, taja vigezo vya utofauti wako wa msingi wa IP.
7. Kwenye kichupo cha Urekebishaji wa PMA, bainisha vigezo vya urekebishaji vya PMA ikiwa unapanga kutumia urekebishaji wa PMA kwa tofauti za kifaa chako cha E-tile.
   Hatua hii ni ya hiari:
   • Teua Wezesha upakiaji laini chaguo la IP.
   Kumbuka: Lazima uwashe chaguo la Mwisho la Kiini cha Utatuzi cha PHY (NPDME) kwenye kichupo cha IP wakati urekebishaji wa PMA umewashwa.
   • Chagua uwekaji awali wa urekebishaji wa PMA kwa ajili ya urekebishaji wa PMA Chagua kigezo.
   • Bofya Upakiaji wa Urekebishaji wa PMA ili kupakia vigezo vya urekebishaji vya awali na endelevu.
   • Bainisha idadi ya usanidi wa PMA ili kutumia wakati usanidi mwingi wa PMA umewashwa kwa kutumia Nambari ya kigezo cha usanidi wa PMA.
   • Chagua ni usanidi upi wa PMA wa kupakia au kuhifadhi kwa kutumia Teua usanidi wa PMA wa kupakia au kuhifadhi.
   • Bofya Urekebishaji wa Mzigo kutoka kwa usanidi uliochaguliwa wa PMA ili kupakia mipangilio iliyochaguliwa ya usanidi wa PMA.
   Kwa maelezo zaidi kuhusu vigezo vya urekebishaji vya PMA, rejelea Mwongozo wa Mtumiaji wa E-tile Transceiver PHY.
8. Juu ya Exampkwenye kichupo cha Kubuni, chagua chaguo la Kuiga ili kutoa testbench, na uchague chaguo la Mchanganyiko ili kutoa vifaa vya zamani.ampna kubuni.
   Kumbuka: Lazima uchague angalau moja ya chaguzi za Uigaji au Usanisi kuzalisha Exampna Ubunifu Files.
9. Kwa Umbizo la HDL Inayozalishwa, Verilog pekee ndiyo inayopatikana.
10. Kwa Kitengo cha Kukuza Lengwa chagua chaguo sahihi.
    Kumbuka: Chaguo la Intel Agilex F-Series Transceiver SoC Development Kit linapatikana tu wakati mradi wako unabainisha jina la kifaa cha Intel Agilex kuanzia AGFA012 au AGFA014. Unapochagua chaguo la Zana ya Kuendeleza, kazi za pini huwekwa kulingana na sehemu ya kifaa cha Intel Agilex Development Kit AGFB014R24A2E2V na zinaweza kutofautiana na kifaa ulichochagua. Iwapo unakusudia kujaribu muundo kwenye maunzi kwenye PCB tofauti, chagua chaguo la Hakuna kifaa cha ukuzaji na ufanye kazi za pini zinazofaa katika .qsf. file.
11. Bofya Tengeneza Exampna Ubunifu. Chaguo la KutampDirisha la Saraka ya Usanifu inaonekana.
12. Ikiwa unataka kurekebisha muundo wa zamaniampnjia ya saraka au jina kutoka kwa chaguo-msingi zilizoonyeshwa (uflex_ilk_0_example_design), vinjari kwa njia mpya na uandike muundo mpya wa zamaniampjina la saraka.
13. Bofya Sawa.

Habari Zinazohusiana

• Intel Agilex F-Series Transceiver-SoC Development Kit Mwongozo wa Mtumiaji
• Mwongozo wa Mtumiaji wa Transceiver ya E-tile PHY

1.5. Kuiga Usanifu Exampkwenye Testbench
Rejelea Interlaken (Kizazi cha 2) Muundo wa maunzi Example Kizuizi cha Kiwango cha Juu cha Tofauti za Modi ya E-tile NRZ na Interlaken (Kizazi cha 2) Ex.ample Kizuizi cha Kiwango cha Juu cha Tofauti za Modi ya E-tile PAM4 huzuia michoro ya benchi ya majaribio ya kuiga.

Kielelezo 8. Utaratibu

Fuata hatua hizi ili kuiga testbench:

1. Kwa haraka ya amri, badilisha kwenye saraka ya simulation ya testbench. Saraka niample_installation_dir>/example_design/ testbench ya vifaa vya Intel Agilex.
2. Endesha hati ya uigaji kwa kiigaji kinachotumika cha chaguo lako. Hati inakusanya na kuendesha testbench kwenye simulator. Hati yako inapaswa kuangalia kuwa hesabu za SOP na EOP zinalingana baada ya uigaji kukamilika. Rejelea jedwali Hatua za Kuendesha Uigaji.
   Jedwali 4. Hatua za Kuendesha Simulizi

   Mwimbaji	Maagizo
   ModelSim SE au QuestaSim	Katika mstari wa amri, chapa -do vlog_pro.do. Ikiwa ungependa kuiga bila kuleta ModelSim GUI, chapa vsim -c -do vlog_pro.do
   VCS	Katika mstari wa amri, chapa sh vcstest.sh
   Xcelium	Katika mstari wa amri, chapa sh xcelium.sh

3. Chambua matokeo. Uigaji uliofaulu hutuma na kupokea pakiti, na kuonyesha "Jaribio IMEPITIWA".

Testbench kwa muundo wa zamaniample inakamilisha kazi zifuatazo:

• Inaanzisha IP ya Interlaken (Kizazi cha 2) ya Intel FPGA.
• Inachapisha hali ya PHY.
• Hukagua ulandanishi wa metaframe (SYNC_LOCK) na mipaka ya neno (zuia) (WORD_LOCK).
• Inasubiri njia za kibinafsi zifungwe na kupangiliwa.
• Huanza kusambaza pakiti.
• Hundi ya takwimu za pakiti:
  - Makosa ya CRC24
  - SOP
  - EOPs

Ifuatayo sample output inaonyesha jaribio la kuiga lililofaulu katika modi ya Interlaken:
******************************************
MAELEZO: Inasubiri vichochoro kupangwa.
Njia zote za vipokeaji zimepangwa na ziko tayari kupokea trafiki.
************************************************
************************************************
MAELEZO: Anza kusambaza pakiti
************************************************
************************************************
MAELEZO: Acha kusambaza pakiti
************************************************
************************************************
MAELEZO: Kuangalia takwimu za pakiti
************************************************
Hitilafu za CRC 24 zimeripotiwa: 0
SOP zinazopitishwa: 100
EOP zinazotumwa: 100
SOP zilizopokelewa: 100
EOP zilizopokelewa: 100
Idadi ya makosa ya ECC: 0
************************************************
MAELEZO: Mtihani UMEFAULU
************************************************
Kumbuka: Muundo wa zamani wa Interlakenample simulation testbench hutuma pakiti 100 na kupokea pakiti 100.
Ifuatayo sample output inaonyesha jaribio la kuiga lililofaulu katika modi ya Kuangalia kando ya Interlaken:
Angalia TX na RX Counter sawa au la.
—————————————————————-
SOMA_MM: anwani 4000014 = 00000001.
—————————————————————-
De-assert Counter equal bit.
—————————————————————-
WRITE_MM: anwani 4000001 inapata 00000001.
WRITE_MM: anwani 4000001 inapata 00000000.
—————————————————————-
RX_SOP COUNTER.
—————————————————————-
READ_MM: anwani 400000c = 0000006a.
—————————————————————-
RX_EOP COUNTER.
READ_MM: anwani 400000d = 0000006a.
—————————————————————-
SOMA_MM: anwani 4000010 = 00000000.
—————————————————————-
Onyesha Ripoti ya Mwisho.
—————————————————————-
0 Hitilafu Iliyogunduliwa
Hitilafu 0 za CRC24 zimeripotiwa
SOP 106 zinazopitishwa
106 EOP zinazotumwa
SOP 106 zimepokelewa
106 EOPs zimepokelewa
—————————————————————-
Maliza Uigaji
—————————————————————-
MTIHANI UMEFAULU
—————————————————————-
Kumbuka: Idadi ya pakiti (SOPs na EOPs) inatofautiana kwa kila mstari katika muundo wa zamani wa Interlaken Lookasideampsimulizi sample pato.
Habari Zinazohusiana
Muundo wa maunzi ExampVipengele kwenye ukurasa wa 6
1.6. Kukusanya na Kuweka Usanifu Example katika vifaa

Kielelezo 9. Utaratibu

Kukusanya na kuendesha jaribio la onyesho kwenye vifaa vya zamaniampkwa kubuni, fuata hatua hizi:

1. Hakikisha vifaa vya zamaniamputengenezaji wa muundo umekamilika.
2. Katika programu ya Intel Quartus Prime Pro Edition, fungua mradi wa Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Kwenye menyu ya Uchakataji, bofya Anza Kukusanya.
4. Baada ya utungaji uliofaulu, a .sof file inapatikana katika saraka yako maalum.
   Fuata hatua hizi ili kupanga vifaa vya zamaniampmuundo kwenye kifaa cha Intel Agilex:
5. Unganisha Intel Agilex F-Series Transceiver-SoC Development Kit kwenye kompyuta mwenyeji.
   b. Zindua programu ya Udhibiti wa Saa, ambayo ni sehemu ya vifaa vya ukuzaji, na weka masafa mapya ya muundo wa zamani.ample. Ifuatayo ni mpangilio wa masafa katika programu ya Udhibiti wa Saa:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Weka kwa thamani ya pll_ref_clk (1) kulingana na mahitaji yako ya muundo.
   c. Kwenye menyu ya Vyombo, bofya Kipanga programu.
   d. Katika Kipanga programu, bofya Usanidi wa Vifaa.
   e. Chagua kifaa cha kupanga.
   f. Chagua na uongeze Kifaa cha Ukuzaji cha Intel Agilex F-Series Transceiver-SoC ambacho kipindi chako cha Intel Quartus Prime kinaweza kuunganishwa.
   g. Hakikisha kuwa Modi imewekwa kuwa JTAG.
   h. Chagua kifaa cha Intel Agilex na ubofye Ongeza Kifaa. Kipanga programu kinaonyesha mchoro wa kizuizi cha miunganisho kati ya vifaa kwenye ubao wako.
   i. Katika safu mlalo na .sof yako, chagua kisanduku cha .sof.
   j. Angalia kisanduku katika safu ya Programu/Sanidi.
   k. Bofya Anza.

Habari Zinazohusiana

• Kupanga Vifaa vya Intel FPGA kwenye ukurasa wa 0
• Kuchambua na Kutatua Miundo kwa kutumia Dashibodi ya Mfumo
• Intel Agilex F-Series Transceiver-SoC Development Kit Mwongozo wa Mtumiaji

1.7. Kujaribu Usanifu wa Maunzi Example
Baada ya kukusanya muundo wa msingi wa IP wa Interlaken (Kizazi cha 2) wa zamani wa Intel FPGAampna usanidi kifaa chako, unaweza kutumia Dashibodi ya Mfumo kupanga msingi wa IP na rejista zake kuu za IP ya Asili za PHY.
Fuata hatua hizi ili kuleta Dashibodi ya Mfumo na ujaribu muundo wa maunzi example:

1. Katika programu ya Intel Quartus Prime Pro Edition, kwenye menyu ya Zana, bofya Vyombo vya Utatuzi wa Mfumo ➤ Dashibodi ya Mfumo.
2. Badilisha kwaample_installation_dir>mfample_design/ hwtest saraka.
3. Ili kufungua unganisho la JTAG bwana, chapa amri ifuatayo: chanzo sysconsole_testbench.tcl
4. Unaweza kuwasha modi ya ndani ya ufuatiliaji wa kitanzi ukitumia muundo ufuatao wa zamaniample amri:
   a. stat: Huchapisha maelezo ya hali ya jumla.
   b. sys_reset: Huweka upya mfumo.
   c. loop_on: Huwasha kitanzi cha ndani cha mfululizo.
   d. run_example_design: Huendesha muundo wa zamaniample.
   Kumbuka: Lazima uendeshe loop_on amri kabla ya run_example_design amri.
   Run_example_design inaendesha amri zifuatazo kwa mlolongo:
   sys_reset->stat->gen_on->stat->gen_off.
   Kumbuka: Unapochagua Wezesha upakiaji laini chaguo la IP, run_exampamri ya le_design hufanya urekebishaji wa urekebishaji wa awali kwa upande wa RX kwa kuendesha amri ya usanidi ya run_load_PMA_.
5. Unaweza kuzima hali ya ndani ya ufuatiliaji wa kitanzi kwa kutumia muundo ufuatao wa zamaniampamri hii:
   a. loop_off: Huzima kitanzi cha ndani cha mfululizo.
6. Unaweza kupanga msingi wa IP na muundo wa ziada wa mfanoample amri:
   a. gen_on: Huwasha jenereta ya pakiti.
   b. gen_off: Huzima jenereta ya pakiti.
   c. run_test_loop: Huendesha jaribio la nyakati za tofauti za E-tile NRZ na PAM4.
   d. clear_err: Hufuta hitilafu zote zinazonata.
   e. set_test_mode : Huweka jaribio ili kufanya kazi katika hali mahususi.
   f. get_test_mode: Huchapisha hali ya sasa ya majaribio.
   g. set_burst_size : Huweka ukubwa wa kupasuka kwa baiti.
   h. get_burst_size: Maelezo ya ukubwa wa mlipuko huchapishwa.

Jaribio lililofaulu huchapisha ujumbe wa HW_TEST:PASS. Chini ni vigezo vya kufaulu kwa kukimbia kwa jaribio:

• Hakuna hitilafu za CRC32, CRC24, na kikagua.
• SOP na EOP zinazotumwa zinapaswa kuendana na kupokewa.

Ifuatayo sample output inaonyesha jaribio lililofaulu katika hali ya Interlaken:
MAELEZO: MAELEZO: Acha kuzalisha vifurushi
==== TAARIFA YA HALI ====
TX KHz : 402813
RX KHz : 402813
Kufuli mara kwa mara: 0x0000ff
Kufuli ya TX PLL : 0x000001
Pangilia: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
neno kufuli: 0x0000ff
kufuli ya kusawazisha: 0x0000ff
Makosa ya CRC32: 0
Makosa ya CRC24: 0
Makosa ya kusahihisha: 0
Alama za makosa ya FIFO : 0x000000
SOP zinazotumwa : 1087913770
EOP zinazotumwa : 1087913770
SOPs zilizopokelewa: 1087913770
EOPs zilizopokelewa : 1087913770
ECC imesahihishwa: 0
Hitilafu ya ECC: 0
Imepita sekunde 161 tangu kuwasha
HW_TEST : PASS
Jaribio lililofaulu limechapishwa HW_TEST : Ujumbe wa PASS. Chini ni vigezo vya kufaulu kwa kukimbia kwa jaribio:

• Hakuna hitilafu za CRC32, CRC24, na kikagua.
• SOP na EOP zinazotumwa zinapaswa kuendana na kupokewa.

Ifuatayo sample output inaonyesha jaribio lililofaulu katika modi ya Interlaken Lookaside:
MAELEZO: MAELEZO: Acha kuzalisha vifurushi
==== TAARIFA YA HALI ====
TX KHz : 402813
RX KHz : 402812
Kufuli mara kwa mara: 0x000ff
Kufuli ya TX PLL : 0x000001
Pangilia: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
neno kufuli: 0x000ff
kufuli ya kusawazisha: 0x000ff
Makosa ya CRC32: 0
Makosa ya CRC24: 0
Makosa ya kusahihisha: 0
SOP zinazotumwa : 461
EOP zinazotumwa : 461
SOPs zilizopokelewa: 461
EOPs zilizopokelewa : 461
Imepita sekunde 171 tangu kuwasha
HW_TEST : PASS

Kubuni Example Maelezo

Ubunifu wa zamaniample huonyesha utendakazi wa msingi wa IP wa Interlaken.
Habari Zinazohusiana
Interlaken (Kizazi cha 2) Mwongozo wa Mtumiaji wa IP wa FPGA
2.1. Kubuni Exampna Tabia
Ili kujaribu muundo katika maunzi, andika amri zifuatazo kwenye Dashibodi ya Mfumo:

1. Chanzo cha usanidi file:
   % chanzoample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Endesha jaribio:
   % run_example_design
3. Muundo wa maunzi wa Interlaken (Kizazi cha 2) example inakamilisha hatua zifuatazo:
   a. Huweka upya IP ya Interlaken (Kizazi cha 2).
   b. Inasanidi IP ya Interlaken (Kizazi cha 2) katika hali ya ndani ya kurudi nyuma.
   c. Hutuma mtiririko wa pakiti za Interlaken zilizo na data iliyofafanuliwa awali katika mzigo wa malipo kwa kiolesura cha uhamishaji data cha mtumiaji wa TX cha msingi wa IP.
   d. Hukagua pakiti zilizopokelewa na kuripoti hali. Kikagua pakiti kilichojumuishwa katika muundo wa zamani wa maunziample hutoa uwezo wa msingi wa kuangalia pakiti zifuatazo:
   • Hukagua kama mfuatano wa pakiti zinazosambazwa ni sahihi.
   • Hukagua kuwa data iliyopokelewa inalingana na thamani zinazotarajiwa kwa kuhakikisha hesabu za kuanzia kwa pakiti (SOP) na mwisho wa pakiti (EOP) zinapatana wakati data inapokezwa na kupokelewa.

2.2. Ishara za Kiolesura
Jedwali 5. Kubuni Example Ishara za Kiolesura

Jina la bandari	Mwelekeo	Upana (Biti)	Maelezo
mgmt_clk	Ingizo	1	Ingizo la saa ya mfumo. Masafa ya saa lazima iwe 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Ingizo	2-Jan	Saa ya kumbukumbu ya transceiver. Inaendesha RX CDR PLL.

Jina la bandari	Mwelekeo	Upana (Biti)	Maelezo
			pll_ref_clk[1] inapatikana tu unapowasha Hifadhi bila kutumika Kumbuka: njia za transceiver za PAM4 parameta katika tofauti za IP za hali ya E-tile PAM4.
rx_pini	Ingizo	Idadi ya vichochoro	Mpokeaji PIN ya data ya SEDES.
tx_pin	Pato	Idadi ya vichochoro	Sambaza PIN ya data ya SERDES.
rx_pin_n	Ingizo	Idadi ya vichochoro	Mpokeaji PIN ya data ya SEDES. Mawimbi haya yanapatikana tu katika tofauti za vifaa vya hali ya E-tile PAM4.
tx_pin_n	Pato	Idadi ya vichochoro	Sambaza PIN ya data ya SERDES. Mawimbi haya yanapatikana tu katika tofauti za vifaa vya hali ya E-tile PAM4.
mac_clk_pll_ref	Ingizo	1	Ishara hii lazima iendeshwe na PLL na lazima itumie chanzo sawa cha saa kinachoendesha pll_ref_clk. Mawimbi haya yanapatikana tu katika tofauti za vifaa vya hali ya E-tile PAM4.
usr_pb_reset_n	Ingizo	1	Kuweka upya mfumo.

Habari Zinazohusiana
Ishara za Kiolesura
2.3. Ramani ya usajili
Kumbuka:

• Kubuni Exampanwani ya usajili huanza na 0x20** huku anwani ya msingi ya rejista ya IP ya Interlaken inaanza na 0x10**.
• Msimbo wa ufikiaji: RO—Soma Pekee, na RW—Soma/Andika.
• Dashibodi ya mfumo inasoma muundo wa zamaniample husajili na kuripoti hali ya jaribio kwenye skrini.

Jedwali 6. Kubuni Example Ramani ya Kusajili kwa Usanifu wa Interlaken Example

Kukabiliana	Jina	Ufikiaji	Maelezo
8'h00	Imehifadhiwa
8'h01	Imehifadhiwa
8'h02	Weka upya mfumo wa PLL	RO	Biti zifuatazo zinaonyesha ombi la kuweka upya PLL ya mfumo na kuwezesha thamani: • Bit [0] - sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Njia ya RX imepangiliwa	RO	Inaonyesha mpangilio wa njia ya RX.
8'h04	NENO limefungwa	RO	[NUM_LANES–1:0] – Utambulisho wa mipaka wa Neno (zulia).

(2) Unapowasha Hifadhi njia za kupitisha data ambazo hazijatumika kwa kigezo cha PAM4, mlango wa ziada wa saa ya marejeleo huongezwa ili kuhifadhi chaneli ya watumwa ya PAM4 ambayo haijatumika.

Kukabiliana	Jina	Ufikiaji	Maelezo
8'h05	Usawazishaji umefungwa	RO	[NUM_LANES–1:0] – Usawazishaji wa Metaframe.
8'h06 - 8'h09	Idadi ya makosa ya CRC32	RO	Inaonyesha hesabu ya makosa ya CRC32.
8'h0A	Idadi ya makosa ya CRC24	RO	Inaonyesha hesabu ya makosa ya CRC24.
8'h0B	Ishara ya kufurika/chini ya maji	RO	Biti zifuatazo zinaonyesha: • Kidogo [3] - mawimbi ya mtiririko wa chini ya TX • Bit [2] - ishara ya TX ya kufurika • Kidogo [1] - mawimbi ya kufurika ya RX
8'h0C	Idadi ya SOP	RO	Inaonyesha idadi ya SOP.
8'h0D	Idadi ya EOP	RO	Inaonyesha idadi ya EOP
8'h0E	Idadi ya makosa	RO	Inaonyesha idadi ya makosa yafuatayo: • Kupotea kwa mpangilio wa njia • Neno la udhibiti haramu • Mchoro usio halali wa uundaji • Kiashiria cha SOP au EOP kinakosekana
8'h0F	send_data_mm_clk	RW	Andika 1 hadi biti [0] ili kuwezesha mawimbi ya jenereta.
8'h10	Hitilafu ya kusahihisha		Inaonyesha hitilafu ya kusahihisha. (Hitilafu ya data ya SOP, hitilafu ya nambari ya kituo, na hitilafu ya data ya PLD)
8'h11	Mfumo wa PLL lock	RO	Bit [0] inaonyesha kiashiria cha kufuli cha PLL.
8'h14	Idadi ya TX SOP	RO	Inaonyesha idadi ya SOP inayozalishwa na jenereta ya pakiti.
8'h15	Hesabu ya TX EOP	RO	Inaonyesha idadi ya EOP inayozalishwa na jenereta ya pakiti.
8'h16	Pakiti inayoendelea	RW	Andika 1 hadi biti [0] ili kuwezesha pakiti endelevu.
8'h39	Idadi ya makosa ya ECC	RO	Inaonyesha idadi ya makosa ya ECC.
8'h40	ECC ilirekebisha hesabu ya makosa	RO	Inaonyesha idadi ya makosa ya ECC yaliyosahihishwa.

Jedwali 7. Kubuni Example Ramani ya Kusajili kwa Interlaken Look-side Design Example
Tumia ramani hii ya usajili unapotengeneza muundo wa zamaniample ikiwa imewashwa kigezo cha modi ya Kuangalia kando ya Washa Interlaken.

Kukabiliana	Jina	Ufikiaji	Maelezo
8'h00	Imehifadhiwa
8'h01	Kuweka upya kaunta	RO	Andika 1 hadi biti [0] ili kufuta kihesabu cha TX na RX sawa.
8'h02	Weka upya mfumo wa PLL	RO	Biti zifuatazo zinaonyesha ombi la kuweka upya PLL ya mfumo na kuwezesha thamani: • Bit [0] - sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Njia ya RX imepangiliwa	RO	Inaonyesha mpangilio wa njia ya RX.
8'h04	NENO limefungwa	RO	[NUM_LANES–1:0] – Utambulisho wa mipaka wa Neno (zulia).
8'h05	Usawazishaji umefungwa	RO	[NUM_LANES–1:0] – Usawazishaji wa Metaframe.
8'h06 - 8'h09	Idadi ya makosa ya CRC32	RO	Inaonyesha hesabu ya makosa ya CRC32.
8'h0A	Idadi ya makosa ya CRC24	RO	Inaonyesha hesabu ya makosa ya CRC24.

Kukabiliana	Jina	Ufikiaji	Maelezo
8'h0B	Imehifadhiwa
8'h0C	Idadi ya SOP	RO	Inaonyesha idadi ya SOP.
8'h0D	Idadi ya EOP	RO	Inaonyesha idadi ya EOP
8'h0E	Idadi ya makosa	RO	Inaonyesha idadi ya makosa yafuatayo: • Kupotea kwa mpangilio wa njia • Neno la udhibiti haramu • Mchoro usio halali wa uundaji • Kiashiria cha SOP au EOP kinakosekana
8'h0F	send_data_mm_clk	RW	Andika 1 hadi biti [0] ili kuwezesha mawimbi ya jenereta.
8'h10	Hitilafu ya kusahihisha	RO	Inaonyesha hitilafu ya kusahihisha. (Hitilafu ya data ya SOP, hitilafu ya nambari ya kituo, na hitilafu ya data ya PLD)
8'h11	Mfumo wa PLL lock	RO	Bit [0] inaonyesha kiashiria cha kufuli cha PLL.
8'h13	Hesabu ya kusubiri	RO	Inaonyesha idadi ya kusubiri.
8'h14	Idadi ya TX SOP	RO	Inaonyesha idadi ya SOP inayozalishwa na jenereta ya pakiti.
8'h15	Hesabu ya TX EOP	RO	Inaonyesha idadi ya EOP inayozalishwa na jenereta ya pakiti.
8'h16	Pakiti inayoendelea	RO	Andika 1 hadi biti [0] ili kuwezesha pakiti endelevu.
8'h17	TX na RX counter ni sawa	RW	Inaonyesha TX na RX counter ni sawa.
8'h23	Washa muda wa kusubiri	WO	Andika 1 hadi biti [0] ili kuwezesha kipimo cha kusubiri.
8'h24	Kuchelewa tayari	RO	Inaonyesha kipimo cha latency kiko tayari.

Interlaken (Kizazi cha 2) Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji

Kwa matoleo ya hivi punde na ya awali ya mwongozo huu wa mtumiaji, rejelea Interlaken (2 Kizazi) Intel Agilex FPGA IP Design Exampna Mwongozo wa Mtumiaji Toleo la HTML. Chagua toleo na ubofye Pakua. Ikiwa toleo la IP au programu halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la IP au programu hutumika.
Matoleo ya IP ni sawa na matoleo ya programu ya Intel Quartus Prime Design Suite hadi v19.1. Kutoka kwa toleo la 19.2 la programu ya Intel Quartus Prime Design Suite XNUMX au matoleo mapya zaidi, core za IP zina mpango mpya wa matoleo ya IP.

Historia ya Marekebisho ya Hati kwa Interlaken (Kizazi cha 2) Intel Agilex FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2022.08.03	21.3	20.0.1	Imesahihisha OPN ya kifaa cha Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Usaidizi ulioongezwa kwa simulator ya QuestaSim. • Usaidizi umeondolewa kwa simulator ya NCSim.
2021.02.24	20.4	20.0.1	• Maelezo yaliyoongezwa kuhusu kuhifadhi kipitishio kisichotumika cha PAM4 katika sehemu: Example Components. • Imeongeza maelezo ya mawimbi ya pll_ref_clk[1] katika sehemu ya: Ishara za Kiolesura.
2020.12.14	20.4	20.0.0	• Imesasishwa sample pato la majaribio ya maunzi kwa modi ya Interlaken na hali ya Kuangalia kando ya Interlaken katika sehemu ya Kujaribu Muundo wa Maunzi Example. • Ramani iliyosasishwa ya rejista ya zamani ya muundo wa Interlaken Look-asideample katika sehemu ya Ramani ya Usajili. • Imeongeza vigezo vya kufaulu kwa jaribio la maunzi lililofaulu katika sehemu ya Kujaribu Muundo wa Maunzi Example.
2020.10.16	20.2	19.3.0	Amri iliyosahihishwa ili kutekeleza urekebishaji wa awali wa urekebishaji kwenye upande wa RX katika Kujaribu Muundo wa Maunzi Exampsehemu ya.
2020.06.22	20.2	19.3.0	• Muundo wa zamaniample inapatikana kwa modi ya Interlaken Look- kando. • Majaribio ya maunzi ya muundo wa zamaniample inapatikana kwa tofauti za kifaa cha Intel Agilex. • Kielelezo Kilichoongezwa: Mchoro wa Kizuizi cha Kiwango cha Juu cha Usanifu wa Interlaken (Kizazi cha 2).ample. • Ilisasisha sehemu zifuatazo: - Mahitaji ya vifaa na programu - Muundo wa Saraka • Ilirekebisha takwimu zifuatazo ili kujumuisha sasisho zinazohusiana na Interlaken Look-aside: – Kielelezo: Interlaken (Kizazi cha 2) Muundo wa maunzi Example Juu Mchoro wa Kizuizi cha Kiwango cha Tofauti za Modi ya E- tile NRZ – Kielelezo: Interlaken (Kizazi cha 2) Muundo wa maunzi Example Mchoro wa Kizuizi cha Kiwango cha Juu cha Tofauti za Modi ya E- tile PAM4 • Kielelezo Kilichosasishwa: Kihariri Kigezo cha IP. • Imeongeza maelezo kuhusu mipangilio ya masafa katika programu ya kudhibiti saa katika sehemu ya Kukusanya na Kuweka Mipangilio ya Kubuni Example katika vifaa.

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
			• Imeongeza matokeo ya majaribio ya Interlaken Look- kando katika sehemu zifuatazo: - Kuiga Kubuni Exampkwenye Testbench - Kujaribu Usanifu wa Maunzi Example • Imeongeza mawimbi mapya yafuatayo katika sehemu ya Mawimbi ya Kiolesura: - mgmt_clk – rx_pin_n – tx_pin_n - mac_clk_pll_ref • Imeongeza ramani ya usajili ya zamani ya muundo wa Interlaken Look-asideample katika sehemu: Ramani ya Usajili.
2019.09.30	19.3	19.2.1	Imeondolewa clk100. mgmt_clk hutumika kama saa ya kumbukumbu kwa IO PLL katika yafuatayo: • Kielelezo: Interlaken (Kizazi cha 2) Muundo wa maunzi Example Mchoro wa Kizuizi cha Kiwango cha Juu cha Tofauti za Modi ya E-tile NRZ. • Kielelezo: Interlaken (Kizazi cha 2) Muundo wa maunzi Example Mchoro wa Kizuizi cha Kiwango cha Juu cha Tofauti za Modi ya E-tile PAM4.
2019.07.01	19.2	19.2	Kutolewa kwa awali.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
*Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.
ISO
9001:2015
Imesajiliwa
Interlaken (Kizazi cha 2) Intel® Agilex™ FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la mtandaoni
Tuma Maoni
Kitambulisho: 683800
UG-20239
Toleo: 2022.08.03

Nyaraka / Rasilimali

intel Interlaken (Kizazi cha 2) Agilex FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, Kizazi cha 2 cha Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Marejeleo

• Mwongozo wa Mtumiaji