Interlaken (2a generazione) Intel ®
Agilex™ Progettazione IP FPGA Esample
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Il core IP FPGA di Interlaken (2a generazione) fornisce un testbench di simulazione e un design hardware esample che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware. Il disegno esample è disponibile anche per la funzione Interlaken Look-aside.
Il banco di prova e il design example supporta la modalità NRZ e PAM4 per i dispositivi E-tile. Il core IP FPGA di Interlaken (2a generazione) genera design example per tutte le combinazioni supportate di numero di corsie e velocità dati.
Figura 1. Fasi di sviluppo per il progetto esample
Il core design IP di Interlaken (2a generazione) esample supporta le seguenti funzionalità:
- Modalità loopback seriale interna da TX a RX
- Genera automaticamente pacchetti di dimensioni fisse
- Funzionalità di base per il controllo dei pacchetti
- Possibilità di utilizzare la console di sistema per reimpostare il progetto a scopo di test ripetuti
- Adattamento PMA
Figura 2. Diagramma a blocchi di alto livello per la progettazione di Interlaken (2a generazione) Example
Informazioni correlate
- Interlaken (2a generazione) FPGA Guida per l'utente IP
- Interlaken (2a generazione) Intel FPGA IP Note di rilascio
1.1. Requisiti hardware e software
Per testare l'example design, utilizzare il seguente hardware e software:
- Software Intel® Prime Pro Edition versione 21.3
- Console di sistema
- Simulatori supportati:
— Siemens* EDA ModelSim* SE o QuestaSim*
— Sinossi* VCS*
— Cadenza* Xcelium* - Kit di sviluppo Transceiver-SoC Intel Agilex® Quartus™ serie F (AGFB014R24A2E2V)
Informazioni correlate
Guida per l'utente del kit di sviluppo Transceiver-SoC Intel Agilex serie F
1.2. Struttura della directory
Il core design IP di Interlaken (2a generazione) esample file le directory contengono quanto segue generato files per il design esamplui.
Figura 3. Struttura della directory dell'Interlaken generato (2a generazione) Exampil design
La configurazione hardware, la simulazione e il test files si trovano inample_installation_dir>/uflex_ilk_0_example_design.
Tabella 1. Interlaken (2a generazione) IP Core Design hardware Example File Descrizioni
Questi files sono nelample_installation_dir>/uflex_ilk_0_example_design/ esampdirectory le_design/quartus.
| File Nomi | Descrizione |
| example_design.qpf | Progetto Intel Quartus Prime file. |
| example_design.qsf | Impostazioni del progetto Intel Quartus Prime file |
| example_design.sdcjtag_timing_template.sdc | Vincolo di progettazione sinossi file. Puoi copiare e modificare per il tuo design. |
| sysconsole_testbench.tcl | Principale file per accedere alla console di sistema |
Tabella 2. Testbench IP Core di Interlaken (2a generazione). File Descrizione
Questo file è nelample_installation_dir>/uflex_ilk_0_example_design/ esampdirectory le_design/rtl.
| File Nome | Descrizione |
| top_tb.sv | Banco di prova di alto livello file. |
Tabella 3. Script di testbench IP Core di nterlaken (2a generazione).
Questi files sono nelample_installation_dir>/uflex_ilk_0_example_design/ esampcartella le_design/testbench.
| File Nome | Descrizione |
| vcstest.sh | Lo script VCS per eseguire il testbench. |
| vlog_pro.do | Lo script ModelSim SE o QuestaSim per eseguire il testbench. |
| xcelium.sh | Lo script Xcelium per eseguire il testbench. |
1.3. Progettazione hardware esample Componenti
L'example design collega i clock di riferimento del sistema e del PLL ei componenti di progettazione richiesti. L'example design configura il core IP in modalità loopback interno e genera pacchetti sull'interfaccia di trasferimento dati utente IP core TX. Il core IP invia questi pacchetti sul percorso di loopback interno attraverso il ricetrasmettitore.
Dopo che il ricevitore core IP riceve i pacchetti sul percorso di loopback, elabora i pacchetti Interlaken e li trasmette sull'interfaccia di trasferimento dati utente RX. L'example design verifica che i pacchetti ricevuti e trasmessi corrispondano.
L'hardware esample design include PLL esterni. Puoi esaminare il testo in chiaro fileda a view sampcodice le che implementa un possibile metodo per connettere PLL esterni all'IP FPGA di Interlaken (2a generazione).
Il design hardware di Interlaken (2a generazione) example include i seguenti componenti:
- Interlaken (2a generazione) FPGA IP
- Generatore di pacchetti e controllo di pacchetti
- JTAG controller che comunica con la console di sistema. Si comunica con la logica client tramite la console di sistema.
Figura 4. Progettazione hardware di Interlaken (2a generazione) esample Diagramma a blocchi di alto livello per le variazioni della modalità NRZ di E-tile
Il design hardware di Interlaken (2a generazione) example che ha come target variazioni di modalità PAM4 di E-tile richiede un mac_clkin di clock aggiuntivo generato dall'IO PLL. Questo PLL deve utilizzare lo stesso clock di riferimento che guida pll_ref_clk.
Figura 5. Progettazione hardware di Interlaken (2a generazione) esample di alto livello
Diagramma a blocchi per le variazioni della modalità PAM4 di E-tile
Per le variazioni della modalità E-tile PAM4, quando si abilita il parametro Mantieni canali transceiver inutilizzati per PAM4, viene aggiunta un'ulteriore porta di clock di riferimento (pll_ref_clk [1]). Questa porta deve essere pilotata alla stessa frequenza definita nell'editor dei parametri IP (frequenza di clock di riferimento per i canali preservati). La conservazione dei canali del ricetrasmettitore inutilizzati per PAM4 è facoltativa. Il pin e i relativi vincoli assegnati a questo clock sono visibili nella QSF quando si seleziona Intel Stratix® 10 o il kit di sviluppo Intel Agilex per la generazione del progetto.
Per il design esample, il testbench definisce sempre la stessa frequenza per pll_ref_clk[0] e pll_ref_clk[1].
Informazioni correlate
Guida per l'utente del kit di sviluppo Transceiver-SoC Intel Agilex serie F
1.4. Generazione del disegno
Figura 6. Procedura
Segui questi passaggi per generare l'hardware esample design e banco di prova:
- Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Intel Quartus Prime oppure fare clic su File ➤ Apri progetto per aprire un progetto Intel Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
- Specifica la famiglia di dispositivi Agilex e seleziona il dispositivo per il tuo progetto.
- Nel catalogo IP, individuare e fare doppio clic su Interlaken (2nd Generation) Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP.
- Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
- Fare clic su OK. Viene visualizzato l'editor dei parametri.
Figura 7. Esample Scheda Design nell'editor dei parametri IP Intel FPGA di Interlaken (2a generazione).
- Nella scheda IP, specifica i parametri per la variazione del core IP.
- Nella scheda Adattamento PMA, specificare i parametri di adattamento PMA se si prevede di utilizzare l'adattamento PMA per le varianti del dispositivo E-tile.
Questo passaggio è facoltativo:
• Selezionare l'opzione Abilita caricamento adattamento IP soft.
Nota: è necessario abilitare l'opzione Enable Native PHY Debug Master Endpoint (NPDME) nella scheda IP quando è abilitato l'adattamento PMA.
• Selezionare un adattamento PMA preimpostato per l'adattamento PMA Selezionare il parametro.
• Fare clic su PMA Adaptation Preload per caricare i parametri di adattamento iniziale e continuo.
• Specificare il numero di configurazioni PMA da supportare quando sono abilitate più configurazioni PMA utilizzando il parametro di configurazione Number of PMA.
• Selezionare la configurazione PMA da caricare o memorizzare utilizzando Selezionare una configurazione PMA da caricare o memorizzare.
• Fare clic su Carica adattamento dalla configurazione PMA selezionata per caricare le impostazioni di configurazione PMA selezionate.
Per ulteriori informazioni sui parametri di adattamento PMA, fare riferimento alla Guida per l'utente PHY del ricetrasmettitore E-tile. - Sull'esample Design, selezionare l'opzione Simulazione per generare il banco di prova e selezionare l'opzione Sintesi per generare l'hardware exampdesign.
Nota: è necessario selezionare almeno una delle opzioni Simulation o Synthesis per generare l'Exampil design Files. - Per il formato HDL generato, è disponibile solo Verilog.
- Per Target Development Kit selezionare l'opzione appropriata.
Nota: l'opzione Intel Agilex F-Series Transceiver SoC Development Kit è disponibile solo quando il progetto specifica il nome del dispositivo Intel Agilex che inizia con AGFA012 o AGFA014. Quando si seleziona l'opzione Development Kit, le assegnazioni dei pin vengono impostate in base al numero di parte del dispositivo Intel Agilex Development Kit AGFB014R24A2E2V e possono differire dal dispositivo selezionato. Se intendi testare il progetto sull'hardware su un altro PCB, seleziona l'opzione Nessun kit di sviluppo e assegna le opportune assegnazioni dei pin nel file .qsf file. - Fare clic su Genera esample Design. Il Select ExampViene visualizzata la finestra Design Directory.
- Se vuoi modificare il design esamppercorso o nome della directory del file dai valori predefiniti visualizzati (uflex_ilk_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory.
- Fare clic su OK.
Informazioni correlate
- Guida per l'utente del kit di sviluppo Transceiver-SoC Intel Agilex serie F
- Guida per l'utente PHY del ricetrasmettitore E-tile
1.5. Simulare il progetto esampil banco di prova
Fare riferimento a Interlaken (2nd Generation) Hardware Design Example Blocco di alto livello per E-tile NRZ Mode Variations e Interlaken (2nd Generation) Hardware Design Example High Level Block for E-tile PAM4 Mode Variations diagrammi a blocchi del banco di prova di simulazione.
Figura 8. Procedura
Segui questi passaggi per simulare il banco di prova:
- Al prompt dei comandi, passa alla directory di simulazione del banco di prova. La directory èample_dir_installazione>/example_design/ testbench per i dispositivi Intel Agilex.
- Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il banco di prova nel simulatore. Lo script dovrebbe verificare che i conteggi SOP ed EOP corrispondano al termine della simulazione. Fare riferimento alla tabella Passaggi per eseguire la simulazione.
Tabella 4. Passaggi per eseguire la simulazioneSimulatore Istruzioni ModelSim SE o QuestaSim Nella riga di comando, digita -do vlog_pro.do. Se preferisci simulare senza aprire la GUI di ModelSim, digita vsim -c -do vlog_pro.do VCS Nella riga di comando, digita sh vcstest.sh Xcelio Nella riga di comando, digita sh xcelium.sh - Analizzare i risultati. Una simulazione riuscita invia e riceve pacchetti e visualizza "Test SUPERATO".
Il banco di prova per la progettazione esample completa le seguenti attività:
- Crea un'istanza dell'IP FPGA Intel di Interlaken (2a generazione).
- Stampa lo stato PHY.
- Controlla la sincronizzazione del metaframe (SYNC_LOCK) e i limiti di parola (blocco) (WORD_LOCK).
- Attende che le singole corsie vengano bloccate e allineate.
- Inizia a trasmettere i pacchetti.
- Controlla le statistiche sui pacchetti:
— Errori CRC24
— SOP
— EOP
I seguenti sampl'output illustra un test di simulazione eseguito con successo in modalità Interlaken:
******************************************
INFO: In attesa di allineamento corsie.
Tutte le corsie dei ricevitori sono allineate e pronte a ricevere il traffico.
************************************************** *
************************************************** *
INFO: avvia la trasmissione dei pacchetti
************************************************** *
************************************************** *
INFORMAZIONI: interrompe la trasmissione dei pacchetti
************************************************** *
************************************************** *
INFO: controllo delle statistiche sui pacchetti
************************************************** *
Errori CRC 24 segnalati: 0
SOP trasmesse: 100
EOP trasmessi: 100
SOP ricevute: 100
EOP ricevuti: 100
Conteggio errori ECC: 0
************************************************** *
INFORMAZIONI: Test SUPERATO
************************************************** *
Nota: Il design di Interlaken exampil testbench di simulazione invia 100 pacchetti e riceve 100 pacchetti.
I seguenti sampl'output illustra un test di simulazione eseguito con successo in modalità Interlaken Look-aside:
Verificare che i contatori TX e RX siano uguali o meno.
———————————————————-
READ_MM: indirizzo 4000014 = 00000001.
———————————————————-
De-assert Contatore bit uguale.
———————————————————-
WRITE_MM: l'indirizzo 4000001 ottiene 00000001.
WRITE_MM: l'indirizzo 4000001 ottiene 00000000.
———————————————————-
CONTATORE RX_SOP.
———————————————————-
READ_MM: indirizzo 400000c = 0000006a.
———————————————————-
CONTATORE RX_EOP.
READ_MM: indirizzo 400000d = 0000006a.
———————————————————-
READ_MM: indirizzo 4000010 = 00000000.
———————————————————-
Visualizza rapporto finale.
———————————————————-
0 Errore rilevato
0 errori CRC24 segnalati
106 SOP trasmesse
106 OE trasmesse
106 SOP ricevute
106 POE ricevute
———————————————————-
Completa la simulazione
———————————————————-
TEST SUPERATO
———————————————————-
Nota: Il numero di pacchetti (SOP e EOP) varia per corsia nel design Interlaken Lookaside example simulazione sampl'uscita.
Informazioni correlate
Progettazione hardware esample Componenti a pagina 6
1.6. Compilazione e configurazione del progetto esample in Hardware
Figura 9. Procedura
Per compilare ed eseguire un test dimostrativo sull'hardware esample design, segui questi passaggi:
- Garantire hardware esampla generazione del design è completa.
- Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir_installazione>/example_design/quartus/ esample_design.qpf>.
- Nel menu Elaborazione, fare clic su Avvia compilazione.
- Dopo la corretta compilazione, un file .sof file è disponibile nella directory specificata.
Seguire questi passaggi per programmare l'hardware esample design sul dispositivo Intel Agilex: - Collegare il kit di sviluppo Transceiver-SoC Intel Agilex serie F al computer host.
b. Avvia l'applicazione Clock Control, che fa parte del kit di sviluppo, e imposta nuove frequenze per il design esample. Di seguito è riportata l'impostazione della frequenza nell'applicazione Controllo orologio:
• Si5338 (U37), CLK1-100 MHz
• Si5338 (U36), CLK2-153.6 MHz
• Si549 (Y2), OUT- Impostare sul valore di pll_ref_clk (1) in base ai propri requisiti di progettazione.
c. Nel menu Strumenti, fare clic su Programmatore.
d. Nel programmatore, fare clic su Configurazione hardware.
e. Seleziona un dispositivo di programmazione.
f. Selezionare e aggiungere il kit di sviluppo Intel Agilex F-Series Transceiver-SoC a cui può connettersi la sessione Intel Quartus Prime.
g. Assicurarsi che Mode sia impostato su JTAG.
h. Selezionare il dispositivo Intel Agilex e fare clic su Aggiungi dispositivo. Il programmatore visualizza uno schema a blocchi delle connessioni tra i dispositivi sulla tua scheda.
io. Nella riga con il tuo .sof, seleziona la casella per il .sof.
j. Selezionare la casella nella colonna Programma/Configura.
K. Fare clic su Avvia.
Informazioni correlate
- Programmazione di dispositivi Intel FPGA a pagina 0
- Analisi e debugging dei progetti con la console di sistema
- Guida per l'utente del kit di sviluppo Transceiver-SoC Intel Agilex serie F
1.7. Testare la progettazione dell'hardware esample
Dopo aver compilato il progetto del core IP Intel FPGA di Interlaken (2a generazione) esample e configurare il dispositivo, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri core IP PHY nativi incorporati.
Segui questi passaggi per visualizzare la console di sistema e testare la progettazione dell'hardware, ad esampon:
- Nel software Intel Quartus Prime Pro Edition, nel menu Strumenti, fare clic su Strumenti di debug del sistema ➤ Console di sistema.
- Cambia alample_installation_dir>esampdirectory le_design/hwtest.
- Per aprire una connessione con JTAG master, digita il seguente comando: source sysconsole_testbench.tcl
- È possibile attivare la modalità loopback seriale interna con il seguente design esampi comandi:
un. stat: stampa le informazioni generali sullo stato.
b. sys_reset: reimposta il sistema.
c. loop_on: attiva il loopback seriale interno.
D. run_example_design: esegue il design examplui.
Nota: è necessario eseguire il comando loop_on prima di run_exampcomando le_design.
Il run_example_design esegue i seguenti comandi in sequenza:
sys_reset->stat->gen_on->stat->gen_off.
Nota: quando si seleziona l'opzione Enable adaptive load soft IP, il file run_exampIl comando le_design esegue la calibrazione dell'adattamento iniziale sul lato RX eseguendo il comando run_load_PMA_configuration. - È possibile disattivare la modalità loopback seriale interna con il seguente design esampcomando:
un. loop_off: disattiva il loopback seriale interno. - È possibile programmare il core IP con il seguente design aggiuntivo esampi comandi:
un. gen_on: abilita il generatore di pacchetti.
b. gen_off: disabilita il generatore di pacchetti.
c. run_test_loop: esegue il test per tempi per le varianti E-tile NRZ e PAM4.
d. clear_err: cancella tutti i bit di errore persistenti.
e. set_test_mode : imposta l'esecuzione del test in una modalità specifica.
f. get_test_mode: stampa la modalità di test corrente.
g. set_burst_size : Imposta la dimensione del burst in byte.
h. get_burst_size: stampa le informazioni sulla dimensione del burst.
Il test riuscito stampa il messaggio HW_TEST:PASS. Di seguito sono riportati i criteri di superamento per un'esecuzione di prova:
- Nessun errore per CRC32, CRC24 e checker.
- Le SOP e le EOP trasmesse devono corrispondere a quelle ricevute.
I seguenti sampl'output illustra un'esecuzione di test riuscita in modalità Interlaken:
INFO: INFO: Interrompere la generazione di pacchetti
==== RAPPORTO DI STATO ====
KHz di trasmissione: 402813
Ricezione KHz: 402813
Blocchi di frequenza: 0x0000ff
Blocco PLL TX: 0x000001
Allinea: 0x00c10f
LOA Rx : 0x000000
LOA Tx : 0x000000
blocco parola: 0x0000ff
blocco sincronizzazione: 0x0000ff
Errori CRC32: 0
Errori CRC24: 0
Errori del correttore: 0
Flag di errore FIFO: 0x000000
SOP trasmesse: 1087913770
EOP trasmessi: 1087913770
SOP ricevute: 1087913770
EOP ricevuti: 1087913770
ECC corretto: 0
Errore ECC: 0
Trascorsi 161 secondi dall'accensione
HW_TEST : SUPERATO
Il test riuscito stampa il messaggio HW_TEST : PASS. Di seguito sono riportati i criteri di superamento per un'esecuzione di prova:
- Nessun errore per CRC32, CRC24 e checker.
- Le SOP e le EOP trasmesse devono corrispondere a quelle ricevute.
I seguenti sampl'output illustra un'esecuzione di test riuscita in modalità Interlaken Lookaside:
INFO: INFO: Interrompere la generazione di pacchetti
==== RAPPORTO DI STATO ====
KHz di trasmissione: 402813
Ricezione KHz: 402812
Blocchi di frequenza: 0x000fff
Blocco PLL TX: 0x000001
Allinea: 0x00c10f
LOA Rx : 0x000000
LOA Tx : 0x000000
blocco parola: 0x000fff
blocco sincronizzazione: 0x000fff
Errori CRC32: 0
Errori CRC24: 0
Errori del correttore: 0
SOP trasmesse: 461
EOP trasmessi: 461
SOP ricevute: 461
EOP ricevuti: 461
Trascorsi 171 secondi dall'accensione
HW_TEST : SUPERATO
Design esample Descrizione
Il disegno esample dimostra le funzionalità del core IP di Interlaken.
Informazioni correlate
Interlaken (2a generazione) FPGA Guida per l'utente IP
2.1. Progettazione esample Comportamento
Per testare il progetto nell'hardware, digita i seguenti comandi nella console di sistema:
- Origine l'installazione file:
% fonteample>uflex_ilk_0_example_design/esample_design/hwtest/sysconsole_testbench.tcl - Esegui il test:
% esegui_esample_design - Il design hardware di Interlaken (2a generazione) example completa i seguenti passaggi:
un. Reimposta l'IP di Interlaken (2a generazione).
b. Configura l'IP di Interlaken (2a generazione) in modalità loopback interno.
c. Invia un flusso di pacchetti Interlaken con dati predefiniti nel payload all'interfaccia di trasferimento dati utente TX del core IP.
d. Controlla i pacchetti ricevuti e segnala lo stato. Il verificatore di pacchetti incluso nella progettazione dell'hardware esample fornisce le seguenti funzionalità di base per il controllo dei pacchetti:
• Verifica che la sequenza dei pacchetti trasmessi sia corretta.
• Controlla che i dati ricevuti corrispondano ai valori previsti assicurando che sia il conteggio di inizio pacchetto (SOP) che quello di fine pacchetto (EOP) siano allineati durante la trasmissione e la ricezione dei dati.
2.2. Segnali di interfaccia
Tabella 5. Progettazione esample Segnali di interfaccia
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| mgmt_clk | Ingresso | 1 | Ingresso orologio di sistema. La frequenza di clock deve essere di 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Ingresso | 2 gennaio | Orologio di riferimento del ricetrasmettitore. Aziona il PLL CDR RX. |
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| pll_ref_clk[1] è disponibile solo quando lo abiliti Conservare inutilizzato Nota: canali del ricetrasmettitore per PAM4 parametro in modalità E-tile PAM4 variazioni IP. |
|||
| pin_rx | Ingresso | Numero di corsie | Pin dati ricevitore SERDES. |
| pin_tx | Produzione | Numero di corsie | Trasmetti pin dati SERDES. |
| rx_pin_n | Ingresso | Numero di corsie | Pin dati ricevitore SERDES. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità E-tile PAM4. |
| tx_pin_n | Produzione | Numero di corsie | Trasmetti pin dati SERDES. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità E-tile PAM4. |
| mac_clk_pll_ref | Ingresso | 1 | Questo segnale deve essere pilotato da un PLL e deve utilizzare la stessa sorgente di clock che pilota pll_ref_clk. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità E-tile PAM4. |
| usr_pb_reset_n | Ingresso | 1 | Ripristino del sistema. |
Informazioni correlate
Segnali di interfaccia
2.3 Mappa di registrazione
Nota:
- Design esampl'indirizzo del registro inizia con 0x20** mentre l'indirizzo del registro principale IP di Interlaken inizia con 0x10**.
- Codice di accesso: RO—Sola lettura e RW—Lettura/Scrittura.
- La console di sistema legge il design esample registra e segnala lo stato del test sullo schermo.
Tabella 6. Progettazione esample Registrati Mappa per Interlaken Design Example
| Offset | Nome | Accesso | Descrizione |
| 8:00 | Prenotato | ||
| 8:01 | Prenotato | ||
| 8:02 | Ripristino del PLL di sistema | RO | I seguenti bit indicano la richiesta di ripristino del PLL del sistema e il valore di abilitazione: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03 | Corsia RX allineata | RO | Indica l'allineamento della corsia RX. |
| 8:04 | PAROLA bloccata | RO | [NUM_LANES–1:0] – Identificazione dei limiti delle parole (blocco). |
(2) Quando si abilita Mantieni i canali del ricetrasmettitore inutilizzati per il parametro PAM4, viene aggiunta un'ulteriore porta di clock di riferimento per preservare il canale slave PAM4 inutilizzato.
| Offset | Nome | Accesso | Descrizione |
| 8:05 | Sincronizzazione bloccata | RO | [NUM_LANES–1:0] – Sincronizzazione metaframe. |
| 8'h06 – 8'h09 | Conteggio errori CRC32 | RO | Indica il conteggio degli errori CRC32. |
| 8'h0A | Conteggio errori CRC24 | RO | Indica il conteggio degli errori CRC24. |
| 8'h0B | Segnale di overflow/underflow | RO | I seguenti bit indicano: • Bit [3] – Segnale di underflow TX • Bit [2] – Segnale di overflow TX • Bit [1] – Segnale di overflow RX |
| 8'h0C | Conteggio SOP | RO | Indica il numero di SOP. |
| 8'h0D | Conteggio EOP | RO | Indica il numero di EOP |
| 8'h0E | Conteggio errori | RO | Indica il numero dei seguenti errori: • Perdita dell'allineamento della corsia • Parola di controllo illegale • Schema di inquadratura illegale • Indicatore SOP o EOP mancante |
| 8'h0F | send_data_mm_clk | RW | Scrivere 1 nel bit [0] per abilitare il segnale del generatore. |
| 8:10 | Errore di controllo | Indica l'errore del controllore. (Errore dati SOP, errore numero canale ed errore dati PLD) | |
| 8:11 | Blocco PLL di sistema | RO | Il bit [0] indica l'indicazione di blocco PLL. |
| 8:14 | Conteggio SOP TX | RO | Indica il numero di SOP generati dal generatore di pacchetti. |
| 8:15 | Conteggio EOP TX | RO | Indica il numero di EOP generati dal generatore di pacchetti. |
| 8:16 | Pacchetto continuo | RW | Scrivere 1 nel bit [0] per abilitare il pacchetto continuo. |
| 8:39 | Conteggio errori ECC | RO | Indica il numero di errori ECC. |
| 8:40 | Conteggio degli errori corretto da ECC | RO | Indica il numero di errori ECC corretti. |
Tabella 7. Progettazione esample Registrati Mappa per Interlaken Look-aside Design Example
Usa questa mappa di registro quando generi il disegno esample con il parametro Enable Interlaken Look-aside mode attivato.
| Offset | Nome | Accesso | Descrizione |
| 8:00 | Prenotato | ||
| 8:01 | Ripristino del contatore | RO | Scrivere 1 nel bit [0] per cancellare il bit uguale del contatore TX e RX. |
| 8:02 | Ripristino del PLL di sistema | RO | I seguenti bit indicano la richiesta di ripristino del PLL del sistema e il valore di abilitazione: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03 | Corsia RX allineata | RO | Indica l'allineamento della corsia RX. |
| 8:04 | PAROLA bloccata | RO | [NUM_LANES–1:0] – Identificazione dei limiti delle parole (blocco). |
| 8:05 | Sincronizzazione bloccata | RO | [NUM_LANES–1:0] – Sincronizzazione metaframe. |
| 8'h06 – 8'h09 | Conteggio errori CRC32 | RO | Indica il conteggio degli errori CRC32. |
| 8'h0A | Conteggio errori CRC24 | RO | Indica il conteggio degli errori CRC24. |
| Offset | Nome | Accesso | Descrizione |
| 8'h0B | Prenotato | ||
| 8'h0C | Conteggio SOP | RO | Indica il numero di SOP. |
| 8'h0D | Conteggio EOP | RO | Indica il numero di EOP |
| 8'h0E | Conteggio errori | RO | Indica il numero dei seguenti errori: • Perdita dell'allineamento della corsia • Parola di controllo illegale • Schema di inquadratura illegale • Indicatore SOP o EOP mancante |
| 8'h0F | send_data_mm_clk | RW | Scrivere 1 nel bit [0] per abilitare il segnale del generatore. |
| 8:10 | Errore di controllo | RO | Indica l'errore del controllore. (Errore dati SOP, errore numero canale ed errore dati PLD) |
| 8:11 | Blocco PLL di sistema | RO | Il bit [0] indica l'indicazione di blocco PLL. |
| 8:13 | Conteggio della latenza | RO | Indica il numero di latenza. |
| 8:14 | Conteggio SOP TX | RO | Indica il numero di SOP generati dal generatore di pacchetti. |
| 8:15 | Conteggio EOP TX | RO | Indica il numero di EOP generati dal generatore di pacchetti. |
| 8:16 | Pacchetto continuo | RO | Scrivere 1 nel bit [0] per abilitare il pacchetto continuo. |
| 8:17 | Contatori TX e RX uguali | RW | Indica che i contatori TX e RX sono uguali. |
| 8:23 | Abilita la latenza | WO | Scrivere 1 nel bit [0] per abilitare la misurazione della latenza. |
| 8:24 | Latenza pronta | RO | Indica che la misurazione della latenza è pronta. |
Interlaken (2a generazione) Intel Agilex FPGA IP Design Example Guida per l'utente Archivi
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Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Cronologia delle revisioni del documento per Interlaken (2a generazione) Intel Agilex FPGA IP Design Example Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2022.08.03 | 21.3 | 20.0.1 | Corretto l'OPN del dispositivo per il kit di sviluppo Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Aggiunto il supporto per il simulatore QuestaSim. • Rimosso il supporto per il simulatore NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Aggiunte informazioni sulla conservazione del canale transceiver inutilizzato per PAM4 nella sezione: Hardware Design Example Componenti. • Aggiunta la descrizione del segnale pll_ref_clk[1] nella sezione: Segnali di interfaccia. |
| 2020.12.14 | 20.4 | 20.0.0 | • Aggiornato sample output del test hardware per la modalità Interlaken e la modalità Interlaken Look-aside nella sezione Test della progettazione hardware Esamplui. • Mappa registro aggiornata per Interlaken Look-aside design example nella sezione Registrati Mappa. • Aggiunto un criterio di superamento per una corretta esecuzione del test dell'hardware nella sezione Test della progettazione dell'hardware esamplui. |
| 2020.10.16 | 20.2 | 19.3.0 | Comando corretto per eseguire la calibrazione di adattamento iniziale sul lato RX in Test della progettazione hardware esample sezione. |
| 2020.06.22 | 20.2 | 19.3.0 | • Il design esample è disponibile per la modalità Lookaside di Interlaken. • Test hardware del progetto example è disponibile per le varianti del dispositivo Intel Agilex. • Aggiunta figura: diagramma a blocchi di alto livello per la progettazione di Interlaken (2a generazione) esamplui. • Aggiornate le seguenti sezioni: – Requisiti hardware e software – Struttura della directory • Modificate le seguenti cifre per includere l'aggiornamento relativo a Interlaken Look-aside: – Figura: Interlaken (2a generazione) Hardware Design Example Alto Diagramma a blocchi di livello per le variazioni della modalità E-tile NRZ – Figura: Interlaken (2a generazione) Hardware Design Example Diagramma a blocchi di alto livello per le variazioni della modalità E-tile PAM4 • Figura aggiornata: Editor dei parametri IP. • Aggiunte informazioni sulle impostazioni di frequenza nell'applicazione di controllo dell'orologio nella sezione Compilazione e configurazione del progetto Example in Hardware. |
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
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• Aggiunti i risultati della corsa di prova per l'Interlaken Look-aside nelle seguenti sezioni: |
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| 2019.09.30 | 19.3 | 19.2.1 |
Rimosso clk100. Il mgmt_clk funge da clock di riferimento per l'IO PLL nei seguenti casi: |
| 2019.07.01 | 19.2 | 19.2 | Versione iniziale. |
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ISO
9001:2015
Registrato
Interlaken (2a generazione) Intel® Agilex™ FPGA IP Design Example Guida per l'utente
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Numero identificativo: 683800
UG-20239
Versione: 2022.08.03
Documenti / Risorse
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