Interlaken (dua generacio) Intel®
Agilex™ FPGA IP Design Example
Uzantgvidilo
Rapida Komenca Gvidilo
La Interlaken (dua Generacio) FPGA IP-kerno disponigas simulan testbenkon kaj hardvardezajnon ekzample kiu subtenas kompilon kaj aparatartestadon. Kiam vi generas la dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro. La dezajno ekzample estas ankaŭ havebla por Interlaken-flanken-trajto.
La testbenko kaj dezajno ekzample subtenas NRZ kaj PAM4-reĝimon por E-kahelaj aparatoj. La Interlaken (dua Generacio) FPGA IP-kerno generas dezajnon ekzamples por ĉiuj subtenataj kombinaĵoj de nombro da lenoj kaj datumkurzoj.
Figuro 1. Evoluaj Paŝoj por la Dezajno Ekzample
La Interlaken (dua Generacio) IP-kerndezajno ekzampLe subtenas la sekvajn funkciojn:
- Interna TX al RX seria loopback reĝimo
- Aŭtomate generas fiksgrandajn pakaĵojn
- Bazaj pakaj kontrolaj kapabloj
- Kapablo uzi Sistemkonzolon por restarigi la dezajnon por retesta celo
- PMA-adaptado
Figuro 2. Altnivela Blokdiagramo por Interlaken (2a Generacio) Dezajno Ekzample
Rilataj Informoj
- Interlaken (dua Generacio) FPGA IP Uzantgvidilo
- Interlaken (dua generacio) Intel FPGA IP Eldonnotoj
1.1. Postuloj pri aparataro kaj programaro
Por testi la eksample dezajno, uzu la sekvan aparataron kaj programaron:
- Versio de programaro Intel® Prime Pro Edition 21.3
- Sistemkonzolo
- Subtenataj simuliloj:
- Siemens* EDA ModelSim* SE aŭ QuestaSim*
— Sinopsio* VCS*
— Kadenco* Xcelium* - Disvolva ilaro Intel Agilex® Quartus™ F-Seria Transceiver-SoC (AGFB014R24A2E2V)
Rilataj Informoj
Intel Agilex F-Series Transceiver-SoC Development Kit User Guide
1.2. Dosierujo Strukturo
La Interlaken (dua Generacio) IP-kerndezajno ekzample file dosierujoj enhavas la jenajn generitajn files por la dezajno ekzample.
Figuro 3. Adresa Strukturo de la Generita Interlaken (2a Generacio) Ekzample Dezajno
La aparatara agordo, simulado kaj testo files troviĝas enample_installation_dir>/uflex_ilk_0_example_design.
Tablo 1. Interlaken (2a Generacio) IP Core Hardware Design Example File Priskriboj
Ĉi tiuj files estas en laample_installation_dir>/uflex_ilk_0_example_design/ ekzampdosierujo le_design/quartus.
| File Nomoj | Priskribo |
| example_design.qpf | Projekto Intel Quartus Prime file. |
| example_design.qsf | Projektaj agordoj de Intel Quartus Prime file |
| example_design.sdc jtag_tempigo_ŝablono.sdc | Synopsys Dezajna Limigo file. Vi povas kopii kaj modifi por via propra dezajno. |
| sysconsole_testbench.tcl | Ĉefa file por aliri Sistemkonzolon |
Tablo 2. Interlaken (2a Generacio) IP Core Testbench File Priskribo
Ĉi tio file estas en laample_installation_dir>/uflex_ilk_0_example_design/ ekzampdosierujo le_design/rtl.
| File Nomo | Priskribo |
| supro_tb.sv | Altnivela testbenko file. |
Tablo 3. interlaken (2a Generacio) IP Core Testbench Skriptoj
Ĉi tiuj files estas en laample_installation_dir>/uflex_ilk_0_example_design/ ekzampdosierujo le_design/testbench.
| File Nomo | Priskribo |
| vcstest.sh | La VCS-skripto por ruli la testbenkon. |
| vlog_pro.do | La ModelSim SE aŭ QuestaSim-skripto por ruli la testbenkon. |
| xcelium.sh | La Xcelium-skripto por ruli la testbenkon. |
1.3. Aparataro Dezajno Ekzample Komponantoj
La eksampla dezajno ligas sistemon kaj PLL-referenchorloĝojn kaj postulatajn dezajnkomponentojn. La eksampLe-dezajno agordas la IP-kernon en interna loopback-reĝimo kaj generas pakaĵetojn sur la IP-kerna TX uzanttransiga interfaco. La IP-kerno sendas ĉi tiujn pakaĵetojn sur la internan loopback vojon tra la dissendilo.
Post kiam la IP-kernricevilo ricevas la pakaĵetojn sur la loopback pado, ĝi prilaboras la Interlaken-pakaĵetojn kaj elsendas ilin sur la RX-uzanttransiga interfaco. La eksampla dezajno kontrolas, ke la pakaĵoj ricevitaj kaj elsenditaj kongruas.
La aparataro ekzampla dezajno inkluzivas eksterajn PLL-ojn. Vi povas ekzameni la klaran tekston files al view sample-kodo kiu efektivigas unu eblan metodon por konekti eksterajn PLL-ojn al la Interlaken (dua Generacio) FPGA IP.
La Interlaken (dua generacio) hardvardezajno ekzample inkluzivas la jenajn komponentojn:
- Interlaken (dua generacio) FPGA IP
- Paka Generatoro kaj Paka Kontrolilo
- JTAG regilo kiu komunikas kun System Console. Vi komunikas kun la klienta logiko per la Sistema Konzolo.
Figuro 4. Interlaken (2-a Generacio) Hardware Design Example Altnivela Blokdiagramo por E-kahelo NRZ-Reĝimo Varioj
La Interlaken (dua generacio) hardvardezajno ekzample kiu celas E-kahelon PAM4-reĝimvarioj postulas kroman horloĝon mac_clkin kiun la IO PLL generas. Ĉi tiu PLL devas uzi la saman referenchorloĝon kiu stiras la pll_ref_clk.
Figuro 5. Interlaken (2-a Generacio) Hardware Design Example Alta Nivelo
Blokdiagramo por E-kahelo PAM4-Reĝimo Varioj
Por E-kahelo PAM4-reĝimvarioj, kiam vi ebligas la Parametron Konservi neuzatajn transceiver-kanalojn por PAM4, plia referenca horloĝa haveno estas aldonita (pll_ref_clk [1]). Ĉi tiu haveno devas esti veturita je la sama frekvenco kiel difinita en la IP-parametro-redaktilo (Referenca horloĝfrekvenco por konservitaj kanaloj). La Preserve neuzataj dissendilkanaloj por PAM4 estas laŭvolaj. La pinglo kaj rilataj limigoj asignitaj al ĉi tiu horloĝo estas videblaj en la QSF kiam vi elektas Intel Stratix® 10 aŭ Intel Agilex-disvolva kompleto por dezajnogenerado.
Por dezajno ekzample simulado, la testbenko ĉiam difinas saman frekvencon por pll_ref_clk[0] kaj pll_ref_clk[1].
Rilataj Informoj
Intel Agilex F-Series Transceiver-SoC Development Kit User Guide
1.4. Generante la Dezajnon
Figuro 6. Proceduro
Sekvu ĉi tiujn paŝojn por generi la aparataron ekzampla dezajno kaj testbenko:
- En la programaro Intel Quartus Prime Pro Edition, alklaku File ➤ Nova Projekta Sorĉisto por krei novan projekton Intel Quartus Prime, aŭ alklaku File ➤ Malfermu Projekton por malfermi ekzistantan projekton Intel Quartus Prime. La sorĉisto petas vin specifi aparaton.
- Indiku la aparato-familion Agilex kaj elektu aparaton por via dezajno.
- En la IP Katalogo, lokalizu kaj duoble alklaku Interlaken (2a Generacio) Intel FPGA IP. La Nova IP-Variant-fenestro aperas.
- Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
- Klaku OK. La parametra redaktilo aperas.
Figuro 7. Ekzample Design Tab en la Interlaken (2-a Generacio) Intel FPGA IP Parameter Editor
- Sur la IP-langeto, specifu la parametrojn por via IP-kernvario.
- Sur la langeto PMA-Adapto, specifu la PMA-adaptajn parametrojn se vi planas uzi PMA-adapton por viaj variaĵoj pri E-kahelo.
Ĉi tiu paŝo estas laŭvola:
• Elektu Ebligu adaptado ŝarĝo mola IP opcion.
Noto: Vi devas ebligi la opcion Enable Native PHY Debug Master Endpoint (NPDME) sur la IP-langeto kiam PMA-adapto estas ebligita.
• Elektu PMA-adaptiĝon antaŭdifinitan por PMA-adaptiĝo Elektu parametron.
• Klaku PMA Adaptation Preload por ŝargi la komencajn kaj kontinuajn adaptajn parametrojn.
• Specifi la nombron da PMA-agordoj por subteni kiam pluraj PMA-agordoj estas ebligitaj per Nombro de PMA-agorda parametro.
• Elektu kiun PMA-agordon ŝargi aŭ stoki per Elektu PMA-agordon por ŝargi aŭ stoki.
• Klaku Ŝarĝi adapton de elektita PMA-agordo por ŝargi la elektitajn PMA-agordojn.
Por pliaj informoj pri la adaptaj parametroj de PMA, raportu al la Uzanto-Gvidilo de E-kahelo Transceiver PHY. - Sur la Eksampla langeto Dezajno, elektu la opcion Simulado por generi la testbenkon, kaj elektu la opcion Sintezo por generi la aparataron eksampdezajno.
Noto: Vi devas elekti almenaŭ unu el la Simulado aŭ Sintezo-opcioj generi la Ekzample Dezajno Files. - Por Generated HDL Format, nur Verilog estas disponebla.
- Por Target Development Kit elektu la taŭgan opcion.
Noto: La opcio de Intel Agilex F-Series Transceiver SoC Development Kit estas disponebla nur kiam via projekto specifas Intel Agilex-aparatan nomon komencante per AGFA012 aŭ AGFA014. Kiam vi elektas la opcion de Disvolva Kit, la pinglaj asignoj estas fiksitaj laŭ la parto de la aparato Intel Agilex Development Kit AGFB014R24A2E2V kaj eble diferencas de via elektita aparato. Se vi intencas testi la dezajnon sur aparataro sur malsama PCB, elektu la opcion Neniu disvolva ilaro kaj faru la taŭgajn pintajn taskojn en la .qsf. file. - Klaku Generi Ekzample Dezajno. La Elektita Ekzampla fenestro de Design Directory aperas.
- Se vi volas modifi la dezajnon ekzample-dosierujo vojo aŭ nomo de la defaŭltaj montrataj (uflex_ilk_0_example_design), foliumu al la nova vojo kaj tajpu la novan dezajnon ekzample dosierujo nomo.
- Klaku OK.
Rilataj Informoj
- Intel Agilex F-Series Transceiver-SoC Development Kit User Guide
- E-kahelo Transceiver PHY Uzantgvidilo
1.5. Simulante la Dezajnon Ekzample Testbench
Vidu al Interlaken (2a Generacio) Hardware Design Example Altnivela Bloko por E-kahelo NRZ Mode Variations kaj Interlaken (2-a Generacio) Hardware Design Example Altnivela Bloko por E-kahelo PAM4 Mode Variations blokdiagramoj de la simulada testbenko.
Figuro 8. Proceduro
Sekvu ĉi tiujn paŝojn por simuli la testbenkon:
- Ĉe la komanda prompto, ŝanĝu al la testbenka simuladosierujo. La dosierujo estasample_instalado_dir>/ekzample_design/ testbench por Intel Agilex-aparatoj.
- Rulu la simulan skripton por la subtenata simulilo de via elekto. La skripto kompilas kaj funkciigas la testbenkon en la simulilo. Via skripto devus kontroli, ke la SOP kaj EOP-kalkuloj kongruas post kiam simulado estas kompleta. Vidu al la tabelo Paŝoj por Ruli Simuladon.
Tablo 4. Paŝoj por Kuri SimuladonSimulilo Instrukcioj ModelSim SE aŭ QuestaSim En la komandlinio, tajpu -do vlog_pro.do. Se vi preferas simuli sen aperigi la ModelSim GUI, tajpu vsim -c -do vlog_pro.do VCS En la komandlinio, tajpu sh vcstest.sh Xcelium En la komandlinio, tajpu sh xcelium.sh - Analizu la rezultojn. Sukcesa simulado sendas kaj ricevas pakaĵojn, kaj montras "Test PASSED".
La testbenko por la dezajno ekzample plenumas la sekvajn taskojn:
- Instancias la Intel FPGA IP de Interlaken (dua generacio).
- Presas PHY-statuson.
- Kontrolas metakadran sinkronigon (SYNC_LOCK) kaj vortajn (blokajn) limojn (WORD_LOCK).
- Atendas ke individuaj lenoj estos ŝlositaj kaj vicigitaj.
- Komencas elsendi pakaĵojn.
- Kontrolas pakajn statistikojn:
— CRC24-eraroj
— SOPoj
— EOPoj
La sekva sampla eligo ilustras sukcesan simulan teston en Interlaken-reĝimo:
******************************************
INFO: Atendante la vicigon de lenoj.
Ĉiuj ricevilaj lenoj estas vicigitaj kaj pretas ricevi trafikon.
**************************************************** *
**************************************************** *
INFO: Komencu elsendi pakaĵojn
**************************************************** *
**************************************************** *
INFO: Ĉesu elsendi pakojn
**************************************************** *
**************************************************** *
INFO: Kontrolante pakaĵetstatistikojn
**************************************************** *
CRC 24-eraroj raportitaj: 0
SOP-oj elsenditaj: 100
EOP-oj elsenditaj: 100
SOPoj ricevitaj: 100
EOPoj ricevitaj: 100
ECC-erara nombro: 0
**************************************************** *
INFO: Testo PASIS
**************************************************** *
Notu: La Interlaken-dezajno ekzample simulation testbench sendas 100 pakaĵetojn kaj ricevas 100 pakaĵetojn.
La sekva sampla eligo ilustras sukcesan simulan teston en Interlaken-Aparte-reĝimo:
Kontrolu TX kaj RX-Nombrilon egala aŭ ne.
————————————————————-
READ_MM: adreso 4000014 = 00000001.
————————————————————-
De-asert Counter egala bito.
————————————————————-
WRITE_MM: adreso 4000001 ricevas 00000001.
WRITE_MM: adreso 4000001 ricevas 00000000.
————————————————————-
RX_SOP COUNTER.
————————————————————-
READ_MM: adreso 400000c = 0000006a.
————————————————————-
RX_EOP COUNTER.
READ_MM: adreso 400000d = 0000006a.
————————————————————-
READ_MM: adreso 4000010 = 00000000.
————————————————————-
Montru Finan Raporton.
————————————————————-
0 Detektita Eraro
0 CRC24-eraroj raportitaj
106 SOP-oj transdonitaj
106 EOP-oj transdonitaj
106 SOPoj ricevitaj
106 EOPoj ricevis
————————————————————-
Finu Simuladon
————————————————————-
TESTO PASIS
————————————————————-
Notu: La nombro da pakaĵetoj (SOPoj kaj EOPoj) varias je leno en Interlaken Lookaside-dezajno eksample simulation sample eligo.
Rilataj Informoj
Aparataro Dezajno Ekzample Komponantoj sur paĝo 6
1.6. Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro
Figuro 9. Proceduro
Por kompili kaj ruli pruvan teston sur la aparataro ekzampla dezajno, sekvu ĉi tiujn paŝojn:
- Certigu aparataron ekzampla dezajnogeneracio estas kompleta.
- En la programaro Intel Quartus Prime Pro Edition, malfermu la projekton Intel Quartus Primeample_instalado_dir>/ekzample_design/quartus/ ekzample_design.qpf>.
- En la Pretigo-menuo, alklaku Komencu Kompiladon.
- Post sukcesa kompilo, .sof file disponeblas en via specifita dosierujo.
Sekvu ĉi tiujn paŝojn por programi la aparataron ekzampla dezajno sur la Intel Agilex-aparato: - Konektu Intel Agilex F-Series Transceiver-SoC Development Kit al la gastiga komputilo.
b. Lanĉu la aplikaĵon Clock Control, kiu estas parto de la evolukompleto, kaj starigu novajn frekvencojn por la dezajno ekzample. Malsupre estas la frekvenca agordo en la aplikaĵo Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Agordu al la valoro de pll_ref_clk (1) laŭ via desegna postulo.
c. En la menuo Iloj, alklaku Programisto.
d. En la Programisto, alklaku Aparataro-Agordo.
e. Elektu programan aparaton.
f. Elektu kaj aldonu la Intel Agilex F-Series Transceiver-SoC Development Kit al kiu via Intel Quartus Prime-sesio povas konektiĝi.
g. Certigu, ke Reĝimo estas agordita al JTAG.
h. Elektu la Intel Agilex-aparaton kaj alklaku Aldoni Aparato. La Programisto montras blokodiagramon de la konektoj inter la aparatoj sur via tabulo.
mi. En la vico kun via .sof, marku la skatolon por la .sof.
j. Marku la skatolon en la kolumno Programo/Agordu.
k. Klaku Komencu.
Rilataj Informoj
- Programado de Intel FPGA-Aparatoj sur paĝo 0
- Analizado kaj Sencimigado de Desegnoj kun Sistema Konzolo
- Intel Agilex F-Series Transceiver-SoC Development Kit User Guide
1.7. Testante la Aparataro-Dezajno Ekzample
Post kiam vi kompilas la Interlaken (2a Generacio) Intel FPGA IP-kerndezajno ekzample kaj agordi vian aparaton, vi povas uzi la Sistemkonzolon por programi la IP-kernon kaj ĝiajn enigitajn Denaskajn PHY IP-kernregistrojn.
Sekvu ĉi tiujn paŝojn por aperigi la Sistemkonzolon kaj testi la aparatan dezajnon ekzample:
- En la programaro Intel Quartus Prime Pro Edition, en la menuo Iloj, alklaku Sistemajn Sencimigajn Ilojn ➤ Sistemkonzolo.
- Ŝanĝu al laample_instalado_dir>ekzample_design/ hwtest dosierujo.
- Por malfermi ligon al la JTAG majstro, tajpu la jenan komandon: source sysconsole_testbench.tcl
- Vi povas ŝalti internan serian loopback-reĝimon kun la sekva dezajno ekzample ordonas:
a. stat: Presas ĝeneralajn statusajn informojn.
b. sys_reset: Rekomencigas la sistemon.
c. loop_on: Ŝaltas internan serian loopback.
d. run_example_design: Rulas la dezajnon ekzample.
Noto: Vi devas ruli komandon loop_on antaŭ run_example_design komando.
La run_example_design rulas la sekvajn komandojn en sinsekvo:
sys_reset->stat->gen_on->stat->gen_off.
Noto: Kiam vi elektas la opcion Ebligi adaptan ŝarĝon mola IP, la run_example_design-komando plenumas la komencan adaptan kalibradon ĉe RX-flanko rulante la komandon run_load_PMA_configuration. - Vi povas malŝalti internan serian loopback-reĝimon kun la sekva dezajno ekzample komando:
a. loop_off: Malŝaltas internan serian loopback. - Vi povas programi la IP-kernon kun la sekva aldona dezajno ekzample ordonas:
a. gen_on: Ebligas pakgeneratoron.
b. gen_off: Malŝaltas pakgeneratoron.
c. run_test_loop: Rulas la teston por fojojn por E-kahelo NRZ kaj PAM4 varioj.
d. clear_err: Forigas ĉiujn gluajn erarbitojn.
e. set_test_mode : Agordas teston por funkcii en specifa reĝimo.
f. get_test_mode: Presas la nunan testreĝimon.
g. starigis_grandecon : Agordas krevan grandecon en bajtoj.
h. get_burst_size: Presas informojn pri kreva grandeco.
La sukcesa testo presas mesaĝon HW_TEST:PASS. Malsupre estas la trapasaj kriterioj por provkuro:
- Neniuj eraroj por CRC32, CRC24, kaj kontrolilo.
- Transdonitaj SOPoj kaj EOPoj devus kongrui kun ricevitaj.
La sekva sampla eligo ilustras sukcesan provon en Interlaken-reĝimo:
INFO: INFO: Ĉesu generi pakaĵojn
==== STATORAPORTO ====
TX KHz: 402813
RX KHz: 402813
Oftaj seruroj: 0x0000ff
TX PLL-ŝlosilo: 0x000001
Vicigi: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
vortŝloso: 0x0000ff
sinkroniga seruro: 0x0000ff
CRC32-eraroj: 0
CRC24-eraroj: 0
Kontrolaj eraroj: 0
FIFO eraraj flagoj: 0x000000
SOP-oj elsenditaj: 1087913770
EOP-oj elsenditaj: 1087913770
SOPoj ricevitaj: 1087913770
EOPoj ricevitaj: 1087913770
ECC korektita: 0
ECC-eraro: 0
Pasis 161 sekundoj ekde ekfunkciigo
HW_TEST : PASI
La sukcesa testo presas HW_TEST : PASI-mesaĝon. Malsupre estas la trapasaj kriterioj por provkuro:
- Neniuj eraroj por CRC32, CRC24, kaj kontrolilo.
- Transdonitaj SOPoj kaj EOPoj devus kongrui kun ricevitaj.
La sekva sampla eligo ilustras sukcesan provon en Interlaken Lookaside-reĝimo:
INFO: INFO: Ĉesu generi pakaĵojn
==== STATORAPORTO ====
TX KHz: 402813
RX KHz: 402812
Oftaj seruroj: 0x000fff
TX PLL-ŝlosilo: 0x000001
Vicigi: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
vortŝloso: 0x000fff
sinkroniga seruro: 0x000fff
CRC32-eraroj: 0
CRC24-eraroj: 0
Kontrolaj eraroj: 0
SOP-oj elsenditaj: 461
EOP-oj elsenditaj: 461
SOPoj ricevitaj: 461
EOPoj ricevitaj: 461
Pasis 171 sekundoj ekde ekfunkciigo
HW_TEST : PASI
Dezajno Ekzample Priskribo
La dezajno ekzample montras la funkciojn de la Interlaken IP-kerno.
Rilataj Informoj
Interlaken (dua Generacio) FPGA IP Uzantgvidilo
2.1. Dezajno Ekzample Konduto
Por testi la dezajnon en aparataro, tajpu la jenajn komandojn en la Sistemkonzolo::
- Fonto de la aranĝo file:
% fontoample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Rulu la teston:
% run_example_design - La Interlaken (dua generacio) hardvardezajno ekzample kompletigas la sekvajn paŝojn:
a. Restarigas la IP de Interlaken (2a Generacio).
b. Agordas la IP de Interlaken (2a Generacio) en interna loopback-reĝimo.
c. Sendas fluon de Interlaken-pakaĵetoj kun antaŭdifinitaj datumoj en la utila ŝarĝo al la TX-uzanttransiga interfaco de la IP-kerno.
d. Kontrolas la ricevitajn pakaĵojn kaj raportas la staton. La paka kontrolilo inkluzivita en la aparataro-dezajno ekzampleo provizas la jenajn bazajn pakaĵkontrolajn kapablojn:
• Kontrolas ke la elsendita paka sekvenco estas ĝusta.
• Kontrolas ke la ricevitaj datumoj kongruas kun la atendataj valoroj certigante kaj la komenco de pakaĵeto (SOP) kaj fino de pakaĵeto (EOP) kalkuloj vicigas dum datumoj estas transdonitaj kaj ricevitaj.
2.2. Interfaco Signaloj
Tabelo 5. Dezajno Ekzample Interfaco Signaloj
| Haveno Nomo | Direkto | Larĝo (Bitoj) | Priskribo |
| mgmt_clk | Enigo | 1 | Enigo de la sistema horloĝo. Horloĝfrekvenco devas esti 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Enigo | 2-jan | Transceptora referenca horloĝo. Veturas la RX CDR PLL. |
| Haveno Nomo | Direkto | Larĝo (Bitoj) | Priskribo |
| pll_ref_clk[1] disponeblas nur kiam vi ebligas Konservu neuzatan Notu: radioriceviloj por PAM4 parametro en E-kahelo PAM4-reĝimo IP-varioj. |
|||
| rx_pin | Enigo | Nombro de lenoj | Ricevilo SERDES-datumpinglo. |
| tx_pin | Eligo | Nombro de lenoj | Transsendu datumojn de SERDES. |
| rx_pin_n | Enigo | Nombro de lenoj | Ricevilo SERDES-datumpinglo. Ĉi tiu signalo disponeblas nur en E-kahelo PAM4-reĝima aparatvarioj. |
| tx_pin_n | Eligo | Nombro de lenoj | Transsendu datumojn de SERDES. Ĉi tiu signalo disponeblas nur en E-kahelo PAM4-reĝima aparatvarioj. |
| mac_clk_pll_ref | Enigo | 1 | Ĉi tiu signalo devas esti pelita de PLL kaj devas uzi la saman horloĝfonton kiu veturas la pll_ref_clk. Ĉi tiu signalo disponeblas nur en E-kahelo PAM4-reĝima aparatvarioj. |
| usr_pb_reset_n | Enigo | 1 | Sistemo rekomencigita. |
Rilataj Informoj
Interfaco Signaloj
2.3. Registri Mapon
Notu:
- Dezajno Ekzample registradreso komenciĝas per 0x20** dum la Interlaken IP-kernregistradreso komenciĝas per 0x10**.
- Alirkodo: RO—Nur Legado, kaj RW—Legado/Skribu.
- Sistemkonzolo legas la dezajnon ekzample registras kaj raportas la testan staton sur la ekrano.
Tabelo 6. Dezajno Ekzample Register Map for Interlaken Design Example
| Ofseto | Nomo | Aliro | Priskribo |
| 8'h00 | Rezervita | ||
| 8'h01 | Rezervita | ||
| 8'h02 | Sistemo PLL rekomencigita | RO | La sekvaj bitoj indikas peton pri rekomencigo de la sistemo PLL kaj ebliga valoro: • Bito [0] – sys_pll_rst_req • Bito [1] – sys_pll_rst_en |
| 8'h03 | RX-leno vicigita | RO | Indikas la RX-lenan paraleligon. |
| 8'h04 | VORTO ŝlosita | RO | [NUM_LANES–1:0] – Identigo pri vorto (bloko) limoj. |
(2) Kiam vi ebligas Konservu neuzatajn transceptorajn kanalojn por PAM4-parametro, plia referenca horloĝa haveno estas aldonita por konservi la neuzatan sklavan kanalon PAM4.
| Ofseto | Nomo | Aliro | Priskribo |
| 8'h05 | Sinkronigo ŝlosita | RO | [NUM_LANES–1:0] – Metaframa sinkronigo. |
| 8'h06 – 8'h09 | CRC32-erarokalkulo | RO | Indikas la erarkalkulon de CRC32. |
| 8'h0A | CRC24-erarokalkulo | RO | Indikas la erarkalkulon de CRC24. |
| 8'h0B | Superfluo/Subfluo signalo | RO | Sekvaj bitoj indikas: • Bito [3] – TX subflua signalo • Bito [2] – TX superflua signalo • Bito [1] – RX-superflua signalo |
| 8'h0C | SOP-kalkulo | RO | Indikas la nombron da SOP. |
| 8'h0D | EOP-kalkulo | RO | Indikas la nombron da EOP |
| 8'h0E | Erarkalkulo | RO | Indikas la nombron da jenaj eraroj: • Perdo de laŭliniigo • Kontraŭleĝa kontrolvorto • Kontraŭleĝa kadra ŝablono • Mankas SOP aŭ EOP-indikilo |
| 8'h0F | send_data_mm_clk | RW | Skribu 1 al bito [0] por ebligi la generatoran signalon. |
| 8'h10 | Kontrolilo-eraro | Indikas la kontrolilan eraron. (SOP-dateneraro, Kanala numero-eraro kaj PLD-dateneraro) | |
| 8'h11 | Sistemo PLL-ŝlosilo | RO | Bito [0] indikas PLL-ŝlosindikon. |
| 8'h14 | TX SOP-kalkulo | RO | Indikas nombron da SOP generita de la pakaĵetgeneratoro. |
| 8'h15 | TX EOP-kalkulo | RO | Indikas nombron da EOP generita de la pakaĵetgeneratoro. |
| 8'h16 | Daŭra pako | RW | Skribu 1 al bito [0] por ebligi la kontinuan pakaĵon. |
| 8'h39 | ECC-erarokalkulo | RO | Indikas nombron da ECC-eraroj. |
| 8'h40 | ECC korektis erarkalkulon | RO | Indikas nombron da korektitaj ECC-eraroj. |
Tabelo 7. Dezajno Ekzample Register Map for Interlaken Look-aside Design Example
Uzu ĉi tiun registran mapon kiam vi generas la dezajnon ekzample kun Enable Interlaken Look-side-reĝimo parametro ŝaltita.
| Ofseto | Nomo | Aliro | Priskribo |
| 8'h00 | Rezervita | ||
| 8'h01 | Nombrilo | RO | Skribu 1 al bito [0] por malbari TX kaj RX-nombrilon egalan biton. |
| 8'h02 | Sistemo PLL rekomencigita | RO | La sekvaj bitoj indikas peton pri rekomencigo de la sistemo PLL kaj ebliga valoro: • Bito [0] – sys_pll_rst_req • Bito [1] – sys_pll_rst_en |
| 8'h03 | RX-leno vicigita | RO | Indikas la RX-lenan paraleligon. |
| 8'h04 | VORTO ŝlosita | RO | [NUM_LANES–1:0] – Identigo pri vorto (bloko) limoj. |
| 8'h05 | Sinkronigo ŝlosita | RO | [NUM_LANES–1:0] – Metaframa sinkronigo. |
| 8'h06 – 8'h09 | CRC32-erarokalkulo | RO | Indikas la erarkalkulon de CRC32. |
| 8'h0A | CRC24-erarokalkulo | RO | Indikas la erarkalkulon de CRC24. |
| Ofseto | Nomo | Aliro | Priskribo |
| 8'h0B | Rezervita | ||
| 8'h0C | SOP-kalkulo | RO | Indikas la nombron da SOP. |
| 8'h0D | EOP-kalkulo | RO | Indikas la nombron da EOP |
| 8'h0E | Erarkalkulo | RO | Indikas la nombron da jenaj eraroj: • Perdo de laŭliniigo • Kontraŭleĝa kontrolvorto • Kontraŭleĝa kadra ŝablono • Mankas SOP aŭ EOP-indikilo |
| 8'h0F | send_data_mm_clk | RW | Skribu 1 al bito [0] por ebligi la generatoran signalon. |
| 8'h10 | Kontrolilo-eraro | RO | Indikas la kontrolilan eraron. (SOP-dateneraro, Kanala numero-eraro kaj PLD-dateneraro) |
| 8'h11 | Sistemo PLL-ŝlosilo | RO | Bito [0] indikas PLL-ŝlosindikon. |
| 8'h13 | Latencia kalkulo | RO | Indikas nombron da latenteco. |
| 8'h14 | TX SOP-kalkulo | RO | Indikas nombron da SOP generita de la pakaĵetgeneratoro. |
| 8'h15 | TX EOP-kalkulo | RO | Indikas nombron da EOP generita de la pakaĵetgeneratoro. |
| 8'h16 | Daŭra pako | RO | Skribu 1 al bito [0] por ebligi la kontinuan pakaĵon. |
| 8'h17 | TX kaj RX nombrilo egalas | RW | Indikas TX kaj RX-nombrilo estas egalaj. |
| 8'h23 | Ebligu latentecon | WO | Skribu 1 al bito [0] por ebligi latencmezuradon. |
| 8'h24 | Latencia preta | RO | Indikas latencia mezurado estas preta. |
Interlaken (dua generacio) Intel Agilex FPGA IP Design Example Arkivoj de Uzantgvidilo
Por la plej novaj kaj antaŭaj versioj de ĉi tiu uzantgvidilo, raportu al la Interlaken (dua Generacio) Intel Agilex FPGA IP Design Example Uzantgvidilo HTML-versio. Elektu la version kaj alklaku Elŝuti. Se IP aŭ programara versio ne estas listigita, validas la uzantgvidilo por la antaŭa IP aŭ programara versio.
IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ pli posta, IP-kernoj havas novan IP-versiadskemon.
Dokumenta Reviziohistorio por Interlaken (dua generacio) Intel Agilex FPGA IP Design Example Uzantgvidilo
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| 2022.08.03 | 21.3 | 20.0.1 | Korektis la aparaton OPN por la Intel Agilex F-Series Transceiver-SoC Development Kit. |
| 2021.10.04 | 21.3 | 20.0.1 | • Aldonita subteno por QuestaSim-simulilo. • Forigita subteno por NCSim-simulilo. |
| 2021.02.24 | 20.4 | 20.0.1 | • Aldonitaj informoj pri konservado de la neuzata transceptorkanalo por PAM4 en sekcio: Hardware Design Example Komponantoj. • Aldonita la pll_ref_clk[1] signala priskribo en sekcio: Interfaco Signaloj. |
| 2020.12.14 | 20.4 | 20.0.0 | • Ĝisdatigita sample aparataro-testproduktaĵo por Interlaken-reĝimo kaj Interlaken-Aparte-reĝimo en sekcio Testing the Hardware Design Example. • Ĝisdatigita registromapo por Interlaken Look-side-dezajno ekzample en sekcio Registru Mapo. • Aldonita trapasanta kriterio por sukcesa aparataro-testo en sekcio Testing the Hardware Design Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Korektita komando por ruli la komencan adaptan kalibradon ĉe RX-flanko en Testing the Hardware Design Example sekcio. |
| 2020.06.22 | 20.2 | 19.3.0 | • La dezajno ekzample estas disponebla por Interlaken Rigardu-flanken reĝimo. • Testado de aparataro de la dezajno ekzample estas disponebla por varioj de aparatoj Intel Agilex. • Aldonita Figuro: Altnivela Blokdiagramo por Interlaken (2a Generacio) Dezajno Ekzample. • Ĝisdatigitaj sekvaj sekcioj: – Postuloj pri aparataro kaj programaro – Dosieruja Strukturo • Modifis la sekvajn figurojn por inkluzivi ĝisdatigon pri Interlaken-flanken: – Figuro: Interlaken (2a Generacio) Aparataro Dezajno Ekzample High Nivela Blokdiagramo por E-kahelo NRZ-Reĝimo Varioj – Figuro: Interlaken (2a Generacio) Aparataro Dezajno Ekzample Altnivela Blokdiagramo por E- tile PAM4-Reĝimo-Varioj • Ĝisdatigita Figuro: IP Parametro Redaktilo. • Aldonitaj informoj pri la frekvencaj agordoj en la horloĝkontrola aplikaĵo en la sekcio Kompilado kaj Agordo de la Dezajno Eksample en Aparataro. |
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
|
• Aldonitaj provaj eligoj por la Interlaken Aparte en la sekvaj sekcioj: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Forigita clk100. La mgmt_clk funkcias kiel referenca horloĝo al la IO PLL en la sekvanta: |
| 2019.07.01 | 19.2 | 19.2 | Komenca eldono. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
ISO
9001:2015
Registrita
Interlaken (dua generacio) Intel® Agilex™ FPGA IP Design Example Uzantgvidilo
Enreta versio
Sendu Rimarkojn
ID: 683800
UG-20239
Versio: 2022.08.03
Dokumentoj/Rimedoj
 |
intel Interlaken (dua generacio) Agilex FPGA IP Design Example [pdf] Uzantogvidilo Interlaken 2-a Generacio Agilex FPGA IP Design Example, Interlaken, 2-a Generacio Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
