Interlaken (Generasi 2) Intel ®
Agilex™ FPGA IP Design Example
Pandhuan pangguna

Pandhuan wiwitan cepet

Interlaken (Generasi 2) FPGA IP inti menehi testbench simulasi lan ex desain hardwareample sing ndhukung kompilasi lan testing hardware. Nalika sampeyan nggawe desain example, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware. Desain example uga kasedhiya kanggo fitur Interlaken Deleng-aside.
Testbench lan desain example ndhukung mode NRZ lan PAM4 kanggo piranti E-tile. Inti IP FPGA Interlaken (Generasi 2) ngasilake desain examples kanggo kabeh kombinasi didhukung saka nomer dalan lan tarif data.

Gambar 1. Langkah Pengembangan Desain Example

Desain inti IP Interlaken (Generasi 2) example ndhukung fitur ing ngisor iki:

• TX internal kanggo mode loopback serial RX
• Ngasilake paket ukuran tetep kanthi otomatis
• Kapabilitas mriksa paket dhasar
• Kemampuan kanggo nggunakake System Console kanggo ngreset desain kanggo tujuan testing maneh
• adaptasi PMA

Gambar 2. Diagram Blok tingkat dhuwur kanggo Desain Interlaken (Generasi 2) Example

Informasi sing gegandhengan

• Interlaken (Generasi 2) FPGA IP User Guide
• Interlaken (Generasi 2) Intel FPGA IP Release Cathetan

1.1. Persyaratan Hardware lan Piranti Lunak
Kanggo nyoba mantanampdesain, nggunakake hardware lan software ing ngisor iki:

• Piranti lunak Intel® Prime Pro Edition versi 21.3
• Konsol Sistem
• Simulator sing didhukung:
  — Siemens* EDA ModelSim* SE utawa QuestaSim*
  — Synopsys* VCS*
  - Irama * Xcelium *
• Kit Pengembangan Transceiver-SoC Intel Agilex® Quartus™ F-Series (AGFB014R24A2E2V)

Informasi sing gegandhengan
Intel Agilex F-Series Transceiver-SoC Development Kit Pandhuan pangguna
1.2. Struktur Direktori
Desain inti IP Interlaken (Generasi 2) example file direktori ngemot ing ngisor iki kui files kanggo desain example.
Gambar 3. Struktur Direktori Generasi Interlaken (Generasi 2) Example Desain

Konfigurasi hardware, simulasi, lan tes files dumunung ingample_installation_dir>/uflex_ilk_0_example_design.
Tabel 1. Interlaken (Generasi 2) IP Core Hardware Design Example File Katrangan
Iki files ana ingample_installation_dir>/uflex_ilk_0_example_design/ exampdirektori le_design/quartus.

File Jeneng	Katrangan
example_design.qpf	Proyek Intel Quartus Prime file.
example_design.qsf	Setelan proyek Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Watesan Desain Synopsys file. Sampeyan bisa nyalin lan ngowahi kanggo desain sampeyan dhewe.
sysconsole_testbench.tcl	Utama file kanggo ngakses System Console

Tabel 2. Interlaken (Generasi 2) IP inti Testbench File Katrangan
Iki file ana ingample_installation_dir>/uflex_ilk_0_example_design/ exampdirektori le_design/rtl.

File jeneng	Katrangan
top_tb.sv	Testbench tingkat paling dhuwur file.

Tabel 3. nterlaken (2. Generasi) IP inti Testbench Scripts
Iki files ana ingample_installation_dir>/uflex_ilk_0_example_design/ exampdirektori le_design/testbench.

File jeneng	Katrangan
vcstest.sh	Skrip VCS kanggo mbukak testbench.
vlog_pro.do	Skrip ModelSim SE utawa QuestaSim kanggo mbukak testbench.
xcelium.sh	Skrip Xcelium kanggo mbukak testbench.

1.3. Desain Hardware Example Komponen
mantanampdesain le nyambung sistem lan jam referensi PLL lan komponen desain dibutuhake. mantanample desain configures inti IP ing mode loopback internal lan ngasilake paket ing antarmuka transfer data pangguna TX inti IP. Inti IP ngirim paket kasebut ing jalur loopback internal liwat transceiver.
Sawise panrima inti IP nampa paket ing path loopback, proses Interlaken paket lan ngirim ing antarmuka transfer data pangguna RX. mantanample desain mriksa sing paket ditampa lan ditularaké cocog.
Hardware example desain kalebu PLLs external. Sampeyan bisa mriksa teks sing cetha files kanggo view sampkode le sing ngleksanakake siji cara bisa kanggo nyambung PLLs external kanggo Interlaken (Generasi 2) FPGA IP.
Desain hardware Interlaken (Generasi 2) example kalebu komponen ing ngisor iki:

1. Interlaken (Generasi 2) FPGA IP
2. Generator Paket lan Pemeriksa Paket
3. JTAG controller sing komunikasi karo System Console. Sampeyan komunikasi karo logika klien liwat System Console.

Gambar 4. Desain Perangkat Keras Interlaken (Generasi 2) ExampDiagram Blok Tingkat Dhuwur kanggo Variasi Mode NRZ E-tile

Desain hardware Interlaken (Generasi 2) example sing target variasi mode PAM4 E-tile mbutuhake jam tambahan mac_clkin sing IO PLL ngasilake. PLL iki kudu nggunakake jam referensi padha sing drive pll_ref_clk.

Gambar 5. Desain Perangkat Keras Interlaken (Generasi 2) Example Tingkat Dhuwur
Diagram Blok kanggo E-tile PAM4 Mode Variasi

Kanggo variasi mode PAM4 E-tile, nalika sampeyan ngaktifake saluran transceiver sing ora digunakake kanggo parameter PAM4, ditambahake port jam referensi tambahan (pll_ref_clk [1]). Port iki kudu didorong ing frekuensi sing padha kaya sing ditegesake ing editor parameter IP (Referensi frekuensi jam kanggo saluran sing diawetake). Simpen saluran transceiver sing ora digunakake kanggo PAM4 opsional. Pin lan alangan sing gegandhengan karo jam iki katon ing QSF nalika sampeyan milih Intel Stratix® 10 utawa kit pangembangan Intel Agilex kanggo generasi desain.
Kanggo desain exampsimulasi, testbench tansah nemtokake frekuensi padha kanggo pll_ref_clk [0] lan pll_ref_clk [1].
Informasi sing gegandhengan
Intel Agilex F-Series Transceiver-SoC Development Kit Pandhuan pangguna
1.4. Nggawe Desain

Gambar 6. Tata cara

Tindakake langkah iki kanggo generate hardware exampdesain lan testbench:

1. Ing piranti lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard kanggo nggawe proyek Intel Quartus Prime anyar, utawa klik File ➤ Open Project kanggo mbukak proyek Intel Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti.
2. Nemtokake kulawarga piranti Agilex lan pilih piranti kanggo desain sampeyan.
3. Ing Katalog IP, temokake lan klik kaping pindho Interlaken (Generasi 2) Intel FPGA IP. Jendhela New IP Variant katon.
4. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
5. Klik OK. Editor parameter katon.
   Gambar 7. ExampTab Desain ing Interlaken (Generasi 2) Intel FPGA IP Parameter Editor
6. Ing tab IP, nemtokake paramèter kanggo variasi inti IP sampeyan.
7. Ing tab Adaptasi PMA, nemtokake parameter adaptasi PMA yen sampeyan arep nggunakake adaptasi PMA kanggo variasi piranti E-tile.
   Langkah iki opsional:
   • Pilih opsi Aktifake adaptation load soft IP.
   Cathetan: Sampeyan kudu ngaktifake opsi Aktifake Native PHY Debug Master Endpoint (NPDME) ing tab IP nalika adaptasi PMA diaktifake.
   • Pilih prasetel adaptasi PMA kanggo parameter Pilih adaptasi PMA.
   • Klik PMA Adaptation Preload kanggo mbukak paramèter adaptasi awal lan terus-terusan.
   • Nemtokake nomer konfigurasi PMA kanggo ndhukung nalika sawetara konfigurasi PMA diaktifake nggunakake Jumlah parameter konfigurasi PMA.
   • Pilih konfigurasi PMA kanggo mbukak utawa nyimpen nggunakake Pilih konfigurasi PMA kanggo mbukak utawa nyimpen.
   • Klik Muat adaptasi saka konfigurasi PMA sing dipilih kanggo mbukak setelan konfigurasi PMA sing dipilih.
   Kanggo informasi luwih lengkap babagan paramèter adaptasi PMA, waca E-tile Transceiver PHY User Guide.
8. Ing Examptab Desain, pilih pilihan Simulasi kanggo generate testbench, lan pilih pilihan Sintesis kanggo generate ex hardwareampngrancang.
   Cathetan: Sampeyan kudu milih paling ora salah siji opsi Simulasi utawa Sintesis ngasilake Example Desain Files.
9. Kanggo Format HDL Generated, mung Verilog kasedhiya.
10. Kanggo Target Development Kit pilih pilihan cocok.
    Cathetan: Opsi Intel Agilex F-Series Transceiver SoC Development Kit mung kasedhiya nalika proyek sampeyan nemtokake jeneng piranti Intel Agilex diwiwiti karo AGFA012 utawa AGFA014. Nalika sampeyan milih pilihan Development Kit, tugas pin disetel miturut nomer bagean piranti Intel Agilex Development Kit AGFB014R24A2E2V lan bisa beda-beda saka piranti sing dipilih. Yen sampeyan arep kanggo nyoba desain ing hardware ing PCB beda, pilih Ora ana pilihan pembangunan kit lan nggawe assignments pin cocok ing .qsf. file.
11. Klik Generate Examplan Desain. Pilih ExampJendhela Direktori Desain katon.
12. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (uflex_ilk_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori.
13. Klik OK.

Informasi sing gegandhengan

• Intel Agilex F-Series Transceiver-SoC Development Kit Pandhuan pangguna
• E-tile Transceiver PHY User Guide

1.5. Simulating Design Examping Testbench
Waca Interlaken (Generasi 2) Desain Perangkat Keras Example Blok Tingkat Dhuwur kanggo E-tile NRZ Mode Variasi lan Interlaken (Generasi 2) Desain Hardware Example Blok Tingkat Dhuwur kanggo E-tile PAM4 Mode Variasi diagram pemblokiran saka testbench simulasi.

Gambar 8. Tata cara

Tindakake langkah iki kanggo simulasi testbench:

1. Ing command prompt, ganti menyang direktori simulasi testbench. Direktori punikaample_installation_dir>/misample_design / testbench kanggo piranti Intel Agilex.
2. Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator. Skrip sampeyan kudu mriksa manawa jumlah SOP lan EOP cocog sawise simulasi rampung. Waca Tabel Langkah-langkah kanggo Run Simulasi.
   Tabel 4. Langkah-langkah kanggo Run Simulasi

   Simulator	instruksi
   ModelSim SE utawa QuestaSim	Ing baris printah, ketik -do vlog_pro.do. Yen luwih seneng simulasi tanpa mbukak GUI ModelSim, ketik vsim -c -do vlog_pro.do
   VCS	Ing baris printah, ketik sh vcstest.sh
   Xcelium	Ing baris printah, ketik sh xcelium.sh

3. Analisis asil. Simulasi sukses ngirim lan nampa paket, lan nampilake "Test LULUS".

Testbench kanggo desain example ngrampungake tugas ing ngisor iki:

• Instantiates Interlaken (Generasi 2) Intel FPGA IP.
• Nyetak status PHY.
• Priksa sinkronisasi metaframe (SYNC_LOCK) lan wates tembung (Blok) (WORD_LOCK).
• Ngenteni jalur individu dikunci lan didadekake siji.
• Miwiti ngirim paket.
• Priksa statistik paket:
  - Kasalahan CRC24
  - SOP
  - EOPs

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses ing mode Interlaken:
*********************************************
INFO: Ngenteni jalur didadekake siji.
Kabeh jalur panrima wis didadekake siji lan siap nampa lalu lintas.
*************************************************** *
*************************************************** *
INFO: Mulai ngirim paket
*************************************************** *
*************************************************** *
INFO: Stop ngirim paket
*************************************************** *
*************************************************** *
INFO: Priksa statistik paket
*************************************************** *
Kasalahan CRC 24 dilaporake: 0
SOP sing dikirim: 100
EOP sing ditularake: 100
SOP sing ditampa: 100
EOPs ditampa: 100
Jumlah kesalahan ECC: 0
*************************************************** *
INFO: Tes LULUS
*************************************************** *
Cathetan: Desain Interlaken example simulasi testbench ngirim 100 paket lan nampa 100 paket.
Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses ing mode Interlaken Look-aside:
Priksa TX lan RX Counter witjaksono utawa ora.
———————————————————
READ_MM: alamat 4000014 = 00000001.
———————————————————
De-assert Counter bit witjaksono.
———————————————————
WRITE_MM: alamat 4000001 entuk 00000001.
WRITE_MM: alamat 4000001 entuk 00000000.
———————————————————
RX_SOP KONTER.
———————————————————
READ_MM: alamat 400000c = 0000006a.
———————————————————
RX_EOP KONTER.
READ_MM: alamat 400000d = 0000006a.
———————————————————
READ_MM: alamat 4000010 = 00000000.
———————————————————
Tampilan Laporan Akhir.
———————————————————
0 Kasalahan sing Dideteksi
0 kasalahan CRC24 kacarita
106 SOP dikirim
106 EOPs ditularaké
106 SOP ditampa
106 EOP ditampa
———————————————————
Rampung Simulasi
———————————————————
TES LULUS
———————————————————
Cathetan: Jumlah paket (SOP lan EOP) beda-beda saben jalur ing desain Interlaken Lookaside exampsimulasi sampl output.
Informasi sing gegandhengan
Desain Hardware Example Komponen ing kaca 6
1.6. Kompilasi lan Konfigurasi Desain Examping Hardware

Gambar 9. Tata cara

Kanggo ngumpulake lan mbukak test demonstrasi ing ex hardwareampdesain, tindakake langkah iki:

1. Priksa hardware exampgenerasi desain le lengkap.
2. Ing piranti lunak Intel Quartus Prime Pro Edition, bukak proyek Intel Quartus Primeample_installation_dir>/misample_design/quartus/ example_design.qpf>.
3. Ing menu Processing, klik Start Compilation.
4. Sawise kompilasi sukses, a .sof file kasedhiya ing direktori sing ditemtokake.
   Tindakake langkah iki kanggo program hardware exampDesain ing piranti Intel Agilex:
5. Sambungake Intel Agilex F-Series Transceiver-SoC Development Kit menyang komputer inang.
   b. Bukak aplikasi Kontrol Jam, yaiku bagean saka kit pangembangan, lan nyetel frekuensi anyar kanggo desain example. Ing ngisor iki setelan frekuensi ing aplikasi Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Setel menyang Nilai saka pll_ref_clk (1) saben requirement desain.
   c. Pada menu Tools, klik Programmer.
   d. Pada Programmer, klik Hardware Setup.
   e. Pilih piranti pemrograman.
   f. Pilih lan tambahake Kit Pengembangan Transceiver-SoC Intel Agilex F-Series sing bisa nyambungake sesi Intel Quartus Prime.
   g. Priksa manawa Mode disetel menyang JTAG.
   h. Pilih piranti Intel Agilex banjur klik Tambah Piranti. Programmer nampilake diagram blok sambungan antarane piranti ing papan sampeyan.
   i. Ing baris karo .sof Panjenengan, mriksa kothak kanggo .sof.
   j. Centhang kothak ing kolom Program / Konfigurasi.
   k. Klik Mulai.

Informasi sing gegandhengan

• Pemrograman Piranti Intel FPGA ing kaca 0
• Nganalisis lan Debugging Designs karo System Console
• Intel Agilex F-Series Transceiver-SoC Development Kit Pandhuan pangguna

1.7. Nguji Desain Hardware Example
Sawise sampeyan ngumpulake Interlaken (Generasi 2) Intel FPGA IP inti desain example lan ngatur piranti, sampeyan bisa nggunakake System Console kanggo program inti IP lan ndhaftar inti Native PHY IP sawijining ditempelake.
Tindakake langkah iki kanggo mbukak Konsol Sistem lan nyoba desain hardware example:

1. Ing piranti lunak Intel Quartus Prime Pro Edition, ing menu Tools, klik System Debugging Tools ➤ System Console.
2. Ganti menyangample_installation_dir>misampdirektori le_design/ hwtest.
3. Kanggo mbukak sambungan menyang JTAG master, ketik printah ing ngisor iki: sumber sysconsole_testbench.tcl
4. Sampeyan bisa nguripake mode loopback serial internal karo ex desain ing ngisor ikiample printah:
   a. stat: Prints info status umum.
   b. sys_reset: Ngreset sistem.
   c. loop_on: Nguripake loopback serial internal.
   d. run_example_design: Nganggo desain example.
   Cathetan: Sampeyan kudu mbukak perintah loop_on sadurunge run_exampprintah le_design.
   Run_example_design nglakokake perintah ing ngisor iki kanthi urutan:
   sys_reset->stat->gen_on->stat->gen_off.
   Cathetan: Nalika sampeyan milih pilihan Aktifake adaptasi mbukak soft IP, run_exampprintah le_design nindakake kalibrasi adaptasi awal ing sisih RX kanthi mbukak printah run_load_PMA_configuration.
5. Sampeyan bisa mateni mode loopback serial internal karo ex desain ing ngisor ikiampdhawuh:
   a. loop_off: Pateni loopback serial internal.
6. Sampeyan bisa program inti IP karo ex desain tambahan ing ngisor ikiample printah:
   a. gen_on: Ngaktifake generator paket.
   b. gen_off: Mateni generator paket.
   c. run_test_loop: Nganggo tes kanggo kaping kanggo E-tile NRZ lan PAM4 variasi.
   d. clear_err: Mbusak kabeh bit kesalahan lengket.
   e. set_test_mode : Nyetel test kanggo mbukak ing mode tartamtu.
   f. get_test_mode: Prints mode test saiki.
   g. set_burst_size : Nyetel ukuran burst ing bita.
   h. get_burst_size: Prints informasi ukuran burst.

Tes sing sukses nyithak pesen HW_TEST:LULUS. Ing ngisor iki minangka kritéria lulus kanggo uji coba:

• Ora ana kesalahan kanggo CRC32, CRC24, lan checker.
• SOP lan EOP sing dikirim kudu cocog karo sing ditampa.

Ing ngisor iki sampOutput kasebut nggambarake uji coba sing sukses ing mode Interlaken:
INFO: INFO: Stop generate packtes
==== LAPORAN STATUS ====
TX KHz: 402813
RX KHz: 402813
Kunci frekuensi: 0x0000ff
Kunci PLL TX: 0x000001
Selaras: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
kunci tembung: 0x0000ff
kunci sinkronisasi: 0x0000ff
Kasalahan CRC32: 0
Kasalahan CRC24: 0
Kasalahan pamriksa: 0
Gendéra salah FIFO: 0x000000
SOP dikirim: 1087913770
EOPs dikirim: 1087913770
SOP sing ditampa: 1087913770
EOP ditampa: 1087913770
ECC didandani: 0
ECC kesalahan: 0
Wis 161 detik wiwit powerup
HW_TEST : LULUS
Tes sing sukses nyithak HW_TEST : pesen LULUS. Ing ngisor iki minangka kritéria lulus kanggo uji coba:

• Ora ana kesalahan kanggo CRC32, CRC24, lan checker.
• SOP lan EOP sing dikirim kudu cocog karo sing ditampa.

Ing ngisor iki sampOutput kasebut nggambarake uji coba sing sukses ing mode Interlaken Lookaside:
INFO: INFO: Stop generate packtes
==== LAPORAN STATUS ====
TX KHz: 402813
RX KHz: 402812
Kunci frekuensi: 0x000fff
Kunci PLL TX: 0x000001
Selaras: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
kunci tembung: 0x000fff
kunci sinkronisasi: 0x000fff
Kasalahan CRC32: 0
Kasalahan CRC24: 0
Kasalahan pamriksa: 0
SOP dikirim: 461
EOPs dikirim: 461
SOP sing ditampa: 461
EOP ditampa: 461
Wis 171 detik wiwit powerup
HW_TEST : LULUS

Desain Example Katrangan

Desain example nduduhake fungsi inti Interlaken IP.
Informasi sing gegandhengan
Interlaken (Generasi 2) FPGA IP User Guide
2.1. Desain Exampkelakuane
Kanggo nguji desain ing hardware, ketik printah ing ngisor iki ing System Console::

1. Sumber setelan file:
   % sumberample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Jalanake tes:
   % run_example_design
3. Desain hardware Interlaken (Generasi 2) example ngrampungake langkah-langkah ing ngisor iki:
   a. Reset IP Interlaken (Generasi 2).
   b. Konfigurasi IP Interlaken (Generasi 2) ing mode loopback internal.
   c. Ngirim stream paket Interlaken kanthi data sing wis ditemtokake ing muatan menyang antarmuka transfer data pangguna TX saka inti IP.
   d. Priksa paket sing ditampa lan laporan status. Checker paket kalebu ing desain hardware example nyedhiyakake kapabilitas pamriksa paket dhasar ing ngisor iki:
   • Priksa manawa urutan paket sing dikirim wis bener.
   • Priksa manawa data sing ditampa cocog karo nilai sing dikarepake kanthi mesthekake yen wiwitan paket (SOP) lan pungkasan paket (EOP) diitung selaras nalika data lagi dikirim lan ditampa.

2.2. Sinyal Antarmuka
Tabel 5. Desain ExampSinyal Antarmuka

Jeneng Port	arah	Jembar (Bit)	Katrangan
mgmt_clk	Input	1	Input jam sistem. Frekuensi jam kudu 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-Jan	Jam referensi Transceiver. Nyopir RX CDR PLL.

Jeneng Port	arah	Jembar (Bit)	Katrangan
			pll_ref_clk [1] mung kasedhiya yen sampeyan ngaktifake Simpen sing ora digunakake Cathetan: saluran transceiver kanggo PAM4 parameter ing E-tile PAM4 mode IP variasi.
rx_pin	Input	Jumlah lajur	Pin data panampa SERDES.
tx_pin	Output	Jumlah lajur	Kirimake pin data SERDES.
rx_pin_n	Input	Jumlah lajur	Pin data panampa SERDES. Sinyal iki mung kasedhiya ing variasi piranti E-tile PAM4.
tx_pin_n	Output	Jumlah lajur	Kirimake pin data SERDES. Sinyal iki mung kasedhiya ing variasi piranti E-tile PAM4.
mac_clk_pll_ref	Input	1	Sinyal iki kudu mimpin dening PLL lan kudu nggunakake sumber jam padha sing drive pll_ref_clk. Sinyal iki mung kasedhiya ing variasi piranti E-tile PAM4.
usr_pb_reset_n	Input	1	Ngreset sistem.

Informasi sing gegandhengan
Sinyal Antarmuka
2.3. Register Peta
Cathetan:

• Desain Example ndhaftar alamat diwiwiti karo 0x20 ** nalika Interlaken IP inti ndhaftar alamat diwiwiti karo 0x10 **.
• Kode akses: RO—Mung Waca, lan RW—Waca/Tulis.
• Konsol sistem maca desain example ndhaptar lan laporan status test ing layar.

Tabel 6. Desain Example Register Peta kanggo Interlaken Design Example

Offset	jeneng	Akses	Katrangan
8h00	dilindhungi
8h01	dilindhungi
8h02	Reset sistem PLL	RO	Bit ing ngisor iki nuduhake panjalukan reset PLL sistem lan ngaktifake nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	RX lane didadekake siji	RO	Nuduhake keselarasan lane RX.
8h04	WORD dikunci	RO	[NUM_LANES–1:0] – Identifikasi wates tembung (blok).

(2) Nalika sampeyan ngaktifake Simpen saluran transceiver sing ora digunakake kanggo parameter PAM4, ditambahake port jam referensi tambahan kanggo ngreksa saluran budak PAM4 sing ora digunakake.

Offset	jeneng	Akses	Katrangan
8h05	Sinkronisasi dikunci	RO	[NUM_LANES–1:0] – Sinkronisasi Metaframe.
8'h06 - 8'h09	Jumlah kesalahan CRC32	RO	Nuduhake count kesalahan CRC32.
8 h0a	Jumlah kesalahan CRC24	RO	Nuduhake count kesalahan CRC24.
8h0b	Sinyal Overflow/Underflow	RO	Bit ing ngisor iki nuduhake: • Bit [3] - sinyal underflow TX • Bit [2] – sinyal kebanjiran TX • Bit [1] – Sinyal overflow RX
8h0c	Jumlah SOP	RO	Nuduhake nomer SOP.
8h0d	Jumlah EOP	RO	Nuduhake nomer EOP
8h0e	Etungan kesalahan	RO	Nuduhake jumlah kesalahan ing ngisor iki: • Mundhut alignment lane • Tembung kontrol ilegal • Pola framing ilegal • Ora ana indikator SOP utawa EOP
8h0f	send_data_mm_clk	RW	Tulis 1 nganti bit [0] kanggo ngaktifake sinyal generator.
8h10	Kesalahan mriksa		Nuduhake kesalahan mriksa. (Kesalahan data SOP, kesalahan nomer saluran, lan kesalahan data PLD)
8h11	Sistem PLL lock	RO	Bit [0] nuduhake indikasi kunci PLL.
8h14	TX SOP count	RO	Nuduhake nomer SOP sing digawe dening generator paket.
8h15	TX EOP count	RO	Nuduhake nomer EOP sing digawe dening generator paket.
8h16	Paket terus menerus	RW	Tulis 1 nganti bit [0] kanggo ngaktifake paket terus-terusan.
8h39	ECC kesalahan count	RO	Nuduhake nomer kasalahan ECC.
8h40	ECC didandani count kesalahan	RO	Nuduhake nomer kasalahan ECC didandani.

Tabel 7. Desain Example Register Peta kanggo Interlaken Deleng-aside Design Example
Gunakake peta ndhaptar iki nalika sampeyan nggawe ex desainample karo Aktifake parameter mode Interlaken Deleng-aside diuripake.

Offset	jeneng	Akses	Katrangan
8h00	dilindhungi
8h01	Counter reset	RO	Tulis 1 kanggo dicokot [0] kanggo mbusak TX lan RX counter dicokot witjaksono.
8h02	Reset sistem PLL	RO	Bit ing ngisor iki nuduhake panjalukan reset PLL sistem lan ngaktifake nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	RX lane didadekake siji	RO	Nuduhake keselarasan lane RX.
8h04	WORD dikunci	RO	[NUM_LANES–1:0] – Identifikasi wates tembung (blok).
8h05	Sinkronisasi dikunci	RO	[NUM_LANES–1:0] – Sinkronisasi Metaframe.
8'h06 - 8'h09	Jumlah kesalahan CRC32	RO	Nuduhake count kesalahan CRC32.
8 h0a	Jumlah kesalahan CRC24	RO	Nuduhake count kesalahan CRC24.

Offset	jeneng	Akses	Katrangan
8h0b	dilindhungi
8h0c	Jumlah SOP	RO	Nuduhake nomer SOP.
8h0d	Jumlah EOP	RO	Nuduhake nomer EOP
8h0e	Etungan kesalahan	RO	Nuduhake jumlah kesalahan ing ngisor iki: • Mundhut alignment lane • Tembung kontrol ilegal • Pola framing ilegal • Ora ana indikator SOP utawa EOP
8h0f	send_data_mm_clk	RW	Tulis 1 nganti bit [0] kanggo ngaktifake sinyal generator.
8h10	Kesalahan mriksa	RO	Nuduhake kesalahan mriksa. (Kesalahan data SOP, kesalahan nomer saluran, lan kesalahan data PLD)
8h11	Sistem PLL lock	RO	Bit [0] nuduhake indikasi kunci PLL.
8h13	Jumlah latensi	RO	Nuduhake nomer latensi.
8h14	TX SOP count	RO	Nuduhake nomer SOP sing digawe dening generator paket.
8h15	TX EOP count	RO	Nuduhake nomer EOP sing digawe dening generator paket.
8h16	Paket terus menerus	RO	Tulis 1 nganti bit [0] kanggo ngaktifake paket terus-terusan.
8h17	TX lan RX counter witjaksono	RW	Nuduhake TX lan RX counter padha.
8h23	Aktifake latensi	WO	Tulis 1 nganti bit [0] kanggo ngaktifake pangukuran latensi.
8h24	Latency siap	RO	Nuduhake pangukuran latensi wis siyap.

Interlaken (Generasi 2) Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna

Kanggo versi paling anyar lan sadurungé saka pandhuan pangguna iki, waca ing Interlaken (2nd Generasi) Intel Agilex FPGA IP Design Example Pandhuan pangguna versi HTML. Pilih versi banjur klik Download. Yen IP utawa versi piranti lunak ora kadhaptar, pandhuan pangguna kanggo IP utawa versi piranti lunak sadurunge ditrapake.
Versi IP padha karo versi piranti lunak Intel Quartus Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, inti IP duwe skema versi IP anyar.

Riwayat Revisi Dokumen kanggo Interlaken (Generasi 2) Intel Agilex FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2022.08.03	21.3	20.0.1	Ndandani OPN piranti kanggo Kit Pengembangan Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• Added support kanggo QuestaSim simulator. • Dibusak support kanggo NCSim simulator.
2021.02.24	20.4	20.0.1	• informasi Added bab ngreksa saluran transceiver sing ora digunakake kanggo PAM4 ing bagean: Hardware Design Example Komponen. • Added pll_ref_clk [1] gambaran sinyal ing bagean: Interface Signals.
2020.12.14	20.4	20.0.0	• Dianyari sampoutput test hardware kanggo mode Interlaken lan mode Interlaken Deleng-aside ing bagean Testing Hardware Design Example. • Dianyari ndhaftar map kanggo Interlaken Deleng-aside desain example ing bagean Register Peta. • Added kritéria maringaken kanggo sukses hardware test roto ing bagean Testing Hardware Design Example.
2020.10.16	20.2	19.3.0	Didandani printah kanggo mbukak kalibrasi adaptasi dhisikan ing sisih RX ing Testing Hardware Design Exampbagean le.
2020.06.22	20.2	19.3.0	• Desain example kasedhiya kanggo Interlaken Deleng- mode aside. • testing Hardware saka desain example kasedhiya kanggo variasi piranti Intel Agilex. • Tokoh sing ditambahake: Diagram Blok tingkat dhuwur kanggo Interlaken (Generasi 2) Desain Example. • Dianyari bagean ing ngisor iki: - Persyaratan Hardware lan Software - Struktur Direktori • Ngowahi angka ing ngisor iki kanggo nyakup nganyari sing gegandhengan karo Interlaken Look-aside: – Gambar: Interlaken (Generasi 2) Desain Perangkat Keras Example Dhuwur Diagram Blok Tingkat kanggo Variasi Mode E-tile NRZ – Gambar: Interlaken (Generasi 2) Desain Perangkat Keras Example Dhuwur Level Block Diagram kanggo E- kothak PAM4 Mode Variasi • Dianyari Gambar: IP Parameter Editor. • Informasi sing ditambahake babagan setelan frekuensi ing aplikasi kontrol jam ing bagean Kompilasi lan Konfigurasi Desain Examping Hardware.

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
			• Nambahake output test run kanggo Interlaken Look- ing bagean ing ngisor iki: - Simulasi Desain Examping Testbench – Nguji Desain Hardware Example • Nambahake sinyal anyar ing bagean Sinyal Antarmuka: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Added ndhaftar map kanggo Interlaken Deleng-aside desain example ing bagean: Register Map.
2019.09.30	19.3	19.2.1	Dibusak clk100. Ing mgmt_clk serves minangka jam referensi kanggo IO PLL ing ngisor iki: • Gambar: Interlaken (Generasi 2) Desain Perangkat Keras ExampDiagram Blok Tingkat Dhuwur kanggo Variasi Mode NRZ E-tile. • Gambar: Interlaken (Generasi 2) Desain Perangkat Keras ExampDiagram Blok Tingkat Dhuwur kanggo Variasi Mode PAM4 E-tile.
2019.07.01	19.2	19.2	Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
ISO
9001:2015
Kadhaftar
Interlaken (Generasi 2) Intel® Agilex™ FPGA IP Design Example Pandhuan pangguna

Versi Online
Kirimi Umpan Balik
Nomer Kode : 683800
UG-20239
Versi: 2022.08.03

Dokumen / Sumber Daya

intel Interlaken (Generasi 2) Agilex FPGA IP Design Example [pdf] Pandhuan pangguna Interlaken 2nd Generasi Agilex FPGA IP Design Example, Interlaken, 2nd Generasi Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, Desain IP Example

Referensi

• Manual pangguna