Interlaken (2-р үе) Intel ®
Агилекс™ FPGA IP Design Example
Хэрэглэгчийн гарын авлага
Түргэн эхлүүлэх гарын авлага
Interlaken (2-р үеийн) FPGA IP цөм нь симуляцийн тест болон техник хангамжийн дизайныг өгдөг.ampэмхэтгэл болон техник хангамжийн туршилтыг дэмждэг le. Та дизайныг үүсгэх үед example, параметр засварлагч автоматаар үүсгэдэг fileТехник хангамжид загварыг загварчлах, эмхэтгэх, туршихад шаардлагатай. Дизайны өмнөхample нь мөн Interlaken-д харагдах функцийг ашиглах боломжтой.
Testbench болон дизайн өмнөхample нь E-хавтан төхөөрөмжүүдийн хувьд NRZ болон PAM4 горимыг дэмждэг. Interlaken (2-р үеийн) FPGA IP цөм нь дизайныг үүсгэдэгampэгнээний тоо болон өгөгдлийн хурдыг дэмжсэн бүх хослолд зориулсан les.
Зураг 1. Дизайныг хөгжүүлэх алхамууд Example
Interlaken (2-р үеийн) IP үндсэн дизайн өмнөхample нь дараах функцуудыг дэмждэг:
- Дотоод TX-аас RX-ийн цуваа буцах горим
- Тогтмол хэмжээтэй пакетуудыг автоматаар үүсгэдэг
- Пакет шалгах үндсэн чадварууд
- Дахин турших зорилгоор дизайныг дахин тохируулахын тулд Системийн консолыг ашиглах чадвар
- PMA дасан зохицох
Зураг 2. Interlaken (2-р үеийн) дизайны өндөр түвшний блок диаграмм Example
Холбогдох мэдээлэл
- Interlaken (2-р үеийн) FPGA IP хэрэглэгчийн гарын авлага
- Interlaken (2-р үеийн) Intel FPGA IP хувилбарын тэмдэглэл
1.1. Техник хангамж, програм хангамжийн шаардлага
Эксийг шалгахын тулдampдизайн хийхдээ дараах техник хангамж, программ хангамжийг ашиглана:
- Intel® Prime Pro Edition програм хангамжийн хувилбар 21.3
- Системийн консол
- Дэмжигдсэн симуляторууд:
— Siemens* EDA ModelSim* SE эсвэл QuestaSim*
- Synopsys* VCS*
— Cadence* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)
Холбогдох мэдээлэл
Intel Agilex F-Series Transceiver-SoC Development Kit Хэрэглэгчийн гарын авлага
1.2. Лавлах бүтэц
Interlaken (2-р үеийн) IP үндсэн дизайн өмнөхample file сангууд нь дараах үүсгэгдсэн зүйлсийг агуулна files дизайны хувьд example.
Зураг 3. Үүсгэсэн Интерлакены лавлах бүтэц (2-р үе) Example дизайн
Техник хангамжийн тохиргоо, загварчлал, туршилт file-д байрладагample_суулгах_дир>/uflex_ilk_0_example_design.
Хүснэгт 1. Interlaken (2-р үеийн) IP үндсэн техник хангамжийн дизайн Example File Тодорхойлолт
Эдгээр file-д байнаample_суулгах_дир>/uflex_ilk_0_example_design/ жишээ ньample_design/quartus лавлах.
| File Нэр | Тодорхойлолт |
| example_design.qpf | Intel Quartus Prime төсөл file. |
| example_design.qsf | Intel Quartus Prime төслийн тохиргоо file |
| example_design.sdc jtag_timing_template.sdc | Synopsys дизайны хязгаарлалт file. Та өөрийн загварт зориулж хуулж, өөрчлөх боломжтой. |
| sysconsole_testbench.tcl | Үндсэн file Системийн консол руу нэвтрэх |
Хүснэгт 2. Interlaken (2-р үеийн) IP Core Testbench File Тодорхойлолт
Энэ file -д байдагample_суулгах_дир>/uflex_ilk_0_example_design/ жишээ ньample_design/rtl лавлах.
| File Нэр | Тодорхойлолт |
| top_tb.sv | Дээд түвшний туршилтын тавцан file. |
Хүснэгт 3. nterlaken (2-р үеийн) IP Core Testbench Scripts
Эдгээр file-д байнаample_суулгах_дир>/uflex_ilk_0_example_design/ жишээ ньample_design/testbench лавлах.
| File Нэр | Тодорхойлолт |
| vcstest.sh | Testbench-ийг ажиллуулах VCS скрипт. |
| vlog_pro.do | Testbench-ийг ажиллуулахын тулд ModelSim SE эсвэл QuestaSim скрипт. |
| xcelium.sh | Testbench-ийг ажиллуулах Xcelium скрипт. |
1.3. Тоног төхөөрөмжийн дизайн Example Бүрэлдэхүүн хэсгүүд
эксample дизайн нь системийн болон PLL лавлах цаг болон шаардлагатай дизайны бүрэлдэхүүн хэсгүүдийг холбодог. эксample дизайн нь IP цөмийг дотоод давталтын горимд тохируулж, IP үндсэн TX хэрэглэгчийн өгөгдөл дамжуулах интерфейс дээр пакетуудыг үүсгэдэг. IP цөм нь эдгээр пакетуудыг дамжуулагчаар дамжуулан дотоод давталтын замд илгээдэг.
IP цөм хүлээн авагч нь буцах зам дээрх пакетуудыг хүлээн авсны дараа Interlaken пакетуудыг боловсруулж RX хэрэглэгчийн өгөгдөл дамжуулах интерфейс дээр дамжуулдаг. эксample дизайн нь хүлээн авсан болон дамжуулсан пакетууд таарч байгаа эсэхийг шалгадаг.
Техник хангамжийн өмнөхample дизайн нь гадаад PLL-г агуулдаг. Та тодорхой текстийг шалгаж болно files to view sampГадаад PLL-үүдийг Interlaken (2-р үеийн) FPGA IP-тэй холбох боломжит нэг аргыг хэрэгжүүлдэг код.
Interlaken (2-р үеийн) тоног төхөөрөмжийн дизайн өмнөхample нь дараахь бүрэлдэхүүн хэсгүүдийг агуулдаг.
- Interlaken (2-р үеийн) FPGA IP
- Пакет үүсгэгч ба Пакет шалгагч
- JTAG Системийн консолтой холбогддог хянагч. Та системийн консолоор дамжуулан үйлчлүүлэгчийн логиктой холбогддог.
Зураг 4. Interlaken (2-р үеийн) Тоног төхөөрөмжийн дизайн Example Цахим хавтангийн NRZ горимын өөрчлөлтийн өндөр түвшний блок диаграмм
Interlaken (2-р үеийн) тоног төхөөрөмжийн дизайн өмнөхampE-tile PAM4 горимын өөрчлөлтийг онилсон le нь IO PLL-ийн үүсгэдэг нэмэлт mac_clkin цагийг шаарддаг. Энэ PLL нь pll_ref_clk-г удирддаг ижил лавлах цагийг ашиглах ёстой.
Зураг 5. Interlaken (2-р үеийн) Тоног төхөөрөмжийн дизайн ExampӨндөр түвшний
Цахим хавтангийн PAM4 горимын өөрчлөлтүүдийн блок диаграмм
E-tile PAM4 горимын хувилбаруудын хувьд PAM4 параметрт ашиглагдаагүй дамжуулагчийн сувгуудыг хадгалах тохиргоог идэвхжүүлэхэд нэмэлт лавлах цагны порт нэмэгдэнэ (pll_ref_clk [1]). Энэ порт нь IP параметрийн засварлагч (Хадгалагдсан сувгуудын лавлах цагийн давтамж) -д тодорхойлсон давтамжтай ижил давтамжтайгаар ажиллах ёстой. PAM4-д ашиглагдаагүй дамжуулагчийн сувгуудыг хадгалах нь сонголттой. Загвар үүсгэхийн тулд Intel Stratix® 10 эсвэл Intel Agilex хөгжүүлэлтийн иж бүрдлийг сонгоход энэ цаганд оноогдсон зүү болон холбогдох хязгаарлалтууд QSF-д харагдана.
Дизайны хувьд жишээ ньampСимуляцийн хувьд testbench нь pll_ref_clk[0] болон pll_ref_clk[1]-ийн давтамжийг үргэлж тодорхойлдог.
Холбогдох мэдээлэл
Intel Agilex F-Series Transceiver-SoC Development Kit Хэрэглэгчийн гарын авлага
1.4. Дизайныг бий болгох
Зураг 6. Процедур
Техник хангамжийг үүсгэхийн тулд эдгээр алхмуудыг дагана ууample дизайн ба туршилтын тавцан:
- Intel Quartus Prime Pro Edition програм хангамж дээр дарна уу File ➤ Шинэ Төслийн шидтэнг ашиглан шинэ Intel Quartus Prime төсөл үүсгэх эсвэл товшино уу File ➤ Одоо байгаа Intel Quartus Prime төслийг нээх Төслийг нээнэ үү. Шидтэн таныг төхөөрөмжийг зааж өгөхийг хүсэх болно.
- Agilex төхөөрөмжийн гэр бүлийг тодорхойлж, загвартаа тохирох төхөөрөмжийг сонгоно уу.
- IP каталогоос Interlaken (2-р үеийн) Intel FPGA IP-г олоод давхар товшино уу. Шинэ IP хувилбарын цонх гарч ирнэ.
- Дээд түвшний нэрийг зааж өгнө үү таны хувийн IP хувилбарт зориулсан. Параметр засварлагч нь IP хувилбарын тохиргоог a-д хадгалдаг file нэрлэсэн .ip.
- OK дарна уу. Параметр засварлагч гарч ирнэ.
Зураг 7. Жишээ ньample Design Tab Interlaken (2-р үеийн) Intel FPGA IP параметрийн засварлагч
- IP таб дээр өөрийн IP үндсэн өөрчлөлтийн параметрүүдийг зааж өгнө үү.
- PMA дасан зохицох таб дээр, хэрэв та өөрийн цахим хавтангийн төхөөрөмжийн хувилбаруудад PMA дасан зохицохыг ашиглахаар төлөвлөж байгаа бол PMA дасан зохицох параметрүүдийг зааж өгнө үү.
Энэ алхам нь сонголттой:
• Enable Adaptation load soft IP сонголтыг сонгоно уу.
Тайлбар: Та PMA дасан зохицохыг идэвхжүүлсэн үед IP таб дээрх Native PHY дибаг хийх мастер төгсгөлийн цэгийг (NPDME) идэвхжүүлэх хэрэгтэй.
• PMA дасан зохицохын тулд PMA дасан зохицох тохиргоог сонгох Параметр сонгох.
• Анхны болон тасралтгүй дасан зохицох параметрүүдийг ачаалахын тулд PMA Adaptation Preload дээр дарна уу.
• Number of PMA тохиргооны параметрийг ашиглан олон PMA тохиргоог идэвхжүүлсэн үед дэмжих PMA тохиргооны тоог зааж өгнө үү.
• Ачаалах эсвэл хадгалах PMA тохиргоог сонго ашиглан ямар PMA тохиргоог ачаалах эсвэл хадгалахаа сонгоно уу.
• Сонгосон PMA тохиргооны тохиргоог ачаалахын тулд сонгосон PMA тохиргооноос Load adaptation дээр дарна уу.
PMA дасан зохицох параметрүүдийн талаар дэлгэрэнгүй мэдээллийг E-tile Transceiver PHY хэрэглэгчийн гарын авлагаас авна уу. - Экс дээрample Дизайн таб дээр Simulation сонголтыг сонгоод testbench үүсгэх ба Synthesis сонголтыг сонгоод техник хангамжийг үүсгэнэ үү.ample дизайн.
Тайлбар: Та Ex-ийг үүсгэх Simulation эсвэл Synthesis сонголтуудаас дор хаяж нэгийг нь сонгох ёстойample дизайн Files. - Үүсгэсэн HDL форматын хувьд зөвхөн Verilog ашиглах боломжтой.
- Зорилтот хөгжлийн багцын хувьд тохирох сонголтыг сонгоно уу.
Тайлбар: Intel Agilex F-Series Transceiver SoC Development Kit сонголт нь таны төсөл AGFA012 эсвэл AGFA014-ээс эхэлсэн Intel Agilex төхөөрөмжийн нэрийг зааж өгсөн тохиолдолд л боломжтой. Та "Хөгжлийн хэрэгсэл" сонголтыг сонгох үед зүү хуваарилалтыг Intel Agilex Development Kit төхөөрөмжийн AGFB014R24A2E2V дугаарын дагуу тохируулах бөгөөд таны сонгосон төхөөрөмжөөс ялгаатай байж болно. Хэрэв та дизайныг өөр ПХБ дээр техник хангамж дээр туршихаар төлөвлөж байгаа бол No Development kit сонголтыг сонгоод .qsf-д тохирох зүү оноолтыг хийнэ үү. file. - Ex Generate дээр дарна ууample Дизайн. Сонгох Example Design Directory цонх гарч ирнэ.
- Хэрэв та дизайныг өөрчлөхийг хүсвэл өмнөхample лавлах зам эсвэл харуулсан өгөгдмөлөөс нэр (uflex_ilk_0_example_design), шинэ зам руу орж шинэ дизайныг бичнэ үүampлавлах нэр.
- OK дарна уу.
Холбогдох мэдээлэл
- Intel Agilex F-Series Transceiver-SoC Development Kit Хэрэглэгчийн гарын авлага
- Цахим хавтан дамжуулагч PHY хэрэглэгчийн гарын авлага
1.5. Дизайныг дуурайх Example Testbench
Interlaken (2-р үеийн) тоног төхөөрөмжийн дизайны жишээг үзнэ үүample E-хавтангийн NRZ горимын өөрчлөлт ба Интерлакен (2-р үеийн) техник хангамжийн дизайнд зориулсан өндөр түвшний блок.ample E-tile PAM4 Mode Variations-д зориулсан Өндөр түвшний блок симуляцийн туршилтын блок диаграммууд.
Зураг 8. Процедур
Туршилтын самбарыг дуурайхын тулд дараах алхмуудыг дагана уу.
- Тушаал хүлээх мөрөнд testbench симуляцийн лавлах руу шилжинэ үү. Лавлах ньample_installation_dir>/exampIntel Agilex төхөөрөмжүүдэд зориулсан le_design/ testbench.
- Өөрийн сонгосон дэмжигдсэн симуляторын симуляцийн скриптийг ажиллуул. Скрипт нь симулятор дахь testbench-ийг эмхэтгэж ажиллуулдаг. Таны скрипт симуляци дууссаны дараа SOP болон EOP тоолол таарч байгаа эсэхийг шалгах ёстой. Загварчлалыг ажиллуулах алхмуудыг хүснэгтээс үзнэ үү.
Хүснэгт 4. Загварчлалыг ажиллуулах алхамуудСимулятор Заавар ModelSim SE эсвэл QuestaSim Тушаалын мөрөнд -do vlog_pro.do гэж бичнэ үү. Хэрэв та ModelSim GUI-г оруулахгүйгээр загварчлахыг илүүд үзэж байвал vsim -c -do vlog_pro.do гэж бичнэ үү. VCS Тушаалын мөрөнд sh vcstest.sh гэж бичнэ үү Xcelium Тушаалын мөрөнд sh xcelium.sh гэж бичнэ үү - Үр дүнд дүн шинжилгээ хийх. Амжилттай симуляци нь пакетуудыг илгээж, хүлээн авч, "Туршилтыг ТАТСАН" гэж харуулдаг.
Дизайны туршилтын тавцан эксample дараах ажлуудыг гүйцэтгэнэ.
- Interlaken (2-р үеийн) Intel FPGA IP-г үүсгэнэ.
- PHY статусыг хэвлэнэ.
- Метафрэймийн синхрончлол (SYNC_LOCK) болон үгийн (блок) хил хязгаарыг (WORD_LOCK) шалгана.
- Тусдаа эгнээг түгжиж, зэрэгцүүлэхийг хүлээнэ.
- Пакетуудыг дамжуулж эхэлнэ.
- Пакет статистикийг шалгана:
- CRC24 алдаа
- SOPs
- EOPs
Дараахь сample гаралт нь Interlaken горимд амжилттай симуляцийн туршилтыг харуулж байна:
*****************************************
МЭДЭЭЛЭЛ: Замуудыг зэрэгцүүлэхийг хүлээж байна.
Бүх хүлээн авагчийн эгнээ зэрэгцэж, урсгалыг хүлээн авахад бэлэн байна.
****************************************************
****************************************************
МЭДЭЭ: Пакет дамжуулж эхэлнэ
****************************************************
****************************************************
МЭДЭЭЛЭЛ: Пакет дамжуулахаа зогсоо
****************************************************
****************************************************
МЭДЭЭ: Пакетуудын статистикийг шалгаж байна
****************************************************
CRC 24 алдаа мэдээлсэн: 0
Дамжуулсан SOP: 100
Дамжуулсан EOP: 100
Хүлээн авсан SOP: 100
Хүлээн авсан EOP: 100
ECC алдааны тоо: 0
****************************************************
МЭДЭЭЛЭЛ: Шалгалтанд тэнцсэн
****************************************************
Жич: Интерлакены дизайн эксample simulation testbench нь 100 пакет илгээж, 100 пакет хүлээн авдаг.
Дараахь сample гаралт нь Интерлакены хажуу тийш харах горимд амжилттай симуляцийн туршилт хийснийг харуулж байна:
TX болон RX Counter тэнцүү эсэхийг шалгана уу.
————————————————————
READ_MM: хаяг 4000014 = 00000001.
————————————————————
Баталгаажуулах тоолуур тэнцүү бит.
————————————————————
WRITE_MM: 4000001 хаяг нь 00000001 болно.
WRITE_MM: 4000001 хаяг нь 00000000 болно.
————————————————————
RX_SOP COUNTER.
————————————————————
READ_MM: хаяг 400000c = 0000006a.
————————————————————
RX_EOP ТООЛОГЧ.
READ_MM: хаяг 400000d = 0000006a.
————————————————————
READ_MM: хаяг 4000010 = 00000000.
————————————————————
Эцсийн тайланг харуулах.
————————————————————
0 Илэрсэн алдаа
0 CRC24 алдаа мэдээлсэн
106 SOP дамжуулагдсан
106 EOP дамжуулагдсан
106 SOP хүлээн авсан
106 EOP хүлээн авсан
————————————————————
Загварчлалыг дуусгах
————————————————————
ТУРШИЛТ ДАМЖСАН
————————————————————
Жич: Пакетуудын тоо (SOPs болон EOPs) нь Interlaken Lookaside дизайны өмнөх эгнээ тус бүрт өөр өөр байдаг.ample симуляци sample гаралт.
Холбогдох мэдээлэл
Тоног төхөөрөмжийн дизайн Example Бүрэлдэхүүн хэсгүүд 6-р хуудас
1.6. Дизайныг эмхэтгэх ба тохируулах Example in Техник хангамж
Зураг 9. Процедур
Техник хангамж дээр үзүүлэх туршилтыг эмхэтгэх, ажиллуулахampдизайн хийхдээ дараах алхмуудыг дагана уу:
- Техник хангамжийг баталгаажуулна ууample дизайны үе шат дууссан.
- Intel Quartus Prime Pro Edition програм хангамжид Intel Quartus Prime төслийг нээнэ үүample_installation_dir>/example_design/quartus/ жишээ ньample_design.qpf>.
- Боловсруулалт цэсний Эмхэтгэлийг эхлүүлэх дээр дарна уу.
- Амжилттай эмхэтгэсний дараа .sof file таны заасан лавлахаас авах боломжтой.
Техник хангамжийг програмчлахын тулд эдгээр алхмуудыг дагана ууampIntel Agilex төхөөрөмж дээрх дизайн: - Intel Agilex F-Series Transceiver-SoC Development Kit-ийг хост компьютерт холбоно уу.
б. Хөгжүүлэлтийн багцын нэг хэсэг болох Clock Control програмыг ажиллуулж, өмнөх загварт шинэ давтамж тохируулна уу.ample. Clock Control програмын давтамжийн тохиргоог доор харуулав.
• Si5338 (U37), CLK1- 100 МГц
• Si5338 (U36), CLK2- 153.6 МГц
• Si549 (Y2), OUT- Өөрийн дизайны шаардлагад нийцүүлэн pll_ref_clk (1) утгыг тохируулна уу.
в. Хэрэгслийн цэснээс Программист дээр дарна уу.
г. Программист дотроос "Тоног төхөөрөмжийн тохиргоо" дээр дарна уу.
д. Програмчлалын төхөөрөмжийг сонгоно уу.
е. Таны Intel Quartus Prime сессийг холбож болох Intel Agilex F-Series Transceiver-SoC Development Kit-ийг сонгоод нэмнэ үү.
g. Горимыг J гэж тохируулсан эсэхийг шалгана ууTAG.
h. Intel Agilex төхөөрөмжийг сонгоод Add Device дээр дарна уу. Программист нь таны самбар дээрх төхөөрөмжүүдийн хоорондох холболтын блок диаграммыг харуулдаг.
би. Таны .sof-ийн эгнээнд .sof-ийн нүдийг шалгана уу.
j. Хөтөлбөр/Тохиргоо баганын нүдийг чагтална уу.
к. Start дарна уу.
Холбогдох мэдээлэл
- Intel FPGA төхөөрөмжүүдийг програмчлах 0-р хуудсанд
- Системийн консол ашиглан дизайнд дүн шинжилгээ хийж, дибаг хийх
- Intel Agilex F-Series Transceiver-SoC Development Kit Хэрэглэгчийн гарын авлага
1.7. Техник хангамжийн дизайныг турших Example
Та Interlaken (2-р үеийн) Intel FPGA IP үндсэн дизайныг эмхэтгэсний дарааampТа төхөөрөмжөө тохируулж, системийн консолыг ашиглан IP цөм болон түүний суулгагдсан Native PHY IP үндсэн бүртгэлийг програмчлах боломжтой.
Системийн консолыг нээж, техник хангамжийн дизайныг шалгахын тулд эдгээр алхмуудыг дагана ууampле:
- Intel Quartus Prime Pro Edition програм хангамжийн Tools цэснээс System Debugging Tools ➤ System Console дээр дарна уу.
- руу өөрчлөхample_installation_dir>жишээ ньample_design/ hwtest лавлах.
- J-тэй холболт нээхийн тулдTAG мастер, дараах тушаалыг бичнэ үү: source sysconsole_testbench.tcl
- Та дараах загвараар дотоод цуваа эргүүлэх горимыг асааж болноample тушаалууд:
а. stat: Ерөнхий төлөвийн мэдээллийг хэвлэнэ.
б. sys_reset: Системийг дахин тохируулна.
в. loop_on: Дотоод цуваа давталтыг асаана.
г. run_example_design: Өмнөх загварыг ажиллуулдагample.
Тайлбар: Та run_ex-ээс өмнө loop_on командыг ажиллуулах ёстойample_design тушаал.
run_example_design нь дараах тушаалуудыг дарааллаар ажиллуулдаг.
sys_reset->stat->gen_on->stat->gen_off.
Тайлбар: Enable Adaptation load soft IP сонголтыг сонгохдоо run_example_design тушаал нь run_load_PMA_configuration командыг ажиллуулж RX тал дээр анхны дасан зохицох тохируулгыг гүйцэтгэдэг. - Та дараах загвараар дотоод цуваа эргүүлэх горимыг унтрааж болноample тушаал:
а. loop_off: Дотоод цуваа давталтыг унтраана. - Та IP цөмийг дараах нэмэлт загвараар програмчилж болноample тушаалууд:
а. gen_on: Пакет үүсгэгчийг идэвхжүүлдэг.
б. gen_off: Пакет үүсгэгчийг идэвхгүй болгодог.
в. run_test_loop: Тестийг ажиллуулна E-хавтангийн NRZ болон PAM4 хувилбаруудад зориулсан хугацаа.
г. clear_err: Бүх наалттай алдааны битүүдийг арилгана.
д. туршилтын_горимыг тохируулах : Тодорхой горимд ажиллуулах тестийг тохируулна.
е. get_test_mode: Одоогийн туршилтын горимыг хэвлэнэ.
g. тэсрэлт_хэмжээг тохируулах : Тэсрэлтийн хэмжээг байтаар тохируулна.
h. get_burst_size: Burst хэмжээний мэдээллийг хэвлэнэ.
Амжилттай тест нь HW_TEST:PASS мессежийг хэвлэнэ. Туршилтанд тэнцэх шалгуурыг доор харуулав.
- CRC32, CRC24, шалгагч дээр алдаа байхгүй.
- Дамжуулсан SOP болон EOP нь хүлээн авсантай тохирч байх ёстой.
Дараахь сample гаралт нь Интерлакены горимд амжилттай туршилт хийснийг харуулж байна:
МЭДЭЭЛЭЛ: МЭДЭЭЛЭЛ: Пакет үүсгэхээ зогсоо
==== БАЙДЛЫН ТАЙЛАН ====
TX KHz: 402813
RX KHz: 402813
Давтамжийн түгжээ: 0x0000ff
TX PLL түгжээ: 0x000001
Зэрэгцүүлэх: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
үгийн түгжээ: 0x0000ff
Синхрончлолын түгжээ: 0x0000ff
CRC32 алдаа: 0
CRC24 алдаа: 0
Шалгагчийн алдаа: 0
FIFO алдааны туг: 0x000000
Дамжуулсан SOP: 1087913770
Дамжуулсан EOP: 1087913770
Хүлээн авсан SOP: 1087913770
Хүлээн авсан EOP: 1087913770
ECC зассан: 0
ECC алдаа: 0
Ачааласнаас хойш 161 секунд өнгөрсөн
HW_TEST: ТЭНЦҮҮЛЭХ
Амжилттай туршилт нь HW_TEST : PASS мессежийг хэвлэнэ. Туршилтанд тэнцэх шалгуурыг доор харуулав.
- CRC32, CRC24, шалгагч дээр алдаа байхгүй.
- Дамжуулсан SOP болон EOP нь хүлээн авсантай тохирч байх ёстой.
Дараахь сample гаралт нь Interlaken Lookaside горимд амжилттай туршилт хийснийг харуулж байна:
МЭДЭЭЛЭЛ: МЭДЭЭЛЭЛ: Пакет үүсгэхээ зогсоо
==== БАЙДЛЫН ТАЙЛАН ====
TX KHz: 402813
RX KHz: 402812
Давтамжийн түгжээ: 0x000fff
TX PLL түгжээ: 0x000001
Зэрэгцүүлэх: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
үгийн түгжээ: 0x000fff
Синхрончлолын түгжээ: 0x000fff
CRC32 алдаа: 0
CRC24 алдаа: 0
Шалгагчийн алдаа: 0
Дамжуулсан SOP: 461
Дамжуулсан EOP: 461
Хүлээн авсан SOP: 461
Хүлээн авсан EOP: 461
Ачааласнаас хойш 171 секунд өнгөрсөн
HW_TEST: ТЭНЦҮҮЛЭХ
Дизайн Example Тодорхойлолт
Дизайны өмнөхample нь Interlaken IP цөмийн функцуудыг харуулдаг.
Холбогдох мэдээлэл
Interlaken (2-р үеийн) FPGA IP хэрэглэгчийн гарын авлага
2.1. Дизайн Exampзан төлөв
Техник хангамжийн дизайныг шалгахын тулд Системийн консол дээр дараах тушаалуудыг бичнэ үү:
- Тохиргооны эх сурвалж file:
% эх үүсвэрample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Туршилтыг ажиллуул:
% run_example_design - Interlaken (2-р үеийн) тоног төхөөрөмжийн дизайн өмнөхample дараах алхмуудыг гүйцэтгэнэ.
а. Interlaken (2-р үеийн) IP-г дахин тохируулна.
б. Interlaken (2-р үеийн) IP-г дотоод давталтын горимд тохируулна.
в. Ачаа доторх урьдчилан тодорхойлсон өгөгдөл бүхий Interlaken пакетуудын урсгалыг IP цөмийн TX хэрэглэгчийн өгөгдөл дамжуулах интерфейс рүү илгээдэг.
г. Хүлээн авсан пакетуудыг шалгаж, статусыг мэдээлдэг. Пакет шалгагч нь техник хангамжийн загварт багтсанample нь дараах үндсэн багц шалгах боломжуудыг хангадаг:
• Дамжуулсан пакетын дараалал зөв эсэхийг шалгана.
• Өгөгдлийг дамжуулах, хүлээн авах явцад багцын эхлэл (SOP) болон багцын төгсгөлийн (EOP) тоо хоёуланг нь зэрэгцүүлж, хүлээн авсан өгөгдөл нь хүлээгдэж буй утгатай тохирч байгаа эсэхийг шалгана.
2.2. Интерфейсийн дохио
Хүснэгт 5. Дизайн ExampИнтерфэйсийн дохио
| Портын нэр | Чиглэл | Өргөн (бит) | Тодорхойлолт |
| mgmt_clk | Оруулах | 1 | Системийн цагийн оролт. Цагийн давтамж 100 МГц байх ёстой. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Оруулах | 2-р сарын XNUMX | Transceiver лавлах цаг. RX CDR PLL-ийг жолооддог. |
| Портын нэр | Чиглэл | Өргөн (бит) | Тодорхойлолт |
| pll_ref_clk[1] нь таныг идэвхжүүлсэн үед л боломжтой Ашиглагдаагүй хадгална Жич: PAM4-д зориулсан дамжуулагчийн сувгууд E-tile PAM4 горим дахь параметрийн IP өөрчлөлтүүд. |
|||
| rx_pin | Оруулах | Эгнээний тоо | Хүлээн авагчийн SERDES өгөгдлийн зүү. |
| tx_pin | Гаралт | Эгнээний тоо | SERDES өгөгдлийн зүүг дамжуулах. |
| rx_pin_n | Оруулах | Эгнээний тоо | Хүлээн авагчийн SERDES өгөгдлийн зүү. Энэ дохио нь зөвхөн E-tile PAM4 горимын төхөөрөмжийн хувилбаруудад л боломжтой. |
| tx_pin_n | Гаралт | Эгнээний тоо | SERDES өгөгдлийн зүүг дамжуулах. Энэ дохио нь зөвхөн E-tile PAM4 горимын төхөөрөмжийн хувилбаруудад л боломжтой. |
| mac_clk_pll_ref | Оруулах | 1 | Энэ дохио нь PLL-ээр удирдагдах ёстой бөгөөд pll_ref_clk-ийг удирддаг ижил цагийн эх үүсвэрийг ашиглах ёстой. Энэ дохио нь зөвхөн E-tile PAM4 горимын төхөөрөмжийн хувилбаруудад л боломжтой. |
| usr_pb_reset_n | Оруулах | 1 | Системийг дахин тохируулах. |
Холбогдох мэдээлэл
Интерфейсийн дохио
2.3. Газрын зураг бүртгүүлэх
Жич:
- Дизайн Example бүртгэлийн хаяг нь 0x20**-аар эхэлдэг бол Interlaken-ийн IP үндсэн бүртгэлийн хаяг нь 0x10**-аар эхэлдэг.
- Хандалтын код: RO - Зөвхөн унших, RW - Унших/Бичих.
- Системийн консол нь дизайныг уншдагample нь шалгалтын төлөвийг дэлгэцэн дээр бүртгэж мэдээлнэ.
Хүснэгт 6. Дизайн Example Register Map for Interlaken Design Example
| Офсет | Нэр | Хандалт | Тодорхойлолт |
| 8'00 | Захиалагдсан | ||
| 8'01 | Захиалагдсан | ||
| 8'02 | Системийн PLL дахин тохируулагдсан | RO | Дараах битүүд нь системийн PLL-ийг дахин тохируулах хүсэлт болон идэвхжүүлэх утгыг илэрхийлнэ: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | RX эгнээг зэрэгцүүлсэн | RO | RX эгнээний шугамыг заана. |
| 8'04 | WORD түгжигдсэн | RO | [NUM_LANES–1:0] – Үгийн (блок) хил хязгаарыг тодорхойлох. |
(2) PAM4 параметрийн хувьд ашиглагдаагүй дамжуулагчийн сувгуудыг хадгалахыг идэвхжүүлсэн үед ашиглагдаагүй PAM4 сувгийг хадгалахын тулд нэмэлт лавлах цагны порт нэмэгдэнэ.
| Офсет | Нэр | Хандалт | Тодорхойлолт |
| 8'05 | Синк түгжигдсэн | RO | [NUM_LANES–1:0] – Метафрэймийн синхрончлол. |
| 8'h06 - 8'h09 | CRC32 алдааны тоо | RO | CRC32 алдааны тоог заана. |
| 8'h0A | CRC24 алдааны тоо | RO | CRC24 алдааны тоог заана. |
| 8'h0B | Халих/Дутуу урсах дохио | RO | Дараах битүүд нь: • Бит [3] – TX дутуу урсгалын дохио • Бит [2] – TX халих дохио • Бит [1] – RX халих дохио |
| 8'h0C | SOP тоо | RO | SOP-ийн тоог заана. |
| 8'h0D | EOP тоо | RO | EOP-ийн тоог заана |
| 8'h0E | Алдааны тоо | RO | Дараах алдааны тоог заана. • Эгнээний эгнээ алдагдах • Хууль бус хяналтын үг • Хууль бус хүрээний загвар • SOP эсвэл EOP үзүүлэлт байхгүй |
| 8'h0F | илгээх_дата_мм_clk | RW | Генераторын дохиог идэвхжүүлэхийн тулд 1-ээс бит хүртэл [0] гэж бичнэ. |
| 8'10 | Шалгагчийн алдаа | Шалгагчийн алдааг илтгэнэ. (SOP өгөгдлийн алдаа, Сувгийн дугаарын алдаа, PLD өгөгдлийн алдаа) | |
| 8'11 | Системийн PLL түгжээ | RO | Бит [0] нь PLL түгжээний заалтыг заана. |
| 8'14 | TX SOP тоо | RO | Пакет үүсгэгчийн үүсгэсэн SOP-ийн тоог заана. |
| 8'15 | TX EOP тоо | RO | Пакет үүсгэгчийн үүсгэсэн EOP-ийн тоог заана. |
| 8'16 | Тасралтгүй багц | RW | Тасралтгүй багцыг идэвхжүүлэхийн тулд 1-ээс бит хүртэл [0] гэж бичнэ үү. |
| 8'39 | ECC алдааны тоо | RO | ECC алдааны тоог заана. |
| 8'40 | ECC алдааны тоог зассан | RO | Зассан ECC алдааны тоог заана. |
Хүснэгт 7. Дизайн Example Register Map for Interlaken Look-side Design Example
Та дизайныг гаргахдаа энэ бүртгэлийн газрын зургийг ашиглана ууample-г идэвхжүүлж, Interlaken-г хажуу тийш харах горимын параметрийг асаасан.
| Офсет | Нэр | Хандалт | Тодорхойлолт |
| 8'00 | Захиалагдсан | ||
| 8'01 | Тоолуурыг дахин тохируулах | RO | TX болон RX тоолууртай тэнцүү битийг арилгахын тулд 1-ээс бит хүртэл [0] гэж бичнэ үү. |
| 8'02 | Системийн PLL дахин тохируулагдсан | RO | Дараах битүүд нь системийн PLL-ийг дахин тохируулах хүсэлт болон идэвхжүүлэх утгыг илэрхийлнэ: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | RX эгнээг зэрэгцүүлсэн | RO | RX эгнээний шугамыг заана. |
| 8'04 | WORD түгжигдсэн | RO | [NUM_LANES–1:0] – Үгийн (блок) хил хязгаарыг тодорхойлох. |
| 8'05 | Синк түгжигдсэн | RO | [NUM_LANES–1:0] – Метафрэймийн синхрончлол. |
| 8'h06 - 8'h09 | CRC32 алдааны тоо | RO | CRC32 алдааны тоог заана. |
| 8'h0A | CRC24 алдааны тоо | RO | CRC24 алдааны тоог заана. |
| Офсет | Нэр | Хандалт | Тодорхойлолт |
| 8'h0B | Захиалагдсан | ||
| 8'h0C | SOP тоо | RO | SOP-ийн тоог заана. |
| 8'h0D | EOP тоо | RO | EOP-ийн тоог заана |
| 8'h0E | Алдааны тоо | RO | Дараах алдааны тоог заана. • Эгнээний эгнээ алдагдах • Хууль бус хяналтын үг • Хууль бус хүрээний загвар • SOP эсвэл EOP үзүүлэлт байхгүй |
| 8'h0F | илгээх_дата_мм_clk | RW | Генераторын дохиог идэвхжүүлэхийн тулд 1-ээс бит хүртэл [0] гэж бичнэ. |
| 8'10 | Шалгагчийн алдаа | RO | Шалгагчийн алдааг илтгэнэ. (SOP өгөгдлийн алдаа, Сувгийн дугаарын алдаа, PLD өгөгдлийн алдаа) |
| 8'11 | Системийн PLL түгжээ | RO | Бит [0] нь PLL түгжээний заалтыг заана. |
| 8'13 | Хоцролтын тоо | RO | Хоцролын тоог заана. |
| 8'14 | TX SOP тоо | RO | Пакет үүсгэгчийн үүсгэсэн SOP-ийн тоог заана. |
| 8'15 | TX EOP тоо | RO | Пакет үүсгэгчийн үүсгэсэн EOP-ийн тоог заана. |
| 8'16 | Тасралтгүй багц | RO | Тасралтгүй багцыг идэвхжүүлэхийн тулд 1-ээс бит хүртэл [0] гэж бичнэ үү. |
| 8'17 | TX ба RX тоолуур тэнцүү байна | RW | TX болон RX тоолуур тэнцүү байгааг харуулж байна. |
| 8'23 | Хоцролтыг идэвхжүүлэх | WO | Хоцролтыг хэмжихийг идэвхжүүлэхийн тулд 1-ээс бит хүртэл [0] гэж бичнэ үү. |
| 8'24 | Хоцролт бэлэн | RO | Хоцролтыг хэмжихэд бэлэн болсныг илтгэнэ. |
Interlaken (2-р үе) Intel Agilex FPGA IP Design Example хэрэглэгчийн гарын авлагын архив
Энэхүү хэрэглэгчийн гарын авлагын хамгийн сүүлийн болон өмнөх хувилбаруудыг эндээс үзнэ үү Интерлакен (2-р Generation) Intel Agilex FPGA IP Design Example хэрэглэгчийн гарын авлага HTML хувилбар. Хувилбараа сонгоод "Татаж авах" дээр дарна уу. Хэрэв IP эсвэл програм хангамжийн хувилбар жагсаалтад ороогүй бол өмнөх IP эсвэл програм хангамжийн хувилбарт зориулсан хэрэглэгчийн гарын авлага хамаарна.
IP хувилбарууд нь Intel Quartus Prime Design Suite програм хангамжийн v19.1 хүртэлх хувилбаруудтай ижил байна. Intel Quartus Prime Design Suite програм хангамжийн 19.2 буюу түүнээс хойшхи хувилбараас эхлэн IP цөм нь шинэ IP хувилбарын схемтэй болсон.
Interlaken (2-р үеийн) Intel Agilex FPGA IP Design Ex-д зориулсан баримт бичгийн засварын түүхample хэрэглэгчийн гарын авлага
| Баримт бичгийн хувилбар | Intel Quartus Prime хувилбар | IP хувилбар | Өөрчлөлтүүд |
| 2022.08.03 | 21.3 | 20.0.1 | Intel Agilex F-Series Transceiver-SoC Development Kit-ийн төхөөрөмжийн OPN-г зассан. |
| 2021.10.04 | 21.3 | 20.0.1 | • QuestaSim симуляторын дэмжлэгийг нэмсэн. • NCSim симуляторын дэмжлэгийг хассан. |
| 2021.02.24 | 20.4 | 20.0.1 | • PAM4-д ашиглагдаагүй дамжуулагчийн сувгийг хадгалах тухай мэдээллийг: Техник хангамжийн дизайн өмнөх хэсэгт нэмсэн.ample Бүрэлдэхүүн хэсгүүд. • Интерфэйсийн дохио хэсэгт pll_ref_clk[1] дохионы тайлбарыг нэмсэн. |
| 2020.12.14 | 20.4 | 20.0.0 | • Шинэчлэгдсэн sampТехник хангамжийн дизайныг турших хэсэг дэх Интерлакен горим болон Интерлакены хажуу тийш харах горимд зориулсан тоног төхөөрөмжийн туршилтын гаралт.ample. • Interlaken Look-side design ex-д зориулсан шинэчилсэн бүртгэлийн газрын зурагample хэсэгт Газрын зураг бүртгүүлэх. • Техник хангамжийн дизайныг шалгах Ex. хэсэгт техник хангамжийн туршилтыг амжилттай явуулах шалгуурыг нэмсэнample. |
| 2020.10.16 | 20.2 | 19.3.0 | Техник хангамжийн дизайныг турших Ex-ийн RX талд анхны дасан зохицох тохируулгыг ажиллуулах тушаалыг зассанample хэсэг. |
| 2020.06.22 | 20.2 | 19.3.0 | • Дизайн өмнөхample нь Интерлакены хажуу тийш харах горимд ашиглах боломжтой. • Техник хангамжийн туршилтын дизайныг өмнөхample нь Intel Agilex төхөөрөмжийн хувилбаруудад зориулагдсан. • Нэмэгдсэн зураг: Интерлакен (2-р үеийн) дизайны өндөр түвшний блок диаграмм Example. • Дараах хэсгүүдийг шинэчилсэн: – Техник хангамж, програм хангамжийн шаардлага - Лавлах бүтэц • Interlaken Look side-тай холбоотой шинэчлэлтийг оруулахын тулд дараах тоонуудыг өөрчилсөн: – Зураг: Interlaken (2-р үеийн) Техник хангамжийн дизайн Example Өндөр Цахим хавтангийн NRZ горимын өөрчлөлтүүдийн түвшний блок диаграмм – Зураг: Interlaken (2-р үеийн) Техник хангамжийн дизайн Example Цахим хавтангийн PAM4 горимын өөрчлөлтийн өндөр түвшний блок диаграмм • Шинэчлэгдсэн зураг: IP параметр засварлагч. • Дизайныг эмхэтгэх ба тохируулах хэсэгт цагны хяналтын програмын давтамжийн тохиргооны талаарх мэдээллийг нэмсэнample in Техник хангамж. |
| Баримт бичгийн хувилбар | Intel Quartus Prime хувилбар | IP хувилбар | Өөрчлөлтүүд |
|
• Дараах хэсгүүдэд Interlaken Lookside-д зориулсан туршилтын гаралтыг нэмсэн: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Clk100-г устгасан. mgmt_clk нь дараах тохиолдолд IO PLL-ийн лавлах цаг болж үйлчилнэ. |
| 2019.07.01 | 19.2 | 19.2 | Анхны хувилбар. |
Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг ч аливаа бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна.
*Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.
ISO
9001:2015
Бүртгүүлсэн
Interlaken (2-р үе) Intel® Agilex™ FPGA IP дизайн Example хэрэглэгчийн гарын авлага
Онлайн хувилбар
Санал хүсэлт илгээх
ID: 683800
УГ-20239
Хувилбар: 2022.08.03
Баримт бичиг / нөөц
 |
intel Interlaken (2-р үе) Agilex FPGA IP Design Example [pdf] Хэрэглэгчийн гарын авлага Interlaken 2-р үеийн Agilex FPGA IP Design Example, Interlaken, 2-р үеийн Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
