Interlaken (2nd Generation) Intel ®
ඇගිලෙක්ස්™ FPGA IP නිර්මාණය Example
පරිශීලක මාර්ගෝපදේශය
ඉක්මන් ආරම්භක මාර්ගෝපදේශය
Interlaken (2nd Generation) FPGA IP core මගින් simulation testbench එකක් සහ දෘඪාංග නිර්මාණයක් සපයයි.ampසම්පාදනය සහ දෘඪාංග පරීක්ෂණ සඳහා සහය වන le. ඔබ නිර්මාණය උත්පාදනය කරන විට example, පරාමිති සංස්කාරකය ස්වයංක්‍රීයව නිර්මාණය කරයි fileදෘඩාංග තුළ නිර්මාණය අනුකරණය කිරීමට, සම්පාදනය කිරීමට සහ පරීක්ෂා කිරීමට අවශ්‍ය වේ. නිර්මාණය හිටපුample Interlaken Look-aside විශේෂාංගය සඳහා ද ඇත.
ටෙස්ට් බංකුව සහ සැලසුම් exampE-ටයිල් උපාංග සඳහා le NRZ සහ PAM4 මාදිලියට සහය දක්වයි. Interlaken (2nd Generation) FPGA IP core එක නිර්මාණ ex උත්පාදනය කරයිampමංතීරු ගණන සහ දත්ත අනුපාතවල සහය දක්වන සියලුම සංයෝජන සඳහා les.
රූපය 1. සැලසුම් සඳහා සංවර්ධන පියවර Example
The Interlaken (2nd Generation) IP core design example පහත විශේෂාංග සඳහා සහය දක්වයි:
- අභ්‍යන්තර TX සිට RX දක්වා අනුක්‍රමික ලූප්බැක් මාදිලිය
- ස්ථාවර ප්‍රමාණයේ පැකට් ස්වයංක්‍රීයව ජනනය කරයි
- මූලික පැකට් පරීක්ෂා කිරීමේ හැකියාවන්
- නැවත පරීක්ෂා කිරීමේ අරමුණ සඳහා සැලසුම නැවත සැකසීමට පද්ධති කොන්සෝලය භාවිතා කිරීමේ හැකියාව
- PMA අනුවර්තනය
Figure 2. Interlaken (2nd Generation) Design Ex සඳහා ඉහළ මට්ටමේ බ්ලොක් රූප සටහනample
අදාළ තොරතුරු
- Interlaken (2nd Generation) FPGA IP පරිශීලක මාර්ගෝපදේශය
- Interlaken (2nd Generation) Intel FPGA IP නිකුතු සටහන්
1.1 දෘඪාංග සහ මෘදුකාංග අවශ්යතා
හිටපු අයව පරීක්ෂා කිරීමටample නිර්මාණය, පහත දෘඪාංග සහ මෘදුකාංග භාවිතා කරන්න:
- Intel® Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.3
- පද්ධති කොන්සෝලය
- සහාය දක්වන සිමියුලේටර්:
— Siemens* EDA ModelSim* SE හෝ QuestaSim*
— සාරාංශය* VCS*
- Cadence* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC සංවර්ධන කට්ටලය (AGFB014R24A2E2V)
අදාළ තොරතුරු
Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටල පරිශීලක මාර්ගෝපදේශය
1.2 නාමාවලි ව්යුහය
The Interlaken (2nd Generation) IP core design example file නාමාවලි පහත ජනනය කර ඇත fileනිර්මාණය සඳහා එස්ample.
රූපය 3. ජනනය කරන ලද අන්තර් ලේකනයේ නාමාවලි ව්යුහය (2වන පරම්පරාව) උදාample නිර්මාණය
දෘඪාංග වින්‍යාසය, අනුකරණය සහ පරීක්ෂණය fileහි පිහිටා ඇතample_installation_dir>/uflex_ilk_0_example_design.
වගුව 1. Interlaken (2nd Generation) IP Core Hardware Design Example File විස්තර
මේවා files හි ඇතample_installation_dir>/uflex_ilk_0_example_design/ උදාample_design/quartus නාමාවලිය.
| File නම් | විස්තරය |
| example_design.qpf | Intel Quartus Prime ව්‍යාපෘතිය file. |
| example_design.qsf | Intel Quartus Prime ව්‍යාපෘති සැකසුම් file |
| example_design.sdc jtag_timing_template.sdc | සාරාංශ සැලසුම් සීමාව file. ඔබට ඔබේම නිර්මාණය සඳහා පිටපත් කර වෙනස් කළ හැකිය. |
| sysconsole_testbench.tcl | ප්රධාන file පද්ධති කොන්සෝලය වෙත ප්‍රවේශ වීම සඳහා |
වගුව 2. Interlaken (2nd Generation) IP Core Testbench File විස්තරය
මේ file තුළ වේample_installation_dir>/uflex_ilk_0_example_design/ උදාample_design/rtl නාමාවලිය.
| File නම | විස්තරය |
| top_tb.sv | ඉහළ මට්ටමේ පරීක්ෂණ බංකුව file. |
වගුව 3. nterlaken (2nd Generation) IP Core Testbench Scripts
මේවා files හි ඇතample_installation_dir>/uflex_ilk_0_example_design/ උදාample_design/testbench නාමාවලිය.
| File නම | විස්තරය |
| vcstest.sh | පරීක්ෂණ බංකුව ධාවනය කිරීමට VCS පිටපත. |
| vlog_pro.do | Testbench ධාවනය කිරීමට ModelSim SE හෝ QuestaSim ස්ක්‍රිප්ට්. |
| xcelium.sh | ටෙස්ට් බංකුව ධාවනය කිරීමට Xcelium පිටපත. |
1.3 දෘඪාංග නිර්මාණය Example සංරචක
හිටපුample නිර්මාණය පද්ධතිය සහ PLL යොමු ඔරලෝසු සහ අවශ්‍ය සැලසුම් සංරචක සම්බන්ධ කරයි. හිටපුample design විසින් IP හරය අභ්‍යන්තර loopback මාදිලියේ වින්‍යාස කරන අතර IP core TX පරිශීලක දත්ත හුවමාරු අතුරුමුහුණත මත පැකට් ජනනය කරයි. IP හරය මෙම පැකට් සම්ප්‍රේෂකය හරහා අභ්‍යන්තර ලූප්බැක් මාර්ගයට යවයි.
IP core ලබන්නාට loopback මාර්ගයෙන් පැකට් ලැබුණු පසු, එය Interlaken පැකට් සකසන අතර RX පරිශීලක දත්ත හුවමාරු අතුරුමුහුණත මත ඒවා සම්ප්රේෂණය කරයි. හිටපුample design විසින් ලැබුණු සහ සම්ප්රේෂණය කරන ලද පැකට් ගැළපේදැයි පරීක්ෂා කරයි.
දෘඩාංග හිටපුample නිර්මාණය බාහිර PLLs ඇතුළත් වේ. ඔබට පැහැදිලි පාඨය පරීක්ෂා කළ හැකිය fileදක්වා view sampබාහිර PLLs Interlaken (2nd Generation) FPGA IP වෙත සම්බන්ධ කිරීමට හැකි එක් ක්‍රමයක් ක්‍රියාත්මක කරන le කේතය.
The Interlaken (2nd Generation) දෘඪාංග නිර්මාණය example පහත සඳහන් සංරචක ඇතුළත් වේ:
- Interlaken (2nd Generation) FPGA IP
- පැකට් උත්පාදක සහ පැකට් පරීක්ෂක
- JTAG පද්ධති කොන්සෝලය සමඟ සන්නිවේදනය කරන පාලකය. ඔබ පද්ධති කොන්සෝලය හරහා සේවාදායක තර්කනය සමඟ සන්නිවේදනය කරයි.
රූපය 4. Interlaken (2nd Generation) Hardware Design ExampE-ටයිල් NRZ මාදිලියේ වෙනස්කම් සඳහා ඉහළ මට්ටමේ බ්ලොක් රූප සටහන
The Interlaken (2nd Generation) දෘඪාංග නිර්මාණය exampE-tile PAM4 මාදිලියේ වෙනස්කම් ඉලක්ක කරන le සඳහා IO PLL විසින් උත්පාදනය කරන අතිරේක ඔරලෝසුවක් mac_clkin අවශ්‍ය වේ. මෙම PLL pll_ref_clk ධාවනය කරන එකම යොමු ඔරලෝසුව භාවිතා කළ යුතුය.
රූපය 5. Interlaken (2nd Generation) Hardware Design Example ඉහළ මට්ටමේ
E-tile PAM4 මාදිලියේ වෙනස්කම් සඳහා බ්ලොක් රූප සටහන
E-tile PAM4 මාදිලියේ වෙනස්කම් සඳහා, ඔබ PAM4 පරාමිතිය සඳහා භාවිත නොකළ සම්ප්‍රේෂණ නාලිකා සංරක්ෂණය සක්‍රීය කළ විට, අමතර යොමු ඔරලෝසු තොටක් එක් කෙරේ (pll_ref_clk [1]). මෙම වරාය IP පරාමිති සංස්කාරකයේ (සංරක්ෂිත නාලිකා සඳහා යොමු ඔරලෝසු සංඛ්‍යාතය) අර්ථ දක්වා ඇති සංඛ්‍යාතයෙන්ම ධාවනය කළ යුතුය. PAM4 සඳහා භාවිත නොකළ සම්ප්‍රේෂණ නාලිකා සංරක්ෂණය කිරීම විකල්පමය වේ. ඔබ සැලසුම් උත්පාදනය සඳහා Intel Stratix® 10 හෝ Intel Agilex සංවර්ධන කට්ටලය තෝරන විට මෙම ඔරලෝසුවට පවරා ඇති පින් සහ අදාළ බාධා QSF හි දෘශ්‍යමාන වේ.
නිර්මාණය සඳහා example simulation, testbench සෑම විටම pll_ref_clk[0] සහ pll_ref_clk[1] සඳහා එකම සංඛ්‍යාතය නිර්වචනය කරයි.
අදාළ තොරතුරු
Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටල පරිශීලක මාර්ගෝපදේශය
1.4 නිර්මාණය උත්පාදනය කිරීම
රූපය 6. ක්රියා පටිපාටිය
දෘඪාංග ex උත්පාදනය කිරීමට මෙම පියවර අනුගමනය කරන්නample නිර්මාණය සහ පරීක්ෂණ බංකුව:
- Intel Quartus Prime Pro Edition මෘදුකාංගයේ, ක්ලික් කරන්න File ➤ නව Intel Quartus Prime ව්‍යාපෘතියක් නිර්මාණය කිරීමට නව ව්‍යාපෘති විශාරද, හෝ ක්ලික් කරන්න File ➤ දැනට පවතින Intel Quartus Prime ව්‍යාපෘතියක් විවෘත කිරීමට ව්‍යාපෘතිය විවෘත කරන්න. විශාරද උපාංගයක් සඳහන් කිරීමට ඔබෙන් විමසයි.
- උපාංග පවුල Agilex සඳහන් කරන්න සහ ඔබේ නිර්මාණය සඳහා උපාංගය තෝරන්න.
- IP නාමාවලියෙහි, Interlaken (2nd Generation) Intel FPGA IP සොයා ගෙන දෙවරක් ක්ලික් කරන්න. නව IP ප්‍රභේද කවුළුව දිස්වේ.
- ඉහළ මට්ටමේ නමක් සඳහන් කරන්න ඔබගේ අභිරුචි IP විචලනය සඳහා. පරාමිති සංස්කාරකය IP විචල්‍ය සැකසුම් a හි සුරකියි file නම් කර ඇත .ip.
- හරි ක්ලික් කරන්න. පරාමිති සංස්කාරකය දිස්වේ.
රූපය 7. උදාample Design Tab in the Interlaken (2nd Generation) Intel FPGA IP පරාමිති සංස්කාරකය
- IP පටිත්තෙහි, ඔබගේ IP මූලික විචලනය සඳහා පරාමිතීන් සඳහන් කරන්න.
- PMA අනුවර්තන පටිත්තෙහි, ඔබ ඔබගේ E-ටයිල් උපාංග වෙනස්කම් සඳහා PMA අනුවර්තනය භාවිතා කිරීමට අදහස් කරන්නේ නම් PMA අනුවර්තන පරාමිතීන් සඳහන් කරන්න.
මෙම පියවර විකල්ප වේ:
• අනුවර්තනය ලෝඩ් මෘදු IP විකල්පය සක්‍රීය කරන්න තෝරන්න.
සටහන: PMA අනුවර්තනය සක්‍රීය කර ඇති විට ඔබ IP පටිත්තෙහි Native PHY Debug Master Endpoint (NPDME) විකල්පය සබල කළ යුතුය.
• PMA අනුවර්තනය සඳහා PMA අනුවර්තන පෙරසිටුවක් තෝරන්න පරාමිතිය තෝරන්න.
• ආරම්භක සහ අඛණ්ඩ අනුවර්තන පරාමිති පූරණය කිරීමට PMA අනුවර්තන පූර්ව පැටවීම ක්ලික් කරන්න.
• PMA වින්‍යාස පරාමිති ගණන භාවිතයෙන් PMA වින්‍යාසයන් කිහිපයක් සක්‍රීය කර ඇති විට සහාය දක්වන PMA වින්‍යාස ගණන සඳහන් කරන්න.
• පූරණය කිරීමට හෝ ගබඩා කිරීමට කුමන PMA වින්‍යාසයද යන්න තෝරන්න.
• තෝරාගත් PMA වින්‍යාස සැකසුම් පූරණය කිරීමට තෝරාගත් PMA වින්‍යාසයෙන් අනුවර්තනය පූරණය ක්ලික් කරන්න.
PMA අනුවර්තන පරාමිතීන් පිළිබඳ වැඩි විස්තර සඳහා, E-tile Transceiver PHY පරිශීලක මාර්ගෝපදේශය වෙත යොමු වන්න. - හිටපු මතample Design ටැබය, testbench ජනනය කිරීමට Simulation විකල්පය තෝරන්න, සහ දෘඪාංග උත්පාදනය කිරීමට Synthesis විකල්පය තෝරන්න.ample නිර්මාණය.
සටහන: ඔබ අවම වශයෙන් Ex උත්පාදනය කරන සමාකරණ හෝ සංශ්ලේෂණ විකල්පයන්ගෙන් එකක්වත් තෝරාගත යුතුයample නිර්මාණය Files. - ජනනය කරන ලද HDL ආකෘතිය සඳහා, ලබා ගත හැක්කේ Verilog පමණි.
- ඉලක්ක සංවර්ධන කට්ටලය සඳහා සුදුසු විකල්පය තෝරන්න.
සටහන: Intel Agilex F-Series Transceiver SoC සංවර්ධන කට්ටල විකල්පය ලබා ගත හැක්කේ ඔබේ ව්‍යාපෘතිය AGFA012 හෝ AGFA014 සමඟින් ආරම්භ වන Intel Agilex උපාංග නාමය සඳහන් කරන විට පමණි. ඔබ සංවර්ධන කට්ටල විකල්පය තේරූ විට, Intel Agilex සංවර්ධන කට්ටල උපාංග කොටස් අංකය AGFB014R24A2E2V අනුව පින් පැවරුම් සකසා ඇති අතර ඔබේ තෝරාගත් උපාංගයට වඩා වෙනස් විය හැක. ඔබ වෙනත් PCB එකක දෘඩාංග මත නිර්මාණය පරීක්ෂා කිරීමට අදහස් කරන්නේ නම්, සංවර්ධන කට්ටලයක් නැත විකල්පය තෝරා .qsf හි සුදුසු පින් පැවරුම් කරන්න. file. - උත්පාදනය Ex ක්ලික් කරන්නample නිර්මාණය. Select Example Design Directory කවුළුව දිස්වේ.
- ඔබට නිර්මාණය වෙනස් කිරීමට අවශ්‍ය නම් හිටපුample බහලුම මාර්ගය හෝ ප්‍රදර්ශනය වන පෙරනිමි වලින් නම (uflex_ilk_0_example_design), නව මාර්ගය වෙත බ්‍රවුස් කර නව මෝස්තරය ටයිප් කරන්නampලේ නාමාවලියේ නම.
- හරි ක්ලික් කරන්න.
අදාළ තොරතුරු
- Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටල පරිශීලක මාර්ගෝපදේශය
- E-tile Transceiver PHY පරිශීලක මාර්ගෝපදේශය
1.5 නිර්මාණය අනුකරණය කිරීම Example Testbench
Interlaken (2nd Generation) Hardware Design Ex වෙත යොමු වන්නampE-ටයිල් NRZ මාදිලියේ වෙනස්කම් සහ Interlaken (2nd Generation) දෘඪාංග නිර්මාණ සඳහා le High Level BlockampE-ටයිල් PAM4 මාදිලියේ විචලනයන් සඳහා le High Level Block simulation testbench හි බ්ලොක් රූප සටහන්.
රූපය 8. ක්රියා පටිපාටිය
පරීක්ෂණ බංකුව අනුකරණය කිරීමට මෙම පියවර අනුගමනය කරන්න:
- විධාන විමසුමේදී, testbench simulation බහලුම වෙත වෙනස් කරන්න. නාමාවලිය වේample_installation_dir>/උදාampIntel Agilex උපාංග සඳහා le_design/ testbench.
- ඔබ කැමති සහය දක්වන සිමියුලේටරය සඳහා සමාකරණ ස්ක්‍රිප්ට් ධාවනය කරන්න. ස්ක්‍රිප්ට් එක සිමියුලේටරය තුළ පරීක්ෂණ බංකුව සම්පාදනය කර ධාවනය කරයි. අනුකරණය සම්පූර්ණ වූ පසු SOP සහ EOP ගණන් ගැළපෙන බව ඔබේ ස්ක්‍රිප්ට් පරීක්ෂා කළ යුතුය. සමාකරණය ක්‍රියාත්මක කිරීමට පියවර වගුව වෙත යොමු වන්න.
වගුව 4. සිමියුලේෂන් ධාවනය කිරීමට පියවරසිමියුලේටරය උපදෙස් ModelSim SE හෝ QuestaSim විධාන රේඛාවේ, -do vlog_pro.do ටයිප් කරන්න. ඔබ ModelSim GUI ගෙන ඒමකින් තොරව අනුකරණය කිරීමට කැමති නම්, vsim -c -do vlog_pro.do ටයිප් කරන්න. VCS විධාන රේඛාවේ, sh vcstest.sh ටයිප් කරන්න Xcelium විධාන රේඛාවේ, sh xcelium.sh ලෙස ටයිප් කරන්න - ප්රතිඵල විශ්ලේෂණය කරන්න. සාර්ථක සමාකරණයක් පැකට් යැවීම සහ ලබා ගැනීම සහ "පරීක්ෂණය සමත්" පෙන්වයි.
නිර්මාණය සඳහා ටෙස්ට් බංකුව හිටපුample පහත කාර්යයන් සම්පූර්ණ කරයි:
- Interlaken (2nd Generation) Intel FPGA IP ක්ෂණිකව ලබා දෙයි.
- PHY තත්ත්වය මුද්‍රණය කරයි.
- metaframe synchronization (SYNC_LOCK) සහ වචන (බ්ලොක්) මායිම් (WORD_LOCK) පරීක්ෂා කරයි.
- තනි මංතීරු අගුළු දමා පෙළගැස්වීම සඳහා රැඳී සිටියි.
- පැකට් සම්ප්රේෂණය කිරීම ආරම්භ කරයි.
- පැකට් සංඛ්‍යාලේඛන පරීක්ෂා කරයි:
- CRC24 දෝෂ
- SOPs
- EOPs
පහත එස්ample ප්රතිදානය Interlaken මාදිලියේ සාර්ථක සමාකරණ පරීක්ෂණ ධාවනයක් පෙන්නුම් කරයි:
******************************************
තොරතුරු: මංතීරු පෙළගැස්වීම සඳහා රැඳී සිටිමින්.
සියලුම ග්‍රාහක මංතීරු පෙළගස්වා ඇති අතර ගමනාගමනය ලැබීමට සූදානම්ය.
**************************************************** *
**************************************************** *
තොරතුරු: පැකට් සම්ප්රේෂණය කිරීම ආරම්භ කරන්න
**************************************************** *
**************************************************** *
තොරතුරු: පැකට් සම්ප්රේෂණය කිරීම නවත්වන්න
**************************************************** *
**************************************************** *
තොරතුරු: පැකට් සංඛ්යා ලේඛන පරීක්ෂා කිරීම
**************************************************** *
CRC 24 දෝෂ වාර්තා කර ඇත: 0
සම්ප්රේෂණය කරන ලද SOPs: 100
EOPs සම්ප්රේෂණය: 100
ලැබුණු SOPs: 100
ලැබුණු EOPs: 100
ECC දෝෂ ගණන: 0
**************************************************** *
තොරතුරු: පරීක්ෂණය සමත් විය
**************************************************** *
සටහන: Interlaken නිර්මාණය example simulation testbench පැකට් 100 ක් යවන අතර පැකට් 100 ක් ලැබේ.
පහත එස්ample ප්රතිදානය Interlaken Look-aside මාදිලියේ සාර්ථක සමාකරණ පරීක්ෂණ ධාවනයක් නිරූපණය කරයි:
TX සහ RX කවුන්ටරය සමානද නැද්ද යන්න පරීක්ෂා කරන්න.
—————————————————-
READ_MM: ලිපිනය 4000014 = 00000001.
—————————————————-
ප්‍රතිස්ථාපන කවුන්ටරය සමාන බිටු.
—————————————————-
WRITE_MM: ලිපිනය 4000001 ට 00000001 ලැබේ.
WRITE_MM: ලිපිනය 4000001 ට 00000000 ලැබේ.
—————————————————-
RX_SOP කවුන්ටරය.
—————————————————-
READ_MM: ලිපිනය 400000c = 0000006a.
—————————————————-
RX_EOP කවුන්ටරය.
READ_MM: ලිපිනය 400000d = 0000006a.
—————————————————-
READ_MM: ලිපිනය 4000010 = 00000000.
—————————————————-
අවසාන වාර්තාව පෙන්වන්න.
—————————————————-
0 දෝෂයක් අනාවරණය විය
0 CRC24 දෝෂ වාර්තා විය
SOPs 106ක් සම්ප්රේෂණය කර ඇත
106 EOPs සම්ප්රේෂණය කරන ලදී
SOPs 106ක් ලැබිණි
EOPs 106 ක් ලැබිණි
—————————————————-
සමාකරණය අවසන් කරන්න
—————————————————-
පරීක්ෂණය සමත් විය
—————————————————-
සටහන: Interlaken Lookaside නිර්මාණයේ එක් මංතීරුවකට පැකට් ගණන (SOPs සහ EOPs) වෙනස් වේample සමාකරණය sample ප්රතිදානය.
අදාළ තොරතුරු
දෘඪාංග නිර්මාණය Example සංරචක 6 පිටුවේ
1.6 නිර්මාණය සම්පාදනය කිරීම සහ වින්‍යාස කිරීම Exampදෘඪාංගයේ le
රූපය 9. ක්රියා පටිපාටිය
දෘඪාංගයේ ආදර්ශන පරීක්ෂණයක් සම්පාදනය කිරීමට සහ ධාවනය කිරීමටample නිර්මාණය, මෙම පියවර අනුගමනය කරන්න:
- සහතික දෘඪාංග example නිර්මාණ උත්පාදනය සම්පූර්ණයි.
- Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගයේ, Intel Quartus Prime ව්‍යාපෘතිය විවෘත කරන්නample_installation_dir>/උදාample_design/quartus/ උදාample_design.qpf>.
- සැකසුම් මෙනුවෙහි, Start Compilation ක්ලික් කරන්න.
- සාර්ථක සම්පාදනය කිරීමෙන් පසුව, a .sof file ඔබගේ නිශ්චිත නාමාවලියෙහි ඇත.
දෘඪාංග හිටපු වැඩසටහන් කිරීමට මෙම පියවර අනුගමනය කරන්නampIntel Agilex උපාංගයේ le නිර්මාණය: - Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටලය සත්කාරක පරිගණකයට සම්බන්ධ කරන්න.
බී. සංවර්ධන කට්ටලයේ කොටසක් වන ඔරලෝසු පාලන යෙදුම දියත් කරන්න, සහ සැලසුම් හිටපු සඳහා නව සංඛ්‍යාත සකසන්නample. ඔරලෝසු පාලන යෙදුමේ සංඛ්‍යාත සැකසුම පහත දැක්වේ:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- ඔබේ සැලසුම් අවශ්‍යතාවය අනුව pll_ref_clk (1) අගයට සකසන්න.
c. මෙවලම් මෙනුවෙහි, ක්‍රමලේඛකයා ක්ලික් කරන්න.
ඈ ක්‍රමලේඛකයා තුළ, දෘඪාංග සැකසුම ක්ලික් කරන්න.
ඊ. ක්‍රමලේඛන උපාංගයක් තෝරන්න.
f. ඔබේ Intel Quartus Prime සැසියට සම්බන්ධ විය හැකි Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටලය තෝරා එක් කරන්න.
g. මාදිලිය J ලෙස සකසා ඇති බව සහතික කර ගන්නTAG.
h. Intel Agilex උපාංගය තෝරන්න සහ උපාංගය එකතු කරන්න ක්ලික් කරන්න. ක්‍රමලේඛකයා ඔබගේ පුවරුවේ ඇති උපාංග අතර සම්බන්ධතා වල බ්ලොක් රූප සටහනක් පෙන්වයි.
මම. ඔබේ .sof සහිත පේළියේ, .sof සඳහා කොටුව සලකුණු කරන්න.
j. වැඩසටහන්/වින්‍යාස තීරුවේ ඇති කොටුව සලකුණු කරන්න.
කේ. Start ක්ලික් කරන්න.
අදාළ තොරතුරු
- Intel FPGA උපාංග ක්‍රමලේඛනය කිරීම 0 පිටුවේ
- පද්ධති කොන්සෝලය සමඟ සැලසුම් විශ්ලේෂණය කිරීම සහ දෝෂහරණය කිරීම
- Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටල පරිශීලක මාර්ගෝපදේශය
1.7 දෘඪාංග නිර්මාණය පරීක්ෂා කිරීම Example
ඔබ Interlaken (2nd Generation) Intel FPGA IP core නිර්මාණය සම්පාදනය කළ පසුample සහ ඔබගේ උපාංගය වින්‍යාස කරන්න, ඔබට IP හරය සහ එහි එබ්බවූ Native PHY IP core රෙජිස්ටර් ක්‍රමලේඛනය කිරීමට System Console භාවිතා කළ හැක.
පද්ධති කොන්සෝලය ගෙන ඒමට සහ දෘඪාංග නිර්මාණය පරීක්ෂා කිරීමට මෙම පියවර අනුගමනය කරන්නampලෙ:
- Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගයේ, මෙවලම් මෙනුවේ, System Debugging Tools ➤ System Console ක්ලික් කරන්න.
- වෙත වෙනස් කරන්නample_installation_dir>උදාample_design/ hwtest නාමාවලිය.
- J වෙත සම්බන්ධතාවයක් විවෘත කිරීමටTAG master, පහත විධානය ටයිප් කරන්න: source sysconsole_testbench.tcl
- ඔබට පහත සැලසුම සමඟ අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් මාදිලිය ක්‍රියාත්මක කළ හැකample විධානයන්:
ඒ. stat: සාමාන්‍ය තත්ව තොරතුරු මුද්‍රණය කරයි.
බී. sys_reset: පද්ධතිය නැවත සකසයි.
c. loop_on: අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් ක්‍රියාත්මක කරයි.
ඈ run_example_design: නිර්මාණය ex ධාවනය කරයිample.
සටහන: ඔබ run_ex ට පෙර loop_on විධානය ක්‍රියාත්මක කළ යුතුයample_design විධානය.
දිවීම_example_design පහත දැක්වෙන විධානයන් අනුපිළිවෙලින් ක්‍රියාත්මක කරයි:
sys_reset->stat->gen_on->stat->gen_off.
සටහන: ඔබ සක්‍රීය අනුවර්තනය පූරණය මෘදු IP විකල්පය තෝරාගත් විට, run_example_design විධානය run_load_PMA_configuration විධානය ක්‍රියාත්මක කිරීමෙන් RX පැත්තේ මූලික අනුවර්තන ක්‍රමාංකනය සිදු කරයි. - ඔබට පහත සැලසුම සමඟ අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් මාදිලිය අක්‍රිය කළ හැකample විධානය:
ඒ. loop_off: අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් අක්‍රිය කරයි. - ඔබට පහත අමතර සැලසුම සමඟ IP හරය වැඩසටහන්ගත කළ හැකample විධානයන්:
ඒ. gen_on: පැකට් උත්පාදක යන්ත්රය සක්‍රීය කරයි.
බී. gen_off: පැකට් උත්පාදක යන්ත්රය අක්‍රීය කරයි.
c. run_test_loop: සඳහා පරීක්ෂණය ධාවනය කරයි E-tile NRZ සහ PAM4 වෙනස්කම් සඳහා වේලාවන්.
ඈ clear_err: සියලුම ඇලෙන සුළු දෝෂ බිටු හිස් කරයි.
ඊ. set_test_mode : නිශ්චිත මාදිලියක ධාවනය කිරීමට පරීක්ෂණය සකසයි.
f. get_test_mode: වත්මන් පරීක්ෂණ මාදිලිය මුද්‍රණය කරයි.
g. set_burst_size : පිපිරුම් ප්‍රමාණය බයිට් වලින් සකසයි.
h. get_burst_size: පිපිරුම් ප්‍රමාණයේ තොරතුරු මුද්‍රණය කරයි.
සාර්ථක පරීක්ෂණය HW_TEST:PASS පණිවිඩය මුද්‍රණය කරයි. පරීක්ෂණ ධාවනය සඳහා සමත් නිර්ණායක පහත දැක්වේ:
- CRC32, CRC24, සහ පරීක්ෂක සඳහා දෝෂ නොමැත.
- සම්ප්රේෂණය කරන ලද SOPs සහ EOPs ලැබුණු සමඟ ගැළපිය යුතුය.
පහත එස්ample ප්රතිදානය Interlaken මාදිලියේ සාර්ථක පරීක්ෂණ ධාවනයක් පෙන්නුම් කරයි:
තොරතුරු: තොරතුරු: පැකට් ජනනය කිරීම නවත්වන්න
==== තත්ත්‍ව වාර්තාව ====
TX KHz : 402813
RX KHz : 402813
වාර ගණන: 0x0000ff
TX PLL අගුල: 0x000001
පෙළගස්වන්න: 0x00c10f
Rx LOA: 0x000000
Tx LOA : 0x000000
වචන අගුල: 0x0000ff
සමමුහුර්ත අගුල: 0x0000ff
CRC32 දෝෂ: 0
CRC24 දෝෂ: 0
පරීක්ෂක දෝෂ: 0
FIFO වැරදි කොඩි : 0x000000
සම්ප්රේෂණය කරන ලද SOPs : 1087913770
EOPs සම්ප්රේෂණය : 1087913770
ලැබුණු SOPs : 1087913770
ලැබුණු EOPs : 1087913770
ECC නිවැරදි කරන ලදී: 0
ECC දෝෂය: 0
බලගැන්වීමේ සිට තත්පර 161 ක් ගත විය
HW_TEST : PASS
සාර්ථක පරීක්ෂණය HW_TEST : PASS පණිවිඩය මුද්‍රණය කරයි. පරීක්ෂණ ධාවනය සඳහා සමත් නිර්ණායක පහත දැක්වේ:
- CRC32, CRC24, සහ පරීක්ෂක සඳහා දෝෂ නොමැත.
- සම්ප්රේෂණය කරන ලද SOPs සහ EOPs ලැබුණු සමඟ ගැළපිය යුතුය.
පහත එස්ample ප්රතිදානය Interlaken Lookaside මාදිලියේ සාර්ථක පරීක්ෂණ ධාවනයක් පෙන්නුම් කරයි:
තොරතුරු: තොරතුරු: පැකට් ජනනය කිරීම නවත්වන්න
==== තත්ත්‍ව වාර්තාව ====
TX KHz : 402813
RX KHz : 402812
වාර ගණන: 0x000fff
TX PLL අගුල: 0x000001
පෙළගස්වන්න: 0x00c10f
Rx LOA: 0x000000
Tx LOA : 0x000000
වචන අගුල: 0x000fff
සමමුහුර්ත අගුල: 0x000fff
CRC32 දෝෂ: 0
CRC24 දෝෂ: 0
පරීක්ෂක දෝෂ: 0
සම්ප්රේෂණය කරන ලද SOPs : 461
EOPs සම්ප්රේෂණය : 461
ලැබුණු SOPs : 461
ලැබුණු EOPs : 461
බලගැන්වීමේ සිට තත්පර 171 ක් ගත විය
HW_TEST : PASS
නිර්මාණ Example විස්තරය
නිර්මාණය හිටපුample මගින් Interlaken IP core හි ක්‍රියාකාරීත්වය පෙන්නුම් කරයි.
අදාළ තොරතුරු
Interlaken (2nd Generation) FPGA IP පරිශීලක මාර්ගෝපදේශය
2.1 නිර්මාණ Example හැසිරීම
දෘඪාංගයේ සැලසුම පරීක්ෂා කිරීම සඳහා, පද්ධති කොන්සෝලය තුළ පහත විධාන ටයිප් කරන්න::
- සැකසුම මූලාශ්‍ර කරන්න file:
% මූලාශ්රයample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - පරීක්ෂණය ධාවනය කරන්න:
% run_example_design - The Interlaken (2nd Generation) දෘඪාංග නිර්මාණය example පහත පියවර සම්පූර්ණ කරයි:
ඒ. Interlaken (2nd Generation) IP නැවත සකසයි.
බී. අභ්‍යන්තර ලූප්බැක් මාදිලියේ Interlaken (2nd Generation) IP වින්‍යාස කරයි.
c. IP හරයේ TX පරිශීලක දත්ත හුවමාරු අතුරුමුහුණත වෙත ගෙවීමේ ඇති පූර්ව නිශ්චිත දත්ත සහිත Interlaken පැකට් ප්‍රවාහයක් යවයි.
ඈ ලැබුණු පැකට් පරීක්ෂා කර තත්ත්වය වාර්තා කරයි. පැකට් පරීක්ෂකය දෘඪාංග නිර්මාණයේ ඇතුළත් හිටපුample පහත මූලික පැකට් පරීක්ෂා කිරීමේ හැකියාවන් සපයයි:
• සම්ප්රේෂණය කරන ලද පැකට් අනුපිළිවෙල නිවැරදි දැයි පරීක්ෂා කරයි.
• දත්ත සම්ප්රේෂණය වන විට සහ ලැබෙන අතරතුර පැකට්ටුවේ ආරම්භය (SOP) සහ පැකට්ටුවේ අවසානය (EOP) ගණන් යන දෙකම පෙළගැස්වීම සහතික කිරීමෙන් ලැබුණු දත්ත අපේක්ෂිත අගයන් සමඟ ගැළපේදැයි පරීක්ෂා කරයි.
2.2 අතුරුමුහුණත් සංඥා
වගුව 5. නිර්මාණ Example අතුරුමුහුණත් සංඥා
| වරායේ නම | දිශාව | පළල (බිට්) | විස්තරය |
| mgmt_clk | ආදානය | 1 | පද්ධති ඔරලෝසු ආදානය. ඔරලෝසු සංඛ්‍යාතය 100 MHz විය යුතුය. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | ආදානය | 2-ජන | සම්ප්‍රේෂක යොමු ඔරලෝසුව. RX CDR PLL ධාවනය කරයි. |
| වරායේ නම | දිශාව | පළල (බිට්) | විස්තරය |
| pll_ref_clk[1] ලබා ගත හැක්කේ ඔබ සබල කළ විට පමණි භාවිතයට නොගෙන සංරක්ෂණය කරන්න සටහන: PAM4 සඳහා සම්ප්‍රේෂක නාලිකා E-tile PAM4 මාදිලියේ IP වෙනස්කම් වල පරාමිතිය. |
|||
| rx_pin | ආදානය | මංතීරු ගණන | ලබන්නා SERDES දත්ත පින්. |
| tx_pin | ප්රතිදානය | මංතීරු ගණන | SERDES දත්ත පින් සම්ප්රේෂණය කරන්න. |
| rx_pin_n | ආදානය | මංතීරු ගණන | ලබන්නා SERDES දත්ත පින්. මෙම සංඥාව E-tile PAM4 මාදිලියේ උපාංග විචලනයන් තුළ පමණක් පවතී. |
| tx_pin_n | ප්රතිදානය | මංතීරු ගණන | SERDES දත්ත පින් සම්ප්රේෂණය කරන්න. මෙම සංඥාව E-tile PAM4 මාදිලියේ උපාංග විචලනයන් තුළ පමණක් පවතී. |
| mac_clk_pll_ref | ආදානය | 1 | මෙම සංඥාව PLL මඟින් ධාවනය කළ යුතු අතර pll_ref_clk ධාවනය කරන ඔරලෝසු මූලාශ්‍රයම භාවිතා කළ යුතුය. මෙම සංඥාව E-tile PAM4 මාදිලියේ උපාංග විචලනයන් තුළ පමණක් පවතී. |
| usr_pb_reset_n | ආදානය | 1 | පද්ධති යළි පිහිටුවීම. |
අදාළ තොරතුරු
අතුරුමුහුණත් සංඥා
2.3 සිතියම ලියාපදිංචි කරන්න
සටහන:
- නිර්මාණ Example රෙජිස්ටර් ලිපිනය 0x20** වලින් ආරම්භ වන අතර Interlaken IP core රෙජිස්ටර් ලිපිනය 0x10** වලින් ආරම්භ වේ.
- ප්‍රවේශ කේතය: RO—කියවීමට පමණි, සහ RW—කියවීම/ලිවීම.
- පද්ධති කොන්සෝලය හිටපු සැලසුම කියවයිample විසින් තිරය මත පරීක්ෂණ තත්ත්වය ලියාපදිංචි කර වාර්තා කරයි.
වගුව 6. නිර්මාණ ExampLe Register Map for Interlaken Design Example
| ඕෆ්සෙට් | නම | ප්රවේශය | විස්තරය |
| 8'h00 | වෙන් කර ඇත | ||
| 8'h01 | වෙන් කර ඇත | ||
| 8'h02 | පද්ධතිය PLL යළි පිහිටුවීම | RO | පහත බිටු පද්ධති PLL යළි පිහිටුවීමේ ඉල්ලීම සහ සක්‍රීය අගය පෙන්නුම් කරයි: • බිට් [0] – sys_pll_rst_req • බිට් [1] – sys_pll_rst_en |
| 8'h03 | RX මංතීරුව පෙළගස්වා ඇත | RO | RX මංතීරු පෙළගැස්ම පෙන්නුම් කරයි. |
| 8'h04 | WORD අගුලු දමා ඇත | RO | [NUM_LANES–1:0] – වචන (බ්ලොක්) මායිම් හඳුනාගැනීම. |
(2) ඔබ PAM4 පරාමිතිය සඳහා භාවිත නොකළ සම්ප්‍රේෂණ නාලිකා සංරක්ෂණය සක්‍රීය කළ විට, භාවිත නොකළ PAM4 ස්ලේව් නාලිකාව සංරක්ෂණය කිරීමට අමතර යොමු ඔරලෝසු තොටක් එක් කෙරේ.
| ඕෆ්සෙට් | නම | ප්රවේශය | විස්තරය |
| 8'h05 | සමමුහුර්ත කිරීම අගුලු දමා ඇත | RO | [NUM_LANES–1:0] – Metaframe සමමුහුර්තකරණය. |
| 8'h06 - 8'h09 | CRC32 දෝෂ ගණන | RO | CRC32 දෝෂ ගණන පෙන්නුම් කරයි. |
| 8'h0A | CRC24 දෝෂ ගණන | RO | CRC24 දෝෂ ගණන පෙන්නුම් කරයි. |
| 8'h0B | පිටාර ගැලීම / යටින් ගලා යන සංඥාව | RO | පහත බිටු පෙන්නුම් කරන්නේ: • බිට් [3] – TX යටින් ගලා යන සංඥාව • බිට් [2] – TX පිටාර සංඥාව • Bit [1] – RX overflow signal |
| 8'h0C | SOP ගණන | RO | SOP ගණන දක්වයි. |
| 8'h0D | EOP ගණන | RO | EOP සංඛ්යාව පෙන්නුම් කරයි |
| 8'h0E | දෝෂ ගණන | RO | පහත දෝෂ ගණන පෙන්නුම් කරයි: • මංතීරු පෙළගැස්ම නැතිවීම • නීති විරෝධී පාලන වචනය • නීති විරෝධී රාමුකරණ රටාව • SOP හෝ EOP දර්ශකය අතුරුදහන් |
| 8'h0F | send_data_mm_clk | RW | උත්පාදක සංඥාව සක්රිය කිරීමට 1 සිට බිටු [0] දක්වා ලියන්න. |
| 8'h10 | පරීක්ෂක දෝෂය | පරීක්ෂක දෝෂය පෙන්නුම් කරයි. (SOP දත්ත දෝෂය, නාලිකා අංක දෝෂය, සහ PLD දත්ත දෝෂය) | |
| 8'h11 | පද්ධති PLL අගුල | RO | බිට් [0] මඟින් PLL අගුළු ඇඟවීම පෙන්නුම් කරයි. |
| 8'h14 | TX SOP ගණන | RO | පැකට් උත්පාදක යන්ත්රය මගින් ජනනය කරන ලද SOP ගණන දක්වයි. |
| 8'h15 | TX EOP ගණන | RO | පැකට් උත්පාදක යන්ත්රය මගින් ජනනය කරන ලද EOP ගණන දක්වයි. |
| 8'h16 | අඛණ්ඩ පැකේජය | RW | අඛණ්ඩ පැකට්ටුව සක්‍රීය කිරීමට 1 සිට බිට් [0] දක්වා ලියන්න. |
| 8'h39 | ECC දෝෂ ගණන | RO | ECC දෝෂ ගණන දක්වයි. |
| 8'h40 | ECC දෝෂ ගණන නිවැරදි කරන ලදී | RO | නිවැරදි කරන ලද ECC දෝෂ ගණන දක්වයි. |
වගුව 7. නිර්මාණ Example Register Map for Interlaken Look-side Design Example
ඔබ හිටපු නිර්මාණය උත්පාදනය කරන විට මෙම ලියාපදිංචි සිතියම භාවිතා කරන්නample සමඟින් Enable Interlaken Look-side mode පරාමිතිය සක්රිය කර ඇත.
| ඕෆ්සෙට් | නම | ප්රවේශය | විස්තරය |
| 8'h00 | වෙන් කර ඇත | ||
| 8'h01 | කවුන්ටරය යළි පිහිටුවීම | RO | TX සහ RX කවුන්ටරය සමාන බිට් ඉවත් කිරීමට 1 සිට බිට් [0] දක්වා ලියන්න. |
| 8'h02 | පද්ධතිය PLL යළි පිහිටුවීම | RO | පහත බිටු පද්ධති PLL යළි පිහිටුවීමේ ඉල්ලීම සහ සක්‍රීය අගය පෙන්නුම් කරයි: • බිට් [0] – sys_pll_rst_req • බිට් [1] – sys_pll_rst_en |
| 8'h03 | RX මංතීරුව පෙළගස්වා ඇත | RO | RX මංතීරු පෙළගැස්ම පෙන්නුම් කරයි. |
| 8'h04 | WORD අගුලු දමා ඇත | RO | [NUM_LANES–1:0] – වචන (බ්ලොක්) මායිම් හඳුනාගැනීම. |
| 8'h05 | සමමුහුර්ත කිරීම අගුලු දමා ඇත | RO | [NUM_LANES–1:0] – Metaframe සමමුහුර්තකරණය. |
| 8'h06 - 8'h09 | CRC32 දෝෂ ගණන | RO | CRC32 දෝෂ ගණන පෙන්නුම් කරයි. |
| 8'h0A | CRC24 දෝෂ ගණන | RO | CRC24 දෝෂ ගණන පෙන්නුම් කරයි. |
| ඕෆ්සෙට් | නම | ප්රවේශය | විස්තරය |
| 8'h0B | වෙන් කර ඇත | ||
| 8'h0C | SOP ගණන | RO | SOP ගණන දක්වයි. |
| 8'h0D | EOP ගණන | RO | EOP සංඛ්යාව පෙන්නුම් කරයි |
| 8'h0E | දෝෂ ගණන | RO | පහත දෝෂ ගණන පෙන්නුම් කරයි: • මංතීරු පෙළගැස්ම නැතිවීම • නීති විරෝධී පාලන වචනය • නීති විරෝධී රාමුකරණ රටාව • SOP හෝ EOP දර්ශකය අතුරුදහන් |
| 8'h0F | send_data_mm_clk | RW | උත්පාදක සංඥාව සක්රිය කිරීමට 1 සිට බිටු [0] දක්වා ලියන්න. |
| 8'h10 | පරීක්ෂක දෝෂය | RO | පරීක්ෂක දෝෂය පෙන්නුම් කරයි. (SOP දත්ත දෝෂය, නාලිකා අංක දෝෂය, සහ PLD දත්ත දෝෂය) |
| 8'h11 | පද්ධති PLL අගුල | RO | බිට් [0] මඟින් PLL අගුළු ඇඟවීම පෙන්නුම් කරයි. |
| 8'h13 | ප්‍රමාද ගණන | RO | ප්‍රමාද ගණන දක්වයි. |
| 8'h14 | TX SOP ගණන | RO | පැකට් උත්පාදක යන්ත්රය මගින් ජනනය කරන ලද SOP ගණන දක්වයි. |
| 8'h15 | TX EOP ගණන | RO | පැකට් උත්පාදක යන්ත්රය මගින් ජනනය කරන ලද EOP ගණන දක්වයි. |
| 8'h16 | අඛණ්ඩ පැකේජය | RO | අඛණ්ඩ පැකට්ටුව සක්‍රීය කිරීමට 1 සිට බිට් [0] දක්වා ලියන්න. |
| 8'h17 | TX සහ RX කවුන්ටරය සමාන වේ | RW | TX සහ RX කවුන්ටරය සමාන බව පෙන්නුම් කරයි. |
| 8'h23 | ප්‍රමාදය සක්‍රීය කරන්න | WO | ප්‍රමාද මැනීම සබල කිරීමට 1 සිට බිටු [0] දක්වා ලියන්න. |
| 8'h24 | ප්‍රමාදය සූදානම් | RO | ප්‍රමාද මිනුම් සූදානම් බව පෙන්නුම් කරයි. |
Interlaken (2nd Generation) Intel Agilex FPGA IP Design Example පරිශීලක මාර්ගෝපදේශ ලේඛනාගාරය
මෙම පරිශීලක මාර්ගෝපදේශයේ නවතම සහ පෙර අනුවාද සඳහා, බලන්න Interlaken (2වන පරම්පරාව) Intel Agilex FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය HTML අනුවාදය. අනුවාදය තෝරා බාගත ක්ලික් කරන්න. IP හෝ මෘදුකාංග අනුවාදයක් ලැයිස්තුගත කර නොමැති නම්, පෙර IP හෝ මෘදුකාංග අනුවාදය සඳහා පරිශීලක මාර්ගෝපදේශය අදාළ වේ.
IP අනුවාද v19.1 දක්වා Intel Quartus Prime Design Suite මෘදුකාංග අනුවාදවලට සමාන වේ. Intel Quartus Prime Design Suite මෘදුකාංග අනුවාදය 19.2 හෝ ඊට පසු, IP cores නව IP අනුවාද ක්‍රමයක් ඇත.
Interlaken (2nd Generation) Intel Agilex FPGA IP Design Ex සඳහා ලේඛන සංශෝධන ඉතිහාසයample පරිශීලක මාර්ගෝපදේශය
| ලේඛන අනුවාදය | Intel Quartus Prime අනුවාදය | IP අනුවාදය | වෙනස්කම් |
| 2022.08.03 | 21.3 | 20.0.1 | Intel Agilex F-Series Transceiver-SoC සංවර්ධන කට්ටලය සඳහා උපාංගය OPN නිවැරදි කරන ලදී. |
| 2021.10.04 | 21.3 | 20.0.1 | • QuestaSim සිමියුලේටරය සඳහා සහය එක් කරන ලදී. • NCSim සිමියුලේටරය සඳහා සහය ඉවත් කරන ලදී. |
| 2021.02.24 | 20.4 | 20.0.1 | • කොටසෙහි PAM4 සඳහා භාවිත නොකරන ලද සම්ප්‍රේෂක නාලිකාව සංරක්ෂණය කිරීම පිළිබඳ තොරතුරු එක් කරන ලදී: දෘඪාංග සැලසුම් Example සංරචක. • කොටසෙහි pll_ref_clk[1] සංඥා විස්තරය එක් කරන ලදී: අතුරුමුහුණත් සංඥා. |
| 2020.12.14 | 20.4 | 20.0.0 | • යාවත්කාලීන එස්ampදෘඪාංග නිර්මාණය Ex දෘඪාංග පරීක්ෂා කිරීමේ කොටසේ Interlaken මාදිලිය සහ Interlaken Look-side mode සඳහා le දෘඪාංග පරීක්ෂණ ප්රතිදානයample. • Interlaken Look-aside design ex සඳහා යාවත්කාලීන කරන ලද ලියාපදිංචි සිතියමample කොටසේ ලියාපදිංචි සිතියම. • දෘඪාංග නිර්මාණය Ex පරීක්ෂා කිරීම යන කොටසේ සාර්ථක දෘඪාංග පරීක්ෂණ ධාවනයක් සඳහා සමත් නිර්ණායකයක් එක් කරන ලදීample. |
| 2020.10.16 | 20.2 | 19.3.0 | දෘඪාංග සැලසුම් Ex පරීක්ෂා කිරීමේදී RX පැත්තේ මූලික අනුවර්තන ක්‍රමාංකනය ක්‍රියාත්මක කිරීමට විධානය නිවැරදි කරන ලදීample කොටස. |
| 2020.06.22 | 20.2 | 19.3.0 | • නිර්මාණය හිටපුample Interlaken Look-side mode සඳහා ලබා ගත හැකිය. • නිර්මාණයේ දෘඪාංග පරීක්ෂාව හිටපුample Intel Agilex උපාංග වෙනස්කම් සඳහා ලබා ගත හැකිය. • එකතු කළ රූපය: Interlaken (2nd Generation) Design Ex සඳහා ඉහළ මට්ටමේ බ්ලොක් රූප සටහනample. • පහත කොටස් යාවත්කාලීන කර ඇත: - දෘඪාංග සහ මෘදුකාංග අවශ්යතා - නාමාවලි ව්යුහය • Interlaken Look-aside සම්බන්ධ යාවත්කාලීන ඇතුළත් කිරීමට පහත සංඛ්යා වෙනස් කරන ලදී: – රූපය: Interlaken (2nd Generation) Hardware Design Example ඉහළ E-tile NRZ මාදිලියේ වෙනස්කම් සඳහා මට්ටමේ බ්ලොක් රූප සටහන – රූපය: Interlaken (2nd Generation) Hardware Design Example E-tile PAM4 මාදිලියේ වෙනස්කම් සඳහා ඉහළ මට්ටමේ බ්ලොක් රූප සටහන • යාවත්කාලීන කළ රූපය: IP පරාමිති සංස්කාරකය. • නිර්මාණ Ex සම්පාදනය කිරීම සහ වින්‍යාස කිරීම යන කොටසේ ඔරලෝසු පාලන යෙදුමේ සංඛ්‍යාත සැකසුම් පිළිබඳ තොරතුරු එක් කරන ලදී.ampදෘඪාංගයේ le. |
| ලේඛන අනුවාදය | Intel Quartus Prime අනුවාදය | IP අනුවාදය | වෙනස්කම් |
|
• Interlaken පෙනුම සඳහා පරීක්ෂණ ධාවන ප්‍රතිදානයන් එකතු කරන ලදි- පහත කොටස් වල: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
clk100 ඉවත් කරන ලදී. mgmt_clk පහත සඳහන් පරිදි IO PLL වෙත යොමු ඔරලෝසුවක් ලෙස ක්රියා කරයි: |
| 2019.07.01 | 19.2 | 19.2 | මුල් නිකුතුව. |
ඉන්ටෙල් සංස්ථාව. සියලුම හිමිකම් ඇවිරිණි. Intel, Intel ලාංඡනය සහ අනෙකුත් Intel සලකුණු Intel Corporation හෝ එහි අනුබද්ධිත සමාගම්වල වෙළඳ ලකුණු වේ. Intel හි FPGA සහ අර්ධ සන්නායක නිෂ්පාදනවල කාර්ය සාධනය වර්තමාන පිරිවිතරයන්ට අනුව Intel හි සම්මත වගකීම් සහතිකයට අනුකූලව සහතික කරයි, නමුත් දැනුම්දීමකින් තොරව ඕනෑම වේලාවක ඕනෑම නිෂ්පාදනයක් සහ සේවාවක් වෙනස් කිරීමට අයිතිය රඳවා තබා ගනී. Intel විසින් ලිඛිතව ලිඛිතව එකඟ වී ඇති පරිදි හැර මෙහි විස්තර කර ඇති ඕනෑම තොරතුරක්, නිෂ්පාදනයක් හෝ සේවාවක් යෙදුමෙන් හෝ භාවිතා කිරීමෙන් පැන නගින කිසිදු වගකීමක් හෝ වගකීමක් Intel භාර නොගනී. Intel පාරිභෝගිකයින්ට ඕනෑම ප්‍රකාශිත තොරතුරු මත විශ්වාසය තැබීමට පෙර සහ නිෂ්පාදන හෝ සේවා සඳහා ඇණවුම් කිරීමට පෙර උපාංග පිරිවිතරවල නවතම අනුවාදය ලබා ගැනීමට උපදෙස් දෙනු ලැබේ.
*වෙනත් නම් සහ වෙළඳ නාම අන් අයගේ දේපළ ලෙස හිමිකම් පෑමට හැකිය.
ISO
9001:2015
ලියාපදිංචි කර ඇත
Interlaken (2nd Generation) Intel® Agilex™ FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය
මාර්ගගත සංස්කරණය
ප්‍රතිපෝෂණ යවන්න
ID: 683800
UG-20239
අනුවාදය: 2022.08.03
ලේඛන / සම්පත්
 |
intel Interlaken (2nd Generation) Agilex FPGA IP Design Example [pdf] පරිශීලක මාර්ගෝපදේශය Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
