انٽيل لوگوInterlaken (2nd Generation) Intel ®
Agilex™ FPGA IP ڊيزائن Example
استعمال ڪندڙ ھدايت

مواد لڪائڻ
1 تڪڙو شروع ھدايت
2 ڊيزائن Exampوضاحت
3 Interlaken (2nd Generation) Intel Agilex FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز
4 Intel Agilex FPGA IP Design Ex لاءِ دستاويز جي نظرثاني جي تاريخampلي يوزر گائيڊ
5 دستاويز / وسيلا
5.1 حوالو
6 لاڳاپيل پوسٽون

تڪڙو شروع ھدايت

The Interlaken (2nd Generation) FPGA IP core هڪ سموليشن ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن مهيا ڪري ٿوample جيڪو تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿو. جڏهن توهان ڊزائين ٺاهي رهيا آهيو example، پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileهارڊويئر ۾ ڊيزائن کي تخليق ڪرڻ، مرتب ڪرڻ ۽ جانچڻ لاءِ ضروري آهي. ڊزائن جو مثالample پڻ موجود آهي Interlaken Look-side feature لاءِ.
ٽيسٽ بينچ ۽ ڊيزائن اڳوڻيample سپورٽ ڪري ٿو NRZ ۽ PAM4 موڊ اي ٽائل ڊوائيسز لاءِ. The Interlaken (2nd Generation) FPGA IP core ٺاھي ٿو ڊيزائن examples لينن جي تعداد ۽ ڊيٽا جي شرحن جي سڀني معاون مجموعن لاءِ.

شڪل 1. ڊيزائن جي ترقي لاء قدم Exampleintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 1

The Interlaken (2nd Generation) IP core design exampهيٺ ڏنل خاصيتن کي سپورٽ ڪري ٿو:

  • اندروني TX کان RX سيريل لوپ بڪ موڊ
  • خودڪار طور تي مقرر ٿيل سائيز پيڪيٽ ٺاهي ٿو
  • بنيادي پيڪيٽ جي چڪاس جي صلاحيتون
  • سسٽم ڪنسول استعمال ڪرڻ جي صلاحيت ٻيهر ٽيسٽ جي مقصد لاء ڊزائين ري سيٽ ڪرڻ لاء
  • PMA موافقت

شڪل 2. اعليٰ سطحي بلاڪ ڊاگرام فار انٽرليڪن (2nd جنريشن) ڊيزائن Exampleintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 2

لاڳاپيل معلومات

  • Interlaken (2nd Generation) FPGA IP يوزر گائيڊ
  • Interlaken (2nd Generation) Intel FPGA IP رليز نوٽس

1.1. هارڊويئر ۽ سافٽ ويئر گهرجون
اڳوڻي کي جانچڻ لاءampلي ڊيزائن، هيٺ ڏنل هارڊويئر ۽ سافٽ ويئر استعمال ڪريو:

  • Intel® Prime Pro Edition سافٽ ويئر ورزن 21.3
  • سسٽم ڪنسول
  • سپورٽ ٿيل simulators:
    - Siemens* EDA ModelSim* SE يا QuestaSim*
    - Synopsys * VCS *
    - Cadence * Xcelium *
  • Intel Agilex® Quartus™ F-Series Transceiver-SoC ڊولپمينٽ کٽ (AGFB014R24A2E2V)

لاڳاپيل معلومات
Intel Agilex F-Series Transceiver-SoC ڊولپمينٽ کٽ يوزر گائيڊ
1.2. ڊاريڪٽري جي جوڙجڪ
The Interlaken (2nd Generation) IP core design example file ڊاريڪٽري هيٺ ڏنل ٺاهيل تي مشتمل آهي files ڊزائينز لاءِ exampلي.
شڪل 3. ٺاهيل انٽرليڪن جي ڊائريڪٽري جو ڍانچو (2nd Generation) Exampلي ڊزائن

intel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 3

هارڊويئر جي ترتيب، تخليق، ۽ ٽيسٽ files ۾ واقع آهنample_installation_dir>/uflex_ilk_0_example_design.
ٽيبل 1. Interlaken (2nd Generation) IP Core Hardware Design Example File وضاحتون
هنن files ۾ آهنample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus ڊاريڪٽري.

File نالا وصف
example_design.qpf Intel Quartus Prime پروجيڪٽ file.
example_design.qsf Intel Quartus Prime پروجيڪٽ سيٽنگون file
example_design.sdc جtag_time_template.sdc Synopsys ڊيزائن جي پابندي file. توھان نقل ڪري سگھوٿا ۽ پنھنجي ڊزائن لاءِ ترميم ڪري سگھوٿا.
sysconsole_testbench.tcl مکيه file سسٽم ڪنسول تائين رسائي لاءِ

ٽيبل 2. انٽرليڪن (ٻين نسل) IP ڪور ٽيسٽ بينچ File وصف
هي file ۾ آهيample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl ڊاريڪٽري.

File نالو وصف
top_tb.sv اعليٰ سطحي ٽيسٽ بينچ file.

ٽيبل 3. nterlaken (2nd Generation) IP ڪور ٽيسٽ بينچ اسڪرپٽ
هنن files ۾ آهنample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench ڊاريڪٽري.

File نالو وصف
vcstest.sh ٽيسٽ بينچ کي هلائڻ لاءِ وي سي ايس اسڪرپٽ.
vlog_pro.do ٽيسٽ بينچ کي هلائڻ لاءِ ModelSim SE يا QuestaSim اسڪرپٽ.
xcelium.sh Xcelium اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاء.

1.3. هارڊويئر ڊيزائن Exampاجزاء
سابقampلي ڊيزائن سسٽم ۽ پي ايل ايل ريفرنس ڪلاڪ ۽ گهربل ڊيزائن اجزاء کي ڳنڍي ٿو. سابقampلي ڊيزائن IP ڪور کي اندروني لوپ بڪ موڊ ۾ ترتيب ڏئي ٿو ۽ IP ڪور TX صارف ڊيٽا جي منتقلي انٽرفيس تي پيڪيٽ ٺاهي ٿو. IP ڪور انهن پيڪن کي اندروني لوپ بڪ رستي تي ٽرانسيور ذريعي موڪلي ٿو.
IP ڪور رسيور کان پوءِ لوپ بڪ رستي تي پيڪٽس وصول ڪري ٿو، اهو انٽرليڪن پيڪٽس کي پروسيس ڪري ٿو ۽ انهن کي RX صارف ڊيٽا جي منتقلي انٽرفيس تي منتقل ڪري ٿو. سابقampلي ڊيزائن چيڪ ڪري ٿو ته پيڪيٽ مليل ۽ منتقل ٿيل ميچ.
هارڊويئر Exampلي ڊيزائن ۾ خارجي پي ايل ايل شامل آهن. توهان صاف متن جي جانچ ڪري سگهو ٿا files کان view sample ڪوڊ جيڪو هڪ ممڪن طريقو لاڳو ڪري ٿو ٻاهرين PLLs کي انٽرليڪن (2nd Generation) FPGA IP سان ڳنڍڻ لاءِ.
The Interlaken (2nd Generation) هارڊويئر ڊيزائن exampهيٺ ڏنل اجزاء شامل آهن:

  1. Interlaken (2nd Generation) FPGA IP
  2. پيڪٽ جنريٽر ۽ پيڪٽ چيڪ ڪندڙ
  3. JTAG ڪنٽرولر جيڪو سسٽم ڪنسول سان رابطو ڪري ٿو. توهان سسٽم ڪنسول ذريعي ڪلائنٽ منطق سان رابطو ڪريو.

شڪل 4. Interlaken (2nd Generation) Hardware Design Exampاي ٽائل NRZ موڊ تبديلين لاء اعلي سطحي بلاڪ ڊراگرامintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 5

The Interlaken (2nd Generation) هارڊويئر ڊيزائن example جيڪو ھدف ڪري ٿو ھڪڙو اي ٽائل PAM4 موڊ مختلف تبديلين لاءِ اضافي گھڙي mac_clkin جي ضرورت آھي جيڪا IO PLL ٺاھي ٿي. هن PLL کي ساڳيو حوالو گھڙي استعمال ڪرڻ گهرجي جيڪو هلائي ٿو pll_ref_clk.

شڪل 5. Interlaken (2nd Generation) Hardware Design Exampاعلي سطحي
اي ٽائل PAM4 موڊ جي تبديلين لاءِ بلاڪ ڊاگرامintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 4

اي ٽائل PAM4 موڊ جي تبديلين لاءِ، جڏھن توھان چالو ڪندا آھيو غير استعمال ٿيل ٽرانسيور چينلز کي محفوظ ڪريو PAM4 پيٽرول لاءِ، ھڪڙو اضافي حوالو گھڙي پورٽ شامل ڪيو ويندو آھي (pll_ref_clk [1]). هي بندرگاهه لازمي طور تي ساڳئي تعدد تي هلائڻ گهرجي جيئن IP پيٽرولر ايڊيٽر ۾ بيان ڪيو ويو آهي (محفوظ چينلن لاءِ ريفرنس ڪلاڪ فریکوئنسي). PAM4 لاءِ غير استعمال ٿيل ٽرانسيور چينلز کي محفوظ ڪريو اختياري آهي. هن گھڙي کي لڳايو ويو پن ۽ لاڳاپيل رڪاوٽون QSF ۾ نظر اچن ٿيون جڏهن توهان چونڊيو Intel Stratix® 10 يا Intel Agilex ڊولپمينٽ کٽ ڊيزائن جي نسل لاءِ.
ڊزائينز لاءِ exampلي سموليشن، ٽيسٽ بينچ هميشه pll_ref_clk [0] ۽ pll_ref_clk [1] لاءِ ساڳي تعدد کي بيان ڪري ٿو.
لاڳاپيل معلومات
Intel Agilex F-Series Transceiver-SoC ڊولپمينٽ کٽ يوزر گائيڊ
1.4. ڊيزائن ٺاهڻ

شڪل 6. طريقيڪارintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 6

انهن قدمن تي عمل ڪريو هارڊويئر ايڪس ٺاهڻ لاءِampلي ڊيزائن ۽ ٽيسٽ بينچ:

  1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ڪلڪ ڪريو File ➤ نئون پروجيڪٽ مددگار نئون Intel Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا ڪلڪ ڪريو File ➤ اوپن پروجيڪٽ هڪ موجوده Intel Quartus Prime پروجيڪٽ کي کولڻ لاءِ. جادوگر توهان کي هڪ ڊوائيس بيان ڪرڻ لاء اشارو ڏئي ٿو.
  2. ڊوائيس خانداني Agilex بيان ڪريو ۽ ڊوائيس چونڊيو توھان جي ڊيزائن لاءِ.
  3. IP Catalog ۾، ڳوليو ۽ ڊبل ڪلڪ ڪريو Interlaken (2nd Generation) Intel FPGA IP. نئين IP مختلف ونڊو ظاهر ٿئي ٿي.
  4. هڪ اعلي سطحي نالو بيان ڪريو توهان جي ڪسٽم IP تبديلين لاء. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
  5. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
    شڪل 7. سابقampLe Design Tab in Interlaken (2nd Generation) Intel FPGA IP Parameter Editorintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 7
  6. IP ٽئب تي، توهان جي IP بنيادي تبديلي لاءِ پيٽرول بيان ڪريو.
  7. PMA موافقت واري ٽيب تي، PMA موافقت جي ماپن کي بيان ڪريو جيڪڏھن توھان پنھنجي اي ٽائل ڊيوائس جي مختلف قسمن لاءِ PMA موافقت استعمال ڪرڻ جو ارادو ڪيو ٿا.
    هي قدم اختياري آهي:
    • فعال ڪريو موافقت لوڊ نرم IP اختيار.
    نوٽ: توهان کي فعال ڪرڻ لازمي آهي Native PHY Debug Master Endpoint (NPDME) آپشن کي IP ٽيب تي جڏهن PMA موافقت فعال ٿئي ٿي.
    • PMA موافقت لاءِ اڳي سيٽ چونڊيو PMA موافقت چونڊيو پيٽرول.
    • ڪلڪ ڪريو PMA Adaptation Preload to لوڊ ڪرڻ لاءِ شروعاتي ۽ لڳاتار موافقت جا پيرا ميٽر.
    • PMA ترتيبن جو تعداد بيان ڪريو سپورٽ ڪرڻ لاءِ جڏھن گھڻن PMA ترتيبن کي چالو ڪيو ويو آھي PMA ڪنفيگريشن پيٽرولر جو تعداد استعمال ڪندي.
    • چونڊيو PMA ڪنفيگريشن لوڊ ڪرڻ يا اسٽور ڪرڻ لاءِ استعمال ڪندي لوڊ يا اسٽور ڪرڻ لاءِ PMA ترتيب چونڊيو.
    منتخب ٿيل PMA ٺاھ جوڙ کي لوڊ ڪرڻ لاءِ منتخب ٿيل PMA ترتيبن مان لوڊ موافقت تي ڪلڪ ڪريو.
    PMA موافقت جي پيرا ميٽرز بابت وڌيڪ معلومات لاءِ، ڏسو E-Tile Transceiver PHY يوزر گائيڊ.
  8. تي Exampلي ڊيزائن ٽئب، چونڊيو سموليشن آپشن کي ٽيسٽ بينچ پيدا ڪرڻ لاءِ، ۽ چونڊيو سنٿيسس آپشن کي تيار ڪرڻ لاءِ هارڊويئر ex.ampلي ڊيزائن.
    نوٽ: توھان کي گھٽ ۾ گھٽ ھڪڙو چونڊڻ گھرجي سموليشن يا سنٿيسس اختيارن مان ھڪڙو ٺاھيو Exampلي ڊزائن Files.
  9. ٺاهيل HDL فارميٽ لاءِ، صرف ويريلوگ موجود آهي.
  10. ٽارگيٽ ڊولپمينٽ کٽ لاءِ مناسب اختيار چونڊيو.
    نوٽ: Intel Agilex F-Series Transceiver SoC ڊولپمينٽ کٽ اختيار صرف تڏهن موجود آهي جڏهن توهان جو پروجيڪٽ وضاحت ڪري ٿو Intel Agilex ڊوائيس جو نالو شروع ٿيندڙ AGFA012 يا AGFA014 سان. جڏهن توهان ڊولپمينٽ کٽ آپشن چونڊيو ٿا، پن اسائنمينٽس سيٽ ڪيل آهن Intel Agilex ڊولپمينٽ کٽ ڊيوائس پارٽ نمبر AGFB014R24A2E2V ۽ توهان جي چونڊيل ڊوائيس کان مختلف ٿي سگهن ٿيون. جيڪڏهن توهان مختلف PCB تي هارڊويئر تي ڊيزائن کي جانچڻ جو ارادو ڪيو ٿا، چونڊيو ڪو به ڊولپمينٽ کٽ اختيار نه ڪريو ۽ .qsf ۾ مناسب پن اسائنمينٽس ٺاهيو. file.
  11. ڪلڪ Generate Exampلي ڊيزائن. منتخب ڪريو Exampلي ڊيزائن ڊاريڪٽري ونڊو ظاهر ٿئي ٿي.
  12. جيڪڏهن توهان ڊزائن کي تبديل ڪرڻ چاهيو ٿا example ڊاريڪٽري جو رستو يا نالو ڏيکاريل ڊفالٽ مان (uflex_ilk_0_example_design)، نئين رستي ڏانهن براؤز ڪريو ۽ نئين ڊيزائن کي ٽائپ ڪريو example ڊاريڪٽري جو نالو.
  13. OK تي ڪلڪ ڪريو.

لاڳاپيل معلومات

1.5. ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ
حوالو ڏيو Interlaken (2nd Generation) Hardware Design Exampلي هاء ليول بلاڪ لاءِ اي ٽائل NRZ موڊ ويريشنز ۽ انٽرليڪن (2nd جنريشن) هارڊويئر ڊيزائن Exampلي هاء ليول بلاڪ لاءِ اي ٽائل PAM4 موڊ ويريشنز بلاڪ ڊراگرامس جي سموليشن ٽيسٽ بينچ.

شڪل 8. طريقيڪارintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 8

ٽيسٽ بينچ کي نقل ڪرڻ لاءِ انهن قدمن تي عمل ڪريو:

  1. ڪمانڊ پرامپٽ تي، ٽيسٽ بينچ سموليشن ڊاريڪٽري ۾ تبديل ڪريو. ڊاريڪٽري آهيample_installation_dir>/example_design/ testbench Intel Agilex ڊوائيسز لاءِ.
  2. پنھنجي پسند جي سپورٽ ٿيل سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. اسڪرپٽ گڏ ڪري ٿو ۽ ٽيسٽ بينچ کي سمائيٽر ۾ هلائي ٿو. توهان جي اسڪرپٽ کي چيڪ ڪرڻ گهرجي ته SOP ۽ EOP ڳڻپ سميوليشن مڪمل ٿيڻ کان پوءِ ملن ٿا. جدول ڏانهن رجوع ڪريو سموليشن کي هلائڻ لاءِ قدم.
    جدول 4. سموليشن کي هلائڻ لاءِ قدم
    سمائيٽر هدايتون
    ModelSim SE يا QuestaSim ڪمانڊ لائن ۾، ٽائپ ڪريو -do vlog_pro.do. جيڪڏهن توهان ماڊل سم GUI کي آڻڻ کان سواءِ تخليق ڪرڻ چاهيو ٿا، ٽائپ ڪريو vsim -c -do vlog_pro.do
    وي سي ايس ڪمانڊ لائن ۾، ٽائپ ڪريو sh vcstest.sh
    ايڪسيليم ڪمانڊ لائن ۾، ٽائپ ڪريو sh xcelium.sh
  3. نتيجن جو تجزيو ڪريو. هڪ ڪامياب تخليق پيڪٽ موڪلي ٿو ۽ وصول ڪري ٿو، ۽ "ٽيسٽ پاس ٿيل" ڏيکاري ٿو.

ڊيزائن لاء ٽيسٽ بينچ اڳوڻيampهيٺ ڏنل ڪم مڪمل ڪري ٿو:

  • انٽيليڪن (2nd نسل) Intel FPGA IP کي قائم ڪري ٿو.
  • PHY اسٽيٽس پرنٽ ڪري ٿو.
  • Metaframe synchronization (SYNC_LOCK) ۽ لفظ (بلاڪ) جون حدون (WORD_LOCK) چيڪ ڪري ٿو.
  • انتظار ڪري ٿو انفرادي لينن کي بند ڪرڻ ۽ ترتيب ڏيڻ لاءِ.
  • پيڪيٽ منتقل ڪرڻ شروع ڪري ٿو.
  • چيڪ پيڪٽ جا انگ اکر:
    - CRC24 غلطيون
    - ايس او پيز
    - EOPs

هيٺيون ايسampلي آئوٽ انٽرليڪن موڊ ۾ هلندڙ هڪ ڪامياب تخليق ٽيسٽ کي واضع ڪري ٿو:
********************************************
INFO: انتظار ڪري رھيا آھيون لينن کي ترتيب ڏيڻ لاءِ.
سڀئي رسيور لين ترتيب ڏنل آهن ۽ ٽرئفڪ حاصل ڪرڻ لاءِ تيار آهن.
*****************************************************
*****************************************************
ڄاڻ: پيڪٽس کي منتقل ڪرڻ شروع ڪريو
*****************************************************
*****************************************************
ڄاڻ: پيڪٽس کي منتقل ڪرڻ بند ڪريو
*****************************************************
*****************************************************
ڄاڻ: پيڪيٽس جي انگن اکرن جي چڪاس
*****************************************************
CRC 24 غلطيون رپورٽ ڪيون ويون: 0
منتقل ٿيل SOPs: 100
EOPs منتقل ٿيل: 100
مليل SOPs: 100
EOPs مليل: 100
ECC غلطي ڳڻپ: 0
*****************************************************
ڄاڻ: ٽيسٽ پاس ڪئي وئي
*****************************************************
نوٽ: انٽرليڪن ڊيزائن Exampلي سموليشن ٽيسٽ بينچ 100 پيڪيٽ موڪلي ٿو ۽ 100 پيڪٽس وصول ڪري ٿو.
هيٺيون ايسampلي آئوٽ پڌرو ڪري ٿو هڪ ڪامياب تخليق ٽيسٽ رن انٽرليڪن ڏس-سائيڊ موڊ ۾:
چيڪ ڪريو TX ۽ RX ڪائونٽر برابر يا نه.
———————————————————
READ_MM: پتو 4000014 = 00000001.
———————————————————
De-asssert Counter equal bit.
———————————————————
WRITE_MM: پتو 4000001 حاصل ڪري ٿو 00000001.
WRITE_MM: پتو 4000001 حاصل ڪري ٿو 00000000.
———————————————————
RX_SOP COUNTER.
———————————————————
READ_MM: پتو 400000c = 0000006a.
———————————————————
RX_EOP COUNTER.
READ_MM: پتو 400000d = 0000006a.
———————————————————
READ_MM: پتو 4000010 = 00000000.
———————————————————
آخري رپورٽ ڏيکاريو.
———————————————————
0 معلوم ٿيل نقص
0 CRC24 غلطيون رپورٽ ڪيون ويون
106 ايس او پيز منتقل ڪيا ويا
106 EOPs منتقل ڪيا ويا
106 ايس او پيز مليا
106 EOPs مليا
———————————————————
سموليشن ختم ڪريو
———————————————————
ٽيسٽ پاس ڪئي وئي
———————————————————
نوٽ: پيٽرن جو تعداد (SOPs ۽ EOPs) انٽرليڪن لوڪاسائيڊ ڊيزائن ۾ في لين ۾ فرق آهيample simulation sample output.
لاڳاپيل معلومات
هارڊويئر ڊيزائن Example اجزاء صفحي 6 تي
1.6. ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ Exampهارڊويئر ۾

شڪل 9. طريقيڪارintel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - تصوير 9

هارڊويئر تي هڪ مظاهري ٽيسٽ مرتب ڪرڻ ۽ هلائڻ لاءِ exampلي ڊيزائن، انهن قدمن تي عمل ڪريو:

  1. هارڊويئر کي يقيني بڻايوampلي ڊيزائن جي نسل مڪمل آهي.
  2. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، Intel Quartus Prime پروجيڪٽ کوليوample_installation_dir>/example_design/quartus/example_design.qpf>.
  3. پروسيسنگ مينيو تي، ڪلڪ ڪريو ڪمپليشن شروع ڪريو.
  4. ڪامياب تاليف کان پوء، هڪ .sof file توهان جي مخصوص ڊاريڪٽري ۾ موجود آهي.
    هارڊويئر ايڪس کي پروگرام ڪرڻ لاء انهن قدمن تي عمل ڪريوampIntel Agilex ڊوائيس تي لي ڊيزائن:
  5. Intel Agilex F-Series Transceiver-SoC ڊولپمينٽ کٽ کي ميزبان ڪمپيوٽر سان ڳنڍيو.
    ب. گھڙي ڪنٽرول ايپليڪيشن کي لانچ ڪريو، جيڪو ڊولپمينٽ کٽ جو حصو آھي، ۽ ڊيزائن جي اڳوڻي لاء نئين تعدد سيٽ ڪريوample. گھڙي ڪنٽرول ايپليڪيشن ۾ فريڪوئنسي سيٽنگ ھيٺ ڏنل آھي:
    • Si5338 (U37)، CLK1- 100 MHz
    • Si5338 (U36)، CLK2- 153.6 MHz
    • Si549 (Y2)، OUT- pll_ref_clk جي قيمت تي مقرر ڪريو (1) توھان جي ڊيزائن جي ضرورت مطابق.
    ج. اوزار مينيو تي، پروگرامر تي ڪلڪ ڪريو.
    ڊي. پروگرامر ۾، هارڊويئر سيٽ اپ تي ڪلڪ ڪريو.
    e. هڪ پروگرامنگ ڊوائيس چونڊيو.
    f. چونڊيو ۽ شامل ڪريو Intel Agilex F-Series Transceiver-SoC ڊولپمينٽ کٽ جنهن سان توهان جو Intel Quartus Prime سيشن ڳنڍجي سگهي ٿو.
    جي. پڪ ڪريو ته موڊ سيٽ ڪيو ويو آهي JTAG.
    ايڇ. Intel Agilex ڊوائيس چونڊيو ۽ ڊيوائس شامل ڪريو تي ڪلڪ ڪريو. پروگرامر توهان جي بورڊ تي ڊوائيسز جي وچ ۾ رابطن جو هڪ بلاڪ ڊراگرام ڏيکاري ٿو.
    i. توهان جي .sof سان قطار ۾، .sof لاء باڪس چيڪ ڪريو.
    جي. پروگرام/ڪانفيگر ڪالمن ۾ دٻي کي چيڪ ڪريو.
    ڪ. ڪلڪ ڪريو شروع.

لاڳاپيل معلومات

1.7. ٽيسٽ هارڊويئر ڊيزائن Example
توهان کان پوءِ مرتب ڪيو Interlaken (2nd Generation) Intel FPGA IP core design example ۽ پنهنجي ڊوائيس کي ترتيب ڏيو، توهان IP ڪور ۽ ان جي ايمبيڊڊ Native PHY IP ڪور رجسٽر کي پروگرام ڪرڻ لاءِ سسٽم ڪنسول استعمال ڪري سگهو ٿا.
سسٽم ڪنسول کي آڻڻ لاءِ انهن قدمن تي عمل ڪريو ۽ هارڊويئر ڊيزائن کي ٽيسٽ ڪريوampاليزي:

  1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ٽولز مينيو تي، ڪلڪ ڪريو سسٽم ڊيبگنگ ٽولز ➤ سسٽم ڪنسول.
  2. ڏانهن تبديل ڪريوample_installation_dir>example_design/ hwtest ڊاريڪٽري.
  3. جي سان رابطو کولڻ لاءِTAG ماسٽر، ھيٺ ڏنل حڪم ٽائيپ ڪريو: source sysconsole_testbench.tcl
  4. توھان چالو ڪري سگھو ٿا اندروني سيريل لوپ بڪ موڊ ھيٺ ڏنل ڊيزائن سانampحڪم:
    هڪ stat: عام حالت جي معلومات کي پرنٽ ڪري ٿو.
    ب. sys_reset: سسٽم کي ري سيٽ ڪري ٿو.
    ج. loop_on: اندروني سيريل لوپ بيڪ کي چالو ڪري ٿو.
    ڊي. run_example_design: ڊزائن کي هلائي ٿو exampلي.
    نوٽ: توهان کي هلائڻ گهرجي loop_on ڪمانڊ کان اڳ run_example_design حڪم.
    رن_ايڪسample_design ھيٺ ڏنل حڪمن کي ھڪڙي ترتيب ۾ ھلائي ٿو:
    sys_reset->stat->gen_on->stat->gen_off.
    نوٽ: جڏهن توهان چونڊيو ٿا فعال موافقت لوڊ نرم IP اختيار، run_example_design حڪم RX پاسي تي ابتدائي موافقت جي حساب سان انجام ڏئي ٿو run_load_PMA_configuration ڪمانڊ کي هلائڻ سان.
  5. توھان بند ڪري سگھو ٿا اندروني سيريل لوپ بڪ موڊ ھيٺ ڏنل ڊيزائن سانampحڪم:
    هڪ loop_off: اندروني سيريل لوپ بيڪ کي بند ڪري ٿو.
  6. توھان ھيٺ ڏنل اضافي ڊيزائن سان IP ڪور پروگرام ڪري سگھو ٿا exampحڪم:
    هڪ gen_on: پيڪيٽ جنريٽر کي فعال ڪري ٿو.
    ب. gen_off: پيڪٽ جنريٽر کي بند ڪري ٿو.
    ج. run_test_loop: لاءِ ٽيسٽ هلائي ٿو اي ٽائل NRZ ۽ PAM4 مختلف قسمن لاءِ وقت.
    ڊي. clear_err: سڀ چپپڻ واري غلطي بِٽ صاف ڪري ٿو.
    e. set_test_mode : مخصوص موڊ ۾ هلائڻ لاءِ ٽيسٽ سيٽ اپ ڪريو.
    f. get_test_mode: موجوده ٽيسٽ موڊ کي پرنٽ ڪري ٿو.
    جي. set_burst_size : برسٽ سائيز بائيٽ ۾ سيٽ ڪري ٿو.
    ايڇ. get_burst_size: پرنٽ ڪري ٿو برسٽ سائيز جي معلومات.

ڪامياب ٽيسٽ HW_TEST:PASS پيغام کي پرنٽ ڪري ٿو. هيٺ ڏنل آهي پاس ڪرڻ جو معيار ٽيسٽ رن لاءِ:

  • CRC32، CRC24، ۽ چيڪر لاءِ ڪابه غلطي ناهي.
  • منتقل ٿيل ايس او پيز ۽ اي او پيز وصول ڪيل سان گڏ هجن.

هيٺيون ايسampلي آئوٽ انٽرليڪن موڊ ۾ ڪامياب ٽيسٽ رن کي بيان ڪري ٿو:
INFO: INFO: packtes پيدا ڪرڻ بند ڪريو
==== اسٽيٽس رپورٽ ====
TX KHz: 402813
RX KHz: 402813
فريڪ لاڪ: 0x0000ff
TX PLL تالا: 0x000001
ترتيب ڏيو: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
لفظ تالا: 0x0000ff
هم وقت سازي تالا: 0x0000ff
CRC32 غلطيون: 0
CRC24 غلطيون: 0
جاچ ڪندڙ غلطيون: 0
FIFO غلطي پرچم: 0x000000
ايس او پيز موڪليا ويا: 1087913770
EOPs منتقل ٿيل: 1087913770
مليل SOPs: 1087913770
EOPs مليل: 1087913770
ECC درست ڪيو: 0
اي سي سي غلطي: 0
پاور اپ کان 161 سيڪنڊ گذري ويا
HW_TEST: پاس
ڪامياب ٽيسٽ HW_TEST: PASS پيغام کي پرنٽ ڪري ٿو. هيٺ ڏنل آهي پاس ڪرڻ جو معيار ٽيسٽ رن لاءِ:

  • CRC32، CRC24، ۽ چيڪر لاءِ ڪابه غلطي ناهي.
  • منتقل ٿيل ايس او پيز ۽ اي او پيز وصول ڪيل سان گڏ هجن.

هيٺيون ايسampلي آئوٽ پڌرو ڪري ٿو هڪ ڪامياب ٽيسٽ رن ۾ Interlaken Lookaside mode:
INFO: INFO: packtes پيدا ڪرڻ بند ڪريو
==== اسٽيٽس رپورٽ ====
TX KHz: 402813
RX KHz: 402812
فريڪ لاڪ: 0x000fff
TX PLL تالا: 0x000001
ترتيب ڏيو: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
لفظ تالا: 0x000ff
هم وقت سازي تالا: 0x000ff
CRC32 غلطيون: 0
CRC24 غلطيون: 0
جاچ ڪندڙ غلطيون: 0
ايس او پيز موڪليا ويا: 461
EOPs منتقل ٿيل: 461
مليل SOPs: 461
EOPs مليل: 461
پاور اپ کان 171 سيڪنڊ گذري ويا
HW_TEST: پاس

ڊيزائن Exampوضاحت

ڊزائن جو مثالample Interlaken IP core جي ڪارڪردگيءَ کي ظاھر ڪري ٿو.
لاڳاپيل معلومات
Interlaken (2nd Generation) FPGA IP يوزر گائيڊ
2.1. ڊيزائن Exampرويي
هارڊويئر ۾ ڊيزائن کي جانچڻ لاءِ، سسٽم ڪنسول ۾ هيٺين حڪمن کي ٽائپ ڪريو:

  1. ماخذ سيٽ اپ file:
    % ذريعوample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
  2. ٽيسٽ هلائڻ:
    % run_example_design
  3. The Interlaken (2nd Generation) هارڊويئر ڊيزائن exampهيٺ ڏنل قدمن کي مڪمل ڪري ٿو:
    هڪ Interlaken (2nd Generation) IP کي ري سيٽ ڪري ٿو.
    ب. اندروني لوپ بڪ موڊ ۾ Interlaken (2nd Generation) IP کي ترتيب ڏئي ٿو.
    ج. آئي پي ڪور جي TX صارف ڊيٽا جي منتقلي انٽرفيس کي پيل لوڊ ۾ اڳواٽ بيان ڪيل ڊيٽا سان انٽرليڪن پيڪٽس جو هڪ وهڪرو موڪلي ٿو.
    ڊي. وصول ٿيل پيڪن کي چيڪ ڪري ٿو ۽ اسٽيٽس کي رپورٽ ڪري ٿو. هارڊويئر ڊيزائن ۾ شامل ٿيل پيڪٽ چيڪرample هيٺ ڏنل بنيادي پيڪيٽ چيڪنگ صلاحيتون مهيا ڪري ٿو:
    • چيڪ ڪري ٿو ته منتقل ٿيل پيڪٽ جي ترتيب صحيح آهي.
    • چيڪ ڪري ٿو ته موصول ٿيل ڊيٽا متوقع قدرن سان ملي ٿي، ٻنهي کي يقيني بڻائي ٿي ته پيڪٽ جي شروعات (SOP) ۽ پيڪٽ جي پڇاڙي (EOP) جي ڳڻپ جي ترتيب سان ڊيٽا منتقل ۽ وصول ڪئي پئي وڃي.

2.2. انٽرفيس سگنل
ٽيبل 5. ڊيزائن Exampلي انٽرفيس سگنل

پورٽ جو نالو ھدايت ويڪر (بٽ) وصف
mgmt_clk ان پٽ 1 سسٽم ڪلاڪ ان پٽ. ڪلاڪ جي تعدد 100 MHz هجڻ گهرجي.
pll_ref_clk /pll_ref_clk [1:0] (2) ان پٽ 2-جنوري ٽرانسيور ريفرنس ڪلاڪ. RX CDR PLL کي هلائي ٿو.
پورٽ جو نالو ھدايت ويڪر (بٽ) وصف
pll_ref_clk[1] صرف موجود آهي جڏهن توهان فعال ڪريو غير استعمال ٿيل محفوظ ڪريو
نوٽ: PAM4 لاء ٽرانسيور چينل اي ٽائل PAM4 موڊ IP مختلف تبديلين ۾ پيٽرولر.
rx_pin ان پٽ رستن جو تعداد وصول ڪندڙ SERDES ڊيٽا پن.
tx_pin ٻاھر رستن جو تعداد منتقل ڪريو SERDES ڊيٽا پن.
rx_pin_n ان پٽ رستن جو تعداد وصول ڪندڙ SERDES ڊيٽا پن.
هي سگنل صرف اي-ٽائل PAM4 موڊ ڊيوائس جي مختلف حالتن ۾ موجود آهي.
tx_pin_n ٻاھر رستن جو تعداد منتقل ڪريو SERDES ڊيٽا پن.
هي سگنل صرف اي-ٽائل PAM4 موڊ ڊيوائس جي مختلف حالتن ۾ موجود آهي.
mac_clk_pll_ref ان پٽ 1 اهو سگنل هڪ PLL ذريعي هلائڻ گهرجي ۽ ساڳئي ڪلاڪ جو ذريعو استعمال ڪرڻ گهرجي جيڪو هلائي ٿو pll_ref_clk.
هي سگنل صرف اي-ٽائل PAM4 موڊ ڊيوائس جي مختلف حالتن ۾ موجود آهي.
usr_pb_reset_n ان پٽ 1 سسٽم ري سيٽ.

لاڳاپيل معلومات
انٽرفيس سگنل
2.3. نقشو رجسٽر ڪريو
نوٽ:

  • ڊيزائن Example رجسٽر ايڊريس 0x20** سان شروع ٿئي ٿو جڏهن ته Interlaken IP ڪور رجسٽر ايڊريس 0x10** سان شروع ٿئي ٿو.
  • رسائي ڪوڊ: RO-صرف پڙھڻ، ۽ RW-پڙھو/لکيو.
  • سسٽم ڪنسول پڙهي ٿو ڊيزائن example رجسٽر ڪري ٿو ۽ اسڪرين تي ٽيسٽ اسٽيٽس جي رپورٽ ڪري ٿو.

ٽيبل 6. ڊيزائن Exampلي رجسٽر نقشو لاءِ Interlaken Design Example

آفسيٽ نالو پهچ وصف
8'h00 رکيل
8'h01 رکيل
8'h02 سسٽم PLL ري سيٽ ڪريو RO ھيٺ ڏنل بٽ اشارو ڪري ٿو سسٽم PLL ري سيٽ جي درخواست ۽ قدر کي فعال ڪريو:
• بٽ [0] – sys_pll_rst_req
• بٽ [1] – sys_pll_rst_en
8'h03 RX لين ترتيب ڏنل RO RX لين جي ترتيب کي اشارو ڪري ٿو.
8'h04 WORD بند ٿيل RO [NUM_LANES-1:0] - لفظ (بلاڪ) حدن جي سڃاڻپ.

(2) جڏهن توهان PAM4 پيٽرولر لاءِ غير استعمال ٿيل ٽرانسيور چينلز کي محفوظ ڪرڻ کي فعال ڪريو ٿا، غير استعمال ٿيل PAM4 غلام چينل کي محفوظ ڪرڻ لاءِ هڪ اضافي حوالو ڪلاڪ پورٽ شامل ڪيو ويو آهي.

آفسيٽ نالو پهچ وصف
8'h05 هم وقت بند ٿيل RO [NUM_LANES-1:0] - ميٽا فريم هم وقت سازي.
8'h06 - 8'h09 CRC32 غلطي شمار RO CRC32 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
8'h0A CRC24 غلطي شمار RO CRC24 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
8'h0B اوور فلو / انڊر فلو سگنل RO هيٺيون بٽ ڏيکاري ٿو:
• بٽ [3] - TX انڊر فلو سگنل
• بٽ [2] - TX اوور فلو سگنل
• بٽ [1] – RX اوور فلو سگنل
8'h0C SOP شمار RO SOP جو تعداد ڏيکاري ٿو.
8'h0D EOP شمار RO EOP جو تعداد ڏيکاري ٿو
8'h0E نقص شمار RO ھيٺ ڏنل نقصن جو تعداد ڏيکاري ٿو:
• لين جي ترتيب جو نقصان
• غير قانوني ڪنٽرول لفظ
• غير قانوني فريم ورڪ جو نمونو
• غائب SOP يا EOP اشارو
8'h0F send_data_mm_clk RW لکي 1 کان بٽ [0] جنريٽر سگنل کي فعال ڪرڻ لاءِ.
8'h10 چڪاس جي غلطي چڪاس جي غلطي کي اشارو ڪري ٿو. (SOP ڊيٽا جي غلطي، چينل نمبر جي غلطي، ۽ PLD ڊيٽا جي غلطي)
8'h11 سسٽم PLL تالا RO بٽ [0] اشارو ڪري ٿو PLL تالا اشارو.
8'h14 TX SOP شمار RO پيڪٽ جنريٽر پاران ٺاهيل SOP جو تعداد اشارو ڪري ٿو.
8'h15 TX EOP شمار RO پيڪٽ جنريٽر پاران ٺاهيل EOP جو تعداد اشارو ڪري ٿو.
8'h16 مسلسل پيڪيج RW لکو 1 کان بٽ [0] مسلسل پيڪٽ کي فعال ڪرڻ لاء.
8'h39 ECC غلطي ڳڻپ RO اي سي سي جي غلطين جو تعداد ڏيکاري ٿو.
8'h40 ECC غلطي جي ڳڻپ کي درست ڪيو RO درست ٿيل ECC غلطين جو تعداد ڏيکاري ٿو.

ٽيبل 7. ڊيزائن Exampلي رجسٽر نقشي لاءِ Interlaken Look-side Design Example
ھن رجسٽري نقشي کي استعمال ڪريو جڏھن توھان ٺاھيو ٺاھيو exampان سان گڏ انٽرلڪن ڏسندڙ موڊ پيراميٽر کي چالو ڪيو.

آفسيٽ نالو پهچ وصف
8'h00 رکيل
8'h01 ڪائونٽر ري سيٽ RO TX ۽ RX counter equal bit کي صاف ڪرڻ لاءِ 1 کان bit [0] لکو.
8'h02 سسٽم PLL ري سيٽ ڪريو RO ھيٺ ڏنل بٽ اشارو ڪري ٿو سسٽم PLL ري سيٽ جي درخواست ۽ قدر کي فعال ڪريو:
• بٽ [0] – sys_pll_rst_req
• بٽ [1] – sys_pll_rst_en
8'h03 RX لين ترتيب ڏنل RO RX لين جي ترتيب کي اشارو ڪري ٿو.
8'h04 WORD بند ٿيل RO [NUM_LANES-1:0] - لفظ (بلاڪ) حدن جي سڃاڻپ.
8'h05 هم وقت بند ٿيل RO [NUM_LANES-1:0] - ميٽا فريم هم وقت سازي.
8'h06 - 8'h09 CRC32 غلطي شمار RO CRC32 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
8'h0A CRC24 غلطي شمار RO CRC24 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
آفسيٽ نالو پهچ وصف
8'h0B رکيل
8'h0C SOP شمار RO SOP جو تعداد ڏيکاري ٿو.
8'h0D EOP شمار RO EOP جو تعداد ڏيکاري ٿو
8'h0E نقص شمار RO ھيٺ ڏنل نقصن جو تعداد ڏيکاري ٿو:
• لين جي ترتيب جو نقصان
• غير قانوني ڪنٽرول لفظ
• غير قانوني فريم ورڪ جو نمونو
• غائب SOP يا EOP اشارو
8'h0F send_data_mm_clk RW لکي 1 کان بٽ [0] جنريٽر سگنل کي فعال ڪرڻ لاءِ.
8'h10 چڪاس جي غلطي RO چڪاس جي غلطي کي اشارو ڪري ٿو. (SOP ڊيٽا جي غلطي، چينل نمبر جي غلطي، ۽ PLD ڊيٽا جي غلطي)
8'h11 سسٽم PLL تالا RO بٽ [0] اشارو ڪري ٿو PLL تالا اشارو.
8'h13 دير جي ڳڻپ RO دير جو تعداد ڏيکاري ٿو.
8'h14 TX SOP شمار RO پيڪٽ جنريٽر پاران ٺاهيل SOP جو تعداد اشارو ڪري ٿو.
8'h15 TX EOP شمار RO پيڪٽ جنريٽر پاران ٺاهيل EOP جو تعداد اشارو ڪري ٿو.
8'h16 مسلسل پيڪيج RO لکو 1 کان بٽ [0] مسلسل پيڪٽ کي فعال ڪرڻ لاء.
8'h17 TX ۽ RX برابر برابر RW اشارو ڪري ٿو TX ۽ RX counter برابر آهن.
8'h23 دير سان فعال ڪريو WO لکو 1 کان بٽ [0] دير جي ماپ کي فعال ڪرڻ لاءِ.
8'h24 دير سان تيار RO اشارو ڪري ٿو دير جي ماپ تيار آهي.

Interlaken (2nd Generation) Intel Agilex FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز

هن يوزر گائيڊ جي جديد ۽ پوئين ورزن لاءِ، ڏانهن رجوع ڪريو انٽرليڪن (2nd نسل) Intel Agilex FPGA IP ڊيزائن Exampلي يوزر گائيڊ HTML نسخو. ورجن چونڊيو ۽ ڪلڪ ڪريو ڊائون لوڊ. جيڪڏهن هڪ IP يا سافٽ ويئر ورزن درج نه ڪيو ويو آهي، اڳوڻي IP يا سافٽ ويئر ورزن لاءِ صارف گائيڊ لاڳو ٿئي ٿو.
IP ورزن ساڳيا آهن جيئن Intel Quartus Prime Design Suite سافٽ ويئر ورجن v19.1 تائين. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 يا بعد ۾، IP cores وٽ ھڪڙو نئون IP ورزننگ اسڪيم آھي.

Intel Agilex FPGA IP Design Ex لاءِ دستاويز جي نظرثاني جي تاريخampلي يوزر گائيڊ

دستاويزي نسخو Intel Quartus Prime نسخو IP نسخو تبديليون
2022.08.03 21.3 20.0.1 Intel Agilex F-Series Transceiver-SoC ڊولپمينٽ کٽ لاءِ ڊيوائس OPN کي درست ڪيو.
2021.10.04 21.3 20.0.1 QuestaSim سمائيٽر لاءِ شامل ڪيل سپورٽ.
• NCSim simulator لاءِ سپورٽ ختم ڪئي وئي.
2021.02.24 20.4 20.0.1 • سيڪشن ۾ PAM4 لاءِ غير استعمال ٿيل ٽرانسيور چينل کي محفوظ ڪرڻ بابت معلومات شامل ڪئي وئي: هارڊويئر ڊيزائن Exampاجزاء.
• سيڪشن ۾ pll_ref_clk[1] سگنل جي وضاحت شامل ڪئي وئي: انٽرفيس سگنل.
2020.12.14 20.4 20.0.0 • تازه ڪاري ايسampانٽرليڪن موڊ لاءِ هارڊويئر ٽيسٽ آئوٽ ۽ سيڪشن ۾ انٽرليڪن ڏس-سائيڊ موڊ ٽيسٽنگ هارڊويئر ڊيزائن Exampلي.
• تازه ٿيل رجسٽر نقشو Interlaken Look-side design ex. لاءِample سيڪشن ۾ رجسٽر نقشو.
سيڪشن ٽيسٽنگ هارڊويئر ڊيزائن Ex ۾ ڪامياب هارڊويئر ٽيسٽ رن لاءِ پاسنگ معيار شامل ڪيو ويوampلي.
2020.10.16 20.2 19.3.0 هارڊويئر ڊيزائن Ex جي جاچ ۾ RX پاسي تي ابتدائي موافقت جي حساب ڪتاب کي هلائڻ لاءِ درست حڪمampلي سيڪشن.
2020.06.22 20.2 19.3.0 • ڊيزائن example موجود آهي Interlaken Look-side mode لاءِ.
• ڊيزائن جي هارڊويئر جاچ Example دستياب آهي Intel Agilex ڊوائيس مختلف حالتن لاءِ.
• شامل ڪيل شڪل: اعليٰ سطحي بلاڪ ڊاگرام فار انٽرليڪن (2nd جنريشن) ڊيزائن Exampلي.
• ھيٺين حصن کي اپڊيٽ ڪيو ويو:
- هارڊويئر ۽ سافٽ ويئر گهرجون
- ڊاريڪٽري جي جوڙجڪ
• ھيٺين انگن اکرن کي تبديل ڪيو ويو آھي شامل ڪرڻ لاءِ Interlaken Look-side related update:
- شڪل: Interlaken (2nd Generation) Hardware Design Exampلي هاء
اي ٽائل NRZ موڊ جي تبديلين لاءِ ليول بلاڪ ڊاگرام
- شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل PAM4 موڊ جي تبديلين لاءِ اعليٰ سطحي بلاڪ ڊراگرام
• اپڊيٽ ٿيل شڪل: IP پيٽرولر ايڊيٽر.
• سيڪشن ۾ گھڙي ڪنٽرول ايپليڪيشن ۾ فريکوئنسي سيٽنگن بابت معلومات شامل ڪئي وئي ڊيزائن Ex Compiling and Configuring the Design Exampهارڊويئر ۾.
دستاويزي نسخو Intel Quartus Prime نسخو IP نسخو تبديليون

• شامل ڪيل ٽيسٽ رن آئوٽ پُٽ انٽرليڪن لِڪ- لاءِ ھيٺ ڏنل سيڪشن ۾.
- ٺاھڻ جو نمونو Exampلي ٽيسٽ بينچ
- هارڊويئر ڊيزائن Example
انٽرفيس سگنل سيڪشن ۾ ھيٺيون نوان سگنل شامل ڪيا ويا:
- mgmt_clk
- rx_pin_n
- tx_pin_n
- mac_clk_pll_ref
• شامل ڪيو ويو رجسٽر نقشو لاءِ Interlaken Look-side design exampلي سيڪشن ۾: رجسٽر نقشو.
2019.09.30 19.3 19.2.1

هٽايو ويو clk100. mgmt_clk هيٺين ۾ IO PLL ڏانهن هڪ حوالو ڪلاڪ طور ڪم ڪري ٿو:
• شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل NRZ موڊ تبديلين لاء اعلي سطحي بلاڪ ڊراگرام.
• شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل PAM4 موڊ جي تبديلين لاءِ اعليٰ سطحي بلاڪ ڊاگرام.
2019.07.01 19.2 19.2 شروعاتي ڇڏڻ.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.
ISO
9001:2015
رجسٽر ٿيل
Interlaken (2nd Generation) Intel® Agilex™ FPGA IP ڊيزائن Exampلي يوزر گائيڊ

انٽيل لوگو

intel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - ICON 1 آن لائين ورجن
intel Interlaken 2nd Generation Agilex FPGA IP ڊيزائن Example - ICON 2 موٽ موڪليو
ID: 683800
يو جي-20239
نسخو: 2022.08.03

دستاويز / وسيلا

intel Interlaken (2nd Generation) Agilex FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت
انٽرليڪن ٻي نسل جي ايجيليڪس ايف پي جي اي آءِ پي ڊيزائن ايڪسampلي، انٽرليڪن، ٻي نسل جي ايجيليڪس ايف پي جي اي آءِ پي ڊيزائن ايڪسample، Agilex FPGA IP ڊيزائن Exampلي، IP ڊيزائن Example

حوالو

لاڳاپيل پوسٽون

تبصرو ڇڏي ڏيو

توهان جو اي ميل پتو شايع نه ڪيو ويندو. گهربل فيلڊ نشان لڳل آهن *