Interlaken (2ης γενιάς) Intel ®
Agilex™ FPGA IP Design Example
Οδηγός χρήσης
Οδηγός γρήγορης εκκίνησης
Ο πυρήνας FPGA IP του Interlaken (2ης γενιάς) παρέχει έναν πάγκο δοκιμών προσομοίωσης και έναν σχεδιασμό υλικού π.χ.ample που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού. Όταν δημιουργείτε το σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδιασμού σε υλικό. Το σχέδιο π.χampΤο le είναι επίσης διαθέσιμο για τη λειτουργία Interlaken Look-aside.
Ο πάγκος δοκιμών και ο σχεδιασμός π.χampυποστηρίζει τη λειτουργία NRZ και PAM4 για συσκευές E-tile. Ο πυρήνας IP FPGA του Interlaken (2ης γενιάς) δημιουργεί σχεδιασμό π.χamples για όλους τους υποστηριζόμενους συνδυασμούς αριθμού λωρίδων και ρυθμών δεδομένων.
Εικόνα 1. Βήματα Ανάπτυξης για το Σχεδιασμό Π.χample
Ο σχεδιασμός πυρήνα IP Interlaken (2ης γενιάς) π.χample υποστηρίζει τα ακόλουθα χαρακτηριστικά:
- Εσωτερική λειτουργία επαναφοράς σε σειρά TX σε RX
- Δημιουργεί αυτόματα πακέτα σταθερού μεγέθους
- Βασικές δυνατότητες ελέγχου πακέτων
- Δυνατότητα χρήσης της Κονσόλας Συστήματος για επαναφορά της σχεδίασης για σκοπούς επαναληπτικής δοκιμής
- Προσαρμογή PMA
Εικόνα 2. Μπλοκ διάγραμμα υψηλού επιπέδου για σχεδιασμό Interlaken (2ης γενιάς) Example
Σχετικές Πληροφορίες
- Οδηγός χρήστη Interlaken (2ης γενιάς) FPGA IP
- Σημειώσεις έκδοσης Interlaken (2ης γενιάς) Intel FPGA IP
1.1. Απαιτήσεις υλικού και λογισμικού
Για να δοκιμάσετε τον πρώηνampγια το σχεδιασμό, χρησιμοποιήστε το ακόλουθο υλικό και λογισμικό:
- Έκδοση λογισμικού Intel® Prime Pro Edition 21.3
- Κονσόλα συστήματος
- Υποστηριζόμενοι προσομοιωτές:
— Siemens* EDA ModelSim* SE ή QuestaSim*
— Synopsys* VCS*
— Cadence* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)
Σχετικές Πληροφορίες
Οδηγός χρήστη Intel Agilex F-Series Transceiver-SoC Development Kit
1.2. Δομή καταλόγου
Ο σχεδιασμός πυρήνα IP Interlaken (2ης γενιάς) π.χample file καταλόγους περιέχουν τα ακόλουθα που δημιουργούνται files για το σχέδιο π.χample.
Εικόνα 3. Δομή καταλόγου του δημιουργημένου Interlaken (2ης γενιάς) Example Σχεδιασμός
Η διαμόρφωση, η προσομοίωση και η δοκιμή υλικού files βρίσκονται σεample_installation_dir>/uflex_ilk_0_example_design.
Πίνακας 1. Interlaken (2ης γενιάς) IP Core Hardware Design Example File Περιγραφές
Αυτοί files βρίσκονται στοample_installation_dir>/uflex_ilk_0_example_design/ π.χampκατάλογος le_design/quartus.
| File Ονόματα | Περιγραφή |
| example_design.qpf | Έργο Intel Quartus Prime file. |
| example_design.qsf | Ρυθμίσεις έργου Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Περιορισμός σχεδίασης Synopsys file. Μπορείτε να αντιγράψετε και να τροποποιήσετε για το δικό σας σχέδιο. |
| sysconsole_testbench.tcl | Κύριος file για πρόσβαση στην Κονσόλα συστήματος |
Πίνακας 2. Interlaken (2ης γενιάς) IP Core Testbench File Περιγραφή
Αυτό file είναι μέσα στοample_installation_dir>/uflex_ilk_0_example_design/ π.χampκατάλογος le_design/rtl.
| File Ονομα | Περιγραφή |
| top_tb.sv | Πάγκος δοκιμών ανώτατου επιπέδου file. |
Πίνακας 3. nterlaken (2ης γενιάς) IP Core Testbench Scripts
Αυτοί files βρίσκονται στοample_installation_dir>/uflex_ilk_0_example_design/ π.χampκατάλογος le_design/testbench.
| File Ονομα | Περιγραφή |
| vcstest.sh | Το σενάριο VCS για την εκτέλεση του testbench. |
| vlog_pro.do | Το σενάριο ModelSim SE ή QuestaSim για την εκτέλεση του testbench. |
| xcelium.sh | Το σενάριο Xcelium για την εκτέλεση του testbench. |
1.3. Σχεδιασμός υλικού Πχample Components
Ο πρώηνampΤο le design συνδέει τα ρολόγια αναφοράς συστήματος και PLL και τα απαιτούμενα εξαρτήματα σχεδιασμού. Ο πρώηνampΤο le design διαμορφώνει τον πυρήνα IP σε λειτουργία εσωτερικής επαναφοράς και δημιουργεί πακέτα στη διεπαφή μεταφοράς δεδομένων χρήστη του πυρήνα IP TX. Ο πυρήνας IP στέλνει αυτά τα πακέτα στην εσωτερική διαδρομή επαναφοράς μέσω του πομποδέκτη.
Αφού ο δέκτης πυρήνα IP λάβει τα πακέτα στη διαδρομή επαναφοράς, επεξεργάζεται τα πακέτα Interlaken και τα μεταδίδει στη διεπαφή μεταφοράς δεδομένων χρήστη RX. Ο πρώηνampΤο le design ελέγχει ότι τα πακέτα που λαμβάνονται και μεταδίδονται ταιριάζουν.
Το υλικό π.χampΟ σχεδιασμός περιλαμβάνει εξωτερικά PLL. Μπορείτε να εξετάσετε το σαφές κείμενο files να view sampΚώδικας που υλοποιεί μια πιθανή μέθοδο σύνδεσης εξωτερικών PLL με την IP FPGA του Interlaken (2ης γενιάς).
Ο σχεδιασμός υλικού Interlaken (2ης γενιάς) π.χampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:
- Interlaken (2ης γενιάς) FPGA IP
- Γεννήτρια πακέτων και Έλεγχος πακέτων
- JTAG ελεγκτής που επικοινωνεί με την Κονσόλα συστήματος. Επικοινωνείτε με τη λογική του πελάτη μέσω της Κονσόλας συστήματος.
Εικόνα 4. Σχεδιασμός υλικού Interlaken (2ης γενιάς) Εξample Διάγραμμα μπλοκ υψηλού επιπέδου για παραλλαγές λειτουργίας NRZ E-tile
Ο σχεδιασμός υλικού Interlaken (2ης γενιάς) π.χampΤο le που στοχεύει παραλλαγές λειτουργίας PAM4 E-tile απαιτεί ένα επιπλέον clock mac_clkin που δημιουργεί το IO PLL. Αυτό το PLL πρέπει να χρησιμοποιεί το ίδιο ρολόι αναφοράς που οδηγεί το pll_ref_clk.
Εικόνα 5. Σχεδιασμός υλικού Interlaken (2ης γενιάς) Εξample Υψηλού επιπέδου
Μπλοκ διάγραμμα για παραλλαγές λειτουργίας PAM4 E-tile
Για παραλλαγές λειτουργίας PAM4 E-tile, όταν ενεργοποιείτε την παράμετρο Διατήρηση αχρησιμοποίητων καναλιών πομποδέκτη για PAM4, προστίθεται μια πρόσθετη θύρα ρολογιού αναφοράς (pll_ref_clk [1]). Αυτή η θύρα πρέπει να οδηγείται στην ίδια συχνότητα που ορίζεται στο πρόγραμμα επεξεργασίας παραμέτρων IP (Συχνότητα ρολογιού αναφοράς για διατηρημένα κανάλια). Η Διατήρηση αχρησιμοποίητων καναλιών πομποδέκτη για το PAM4 είναι προαιρετική. Η ακίδα και οι σχετικοί περιορισμοί που έχουν εκχωρηθεί σε αυτό το ρολόι είναι ορατοί στο QSF όταν επιλέγετε κιτ ανάπτυξης Intel Stratix® 10 ή Intel Agilex για δημιουργία σχεδίασης.
Για σχέδιο π.χampΣτην προσομοίωση, ο πάγκος δοκιμών ορίζει πάντα την ίδια συχνότητα για pll_ref_clk[0] και pll_ref_clk[1].
Σχετικές Πληροφορίες
Οδηγός χρήστη Intel Agilex F-Series Transceiver-SoC Development Kit
1.4. Δημιουργία του Σχεδίου
Εικόνα 6. Διαδικασία
Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε το υλικό π.χample design και testbench:
- Στο λογισμικό Intel Quartus Prime Pro Edition, κάντε κλικ File ➤ New Project Wizard για να δημιουργήσετε ένα νέο έργο Intel Quartus Prime ή κάντε κλικ File ➤ Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο Intel Quartus Prime. Ο οδηγός σας ζητά να καθορίσετε μια συσκευή.
- Καθορίστε την οικογένεια συσκευών Agilex και επιλέξτε συσκευή για το σχέδιό σας.
- Στον Κατάλογο IP, εντοπίστε και κάντε διπλό κλικ στο Interlaken (2ης γενιάς) Intel FPGA IP. Εμφανίζεται το παράθυρο New IP Variant.
- Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
- Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.
Εικόνα 7. ΠρampΗ καρτέλα Σχεδίαση στον Επεξεργαστή παραμέτρων IP του Interlaken (2ης γενιάς) Intel FPGA IP
- Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP.
- Στην καρτέλα Προσαρμογή PMA, καθορίστε τις παραμέτρους προσαρμογής PMA εάν σκοπεύετε να χρησιμοποιήσετε προσαρμογή PMA για τις παραλλαγές της συσκευής σας E-tile.
Αυτό το βήμα είναι προαιρετικό:
• Επιλέξτε Enable adaptation load soft IP επιλογή.
Σημείωση: Πρέπει να ενεργοποιήσετε την επιλογή Enable Native PHY Debug Master Endpoint (NPDME) στην καρτέλα IP όταν είναι ενεργοποιημένη η προσαρμογή PMA.
• Επιλέξτε μια προεπιλογή προσαρμογής PMA για την παράμετρο Επιλογή προσαρμογής PMA.
• Κάντε κλικ στο PMA Adaptation Preload για να φορτώσετε τις παραμέτρους αρχικής και συνεχούς προσαρμογής.
• Καθορίστε τον αριθμό των διαμορφώσεων PMA που θα υποστηρίζονται όταν είναι ενεργοποιημένες πολλαπλές διαμορφώσεις PMA χρησιμοποιώντας την παράμετρο Αριθμός διαμόρφωσης PMA.
• Επιλέξτε ποια διαμόρφωση PMA θα φορτώσετε ή θα αποθηκεύσετε χρησιμοποιώντας το Select a PMA configuration για φόρτωση ή αποθήκευση.
• Κάντε κλικ στην επιλογή Φόρτωση προσαρμογής από επιλεγμένη διαμόρφωση PMA για να φορτώσετε τις επιλεγμένες ρυθμίσεις διαμόρφωσης PMA.
Για περισσότερες πληροφορίες σχετικά με τις παραμέτρους προσαρμογής PMA, ανατρέξτε στον Οδηγό χρήσης E-tile Transceiver PHY. - Στην Εξample στην καρτέλα Σχεδίαση, επιλέξτε την επιλογή Προσομοίωση για τη δημιουργία του πάγκου δοκιμών και επιλέξτε την επιλογή Σύνθεση για τη δημιουργία του υλικού exampσχέδιο.
Σημείωση: Πρέπει να επιλέξετε τουλάχιστον μία από τις επιλογές Προσομοίωσης ή Σύνθεσης που δημιουργούν το Example Σχεδιασμός Files. - Για τη δημιουργημένη μορφή HDL, μόνο η Verilog είναι διαθέσιμη.
- Για το Target Development Kit επιλέξτε την κατάλληλη επιλογή.
Σημείωση: Η επιλογή Intel Agilex F-Series Transceiver SoC Development Kit είναι διαθέσιμη μόνο όταν το έργο σας προσδιορίζει το όνομα συσκευής Intel Agilex που ξεκινά με AGFA012 ή AGFA014. Όταν επιλέγετε την επιλογή Development Kit, οι εκχωρήσεις ακίδων ρυθμίζονται σύμφωνα με τον αριθμό εξαρτήματος συσκευής Intel Agilex Development Kit AGFB014R24A2E2V και ενδέχεται να διαφέρουν από τη συσκευή που έχετε επιλέξει. Εάν σκοπεύετε να δοκιμάσετε τη σχεδίαση σε υλικό σε διαφορετικό PCB, επιλέξτε Χωρίς κιτ ανάπτυξης και κάντε τις κατάλληλες αντιστοιχίσεις ακίδων στο .qsf file. - Κάντε κλικ στην επιλογή Δημιουργία Example Design. Το Select ExampΕμφανίζεται το παράθυρο Design Directory.
- Εάν θέλετε να τροποποιήσετε το σχέδιο π.χample διαδρομή καταλόγου ή όνομα από τις προεπιλογές που εμφανίζονται (uflex_ilk_0_example_design), περιηγηθείτε στη νέα διαδρομή και πληκτρολογήστε το νέο σχέδιο π.χampόνομα καταλόγου.
- Κάντε κλικ στο OK.
Σχετικές Πληροφορίες
- Οδηγός χρήστη Intel Agilex F-Series Transceiver-SoC Development Kit
- Οδηγός χρήσης E-tile Transceiver PHY
1.5. Προσομοίωση του Σχεδιασμού Π.χample Testbench
Ανατρέξτε στο Interlaken (2ης γενιάς) Σχεδιασμός υλικού Example Μπλοκ υψηλού επιπέδου για παραλλαγές λειτουργίας NRZ E-tile και Σχεδίαση υλικού Interlaken (2ης γενιάς) Example Μπλοκ υψηλού επιπέδου για E-tile Λειτουργία PAM4 Παραλλαγές μπλοκ διαγραμμάτων του πάγκου δοκιμών προσομοίωσης.
Εικόνα 8. Διαδικασία
Ακολουθήστε αυτά τα βήματα για να προσομοιώσετε τον πάγκο δοκιμών:
- Στη γραμμή εντολών, αλλάξτε στον κατάλογο προσομοίωσης testbench. Ο κατάλογος είναιample_installation_dir>/π.χample_design/ testbench για συσκευές Intel Agilex.
- Εκτελέστε το σενάριο προσομοίωσης για τον υποστηριζόμενο προσομοιωτή της επιλογής σας. Το σενάριο μεταγλωττίζει και εκτελεί το testbench στον προσομοιωτή. Το σενάριό σας θα πρέπει να ελέγξει ότι οι μετρήσεις SOP και EOP ταιριάζουν μετά την ολοκλήρωση της προσομοίωσης. Ανατρέξτε στον πίνακα Βήματα για την εκτέλεση της προσομοίωσης.
Πίνακας 4. Βήματα για την εκτέλεση της προσομοίωσηςΠροσομοιωτής Οδηγίες ModelSim SE ή QuestaSim Στη γραμμή εντολών, πληκτρολογήστε -do vlog_pro.do. Εάν προτιμάτε να κάνετε προσομοίωση χωρίς να εμφανίσετε το ModelSim GUI, πληκτρολογήστε vsim -c -do vlog_pro.do VCS Στη γραμμή εντολών, πληκτρολογήστε sh vcstest.sh Xcelium Στη γραμμή εντολών, πληκτρολογήστε sh xcelium.sh - Αναλύστε τα αποτελέσματα. Μια επιτυχημένη προσομοίωση στέλνει και λαμβάνει πακέτα και εμφανίζει το "Test PASSED".
Ο πάγκος δοκιμών για το σχέδιο π.χample ολοκληρώνει τις παρακάτω εργασίες:
- Δημιουργεί το Interlaken (2ης γενιάς) Intel FPGA IP.
- Εκτυπώνει την κατάσταση PHY.
- Ελέγχει το συγχρονισμό μεταπλαισίων (SYNC_LOCK) και τα όρια λέξεων (μπλοκ) (WORD_LOCK).
- Περιμένει να κλειδωθούν και να ευθυγραμμιστούν μεμονωμένες λωρίδες.
- Ξεκινά τη μετάδοση πακέτων.
- Ελέγχει τα στατιστικά των πακέτων:
— Σφάλματα CRC24
— SOP
— ΕΟΠ
Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμή προσομοίωσης σε λειτουργία Interlaken:
******************************************
ΠΛΗΡΟΦΟΡΙΕΣ: Αναμονή για ευθυγράμμιση λωρίδων.
Όλες οι λωρίδες του δέκτη είναι ευθυγραμμισμένες και είναι έτοιμες να δεχτούν κίνηση.
************************************************** *
************************************************** *
ΠΛΗΡΟΦΟΡΙΕΣ: Ξεκινήστε τη μετάδοση πακέτων
************************************************** *
************************************************** *
ΠΛΗΡΟΦΟΡΙΕΣ: Σταματήστε τη μετάδοση πακέτων
************************************************** *
************************************************** *
ΠΛΗΡΟΦΟΡΙΕΣ: Έλεγχος στατιστικών πακέτων
************************************************** *
Αναφέρθηκαν σφάλματα CRC 24: 0
Διαβιβάστηκαν SOP: 100
EOP που μεταδόθηκαν: 100
Λήφθηκαν SOP: 100
Λήφθηκαν EOP: 100
Πλήθος σφαλμάτων ECC: 0
************************************************** *
ΠΛΗΡΟΦΟΡΙΕΣ: Το τεστ ΕΠΕΡΕ
************************************************** *
Σημείωμα: Ο σχεδιασμός του Ιντερλάκεν πρώηνample simulation testbench στέλνει 100 πακέτα και λαμβάνει 100 πακέτα.
Το παρακάτω sampΤο le output απεικονίζει μια επιτυχημένη δοκιμή προσομοίωσης σε λειτουργία Interlaken Look-aside:
Ελέγξτε το TX και το RX Counter ίσο ή όχι.
————————————————————-
READ_MM: διεύθυνση 4000014 = 00000001.
————————————————————-
De-assert Counter ίσο bit.
————————————————————-
WRITE_MM: η διεύθυνση 4000001 παίρνει 00000001.
WRITE_MM: η διεύθυνση 4000001 παίρνει 00000000.
————————————————————-
ΜΕΤΡΗΤΗΣ RX_SOP.
————————————————————-
READ_MM: διεύθυνση 400000c = 0000006a.
————————————————————-
ΜΕΤΡΗΤΗΣ RX_EOP.
READ_MM: διεύθυνση 400000d = 0000006a.
————————————————————-
READ_MM: διεύθυνση 4000010 = 00000000.
————————————————————-
Εμφάνιση τελικής αναφοράς.
————————————————————-
0 Εντοπίστηκε σφάλμα
Αναφέρθηκαν 0 σφάλματα CRC24
Μεταδόθηκαν 106 SOP
Μεταδόθηκαν 106 ΕΟΠ
Λήφθηκαν 106 SOP
Λήφθηκαν 106 ΕΟΠ
————————————————————-
Τέλος προσομοίωσης
————————————————————-
Η ΔΟΚΙΜΗ ΠΕΡΑΣΤΗΚΕ
————————————————————-
Σημείωμα: Ο αριθμός των πακέτων (SOPs και EOPs) ποικίλλει ανά λωρίδα στο Interlaken Lookaside design example simulation sampη έξοδος.
Σχετικές Πληροφορίες
Σχεδιασμός Υλικού Πχample Components στη σελίδα 6
1.6. Μεταγλώττιση και Ρύθμιση του Σχεδίου Π.χample στο Hardware
Εικόνα 9. Διαδικασία
Για να μεταγλωττίσετε και να εκτελέσετε μια δοκιμή επίδειξης στο υλικό π.χample design, ακολουθήστε τα παρακάτω βήματα:
- Βεβαιωθείτε ότι το υλικό π.χampΗ παραγωγή σχεδίου έχει ολοκληρωθεί.
- Στο λογισμικό Intel Quartus Prime Pro Edition, ανοίξτε το έργο Intel Quartus Primeample_installation_dir>/π.χample_design/quartus/ example_design.qpf>.
- Στο μενού Επεξεργασία, κάντε κλικ στην επιλογή Έναρξη μεταγλώττισης.
- Μετά την επιτυχή σύνταξη, ένα .sof file είναι διαθέσιμο στον καθορισμένο κατάλογο σας.
Ακολουθήστε αυτά τα βήματα για να προγραμματίσετε το υλικό π.χampΣχεδιασμός στη συσκευή Intel Agilex: - Συνδέστε το Intel Agilex F-Series Transceiver-SoC Development Kit στον κεντρικό υπολογιστή.
σι. Εκκινήστε την εφαρμογή Clock Control, η οποία αποτελεί μέρος του κιτ ανάπτυξης, και ορίστε νέες συχνότητες για τη σχεδίαση πρώηνample. Ακολουθεί η ρύθμιση συχνότητας στην εφαρμογή Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Ορίστε την τιμή pll_ref_clk (1) ανά απαίτηση σχεδιασμού σας.
ντο. Στο μενού Εργαλεία, κάντε κλικ στην επιλογή Προγραμματιστής.
ρε. Στον Προγραμματιστή, κάντε κλικ στην επιλογή Ρύθμιση υλικού.
μι. Επιλέξτε μια συσκευή προγραμματισμού.
φά. Επιλέξτε και προσθέστε το Intel Agilex F-Series Transceiver-SoC Development Kit στο οποίο μπορεί να συνδεθεί η συνεδρία Intel Quartus Prime.
σολ. Βεβαιωθείτε ότι το Mode έχει ρυθμιστεί στο JTAG.
η. Επιλέξτε τη συσκευή Intel Agilex και κάντε κλικ στην Προσθήκη συσκευής. Ο Προγραμματιστής εμφανίζει ένα μπλοκ διάγραμμα των συνδέσεων μεταξύ των συσκευών στην πλακέτα σας.
Εγώ. Στη σειρά με το .sof σας, επιλέξτε το πλαίσιο για το .sof.
ι. Επιλέξτε το πλαίσιο στη στήλη Πρόγραμμα/Διαμόρφωση.
κ. Κάντε κλικ στο Έναρξη.
Σχετικές Πληροφορίες
- Προγραμματισμός συσκευών Intel FPGA στη σελίδα 0
- Ανάλυση και εντοπισμός σφαλμάτων σχεδίων με την κονσόλα συστήματος
- Οδηγός χρήστη Intel Agilex F-Series Transceiver-SoC Development Kit
1.7. Δοκιμή του Σχεδιασμού Υλικού Π.χample
Αφού μεταγλωττίσετε τον πυρήνα του Interlaken (2ης γενιάς) Intel FPGA IP, π.χampΓια να διαμορφώσετε τη συσκευή σας, μπορείτε να χρησιμοποιήσετε την Κονσόλα συστήματος για να προγραμματίσετε τον πυρήνα IP και τους ενσωματωμένους εγγενείς καταχωρητές του πυρήνα PHY IP.
Ακολουθήστε αυτά τα βήματα για να εμφανίσετε την Κονσόλα συστήματος και να δοκιμάσετε τη σχεδίαση υλικού π.χample:
- Στο λογισμικό Intel Quartus Prime Pro Edition, στο μενού Εργαλεία, κάντε κλικ στην επιλογή Εργαλεία εντοπισμού σφαλμάτων συστήματος ➤ Κονσόλα συστήματος.
- Αλλαγή στοample_installation_dir>π.χampκατάλογος le_design/ hwtest.
- Για να ανοίξετε μια σύνδεση στο JTAG master, πληκτρολογήστε την ακόλουθη εντολή: source sysconsole_testbench.tcl
- Μπορείτε να ενεργοποιήσετε τη λειτουργία εσωτερικής σειριακής επαναφοράς με την ακόλουθη σχεδίαση π.χample εντολές:
ένα. stat: Εκτυπώνει πληροφορίες γενικής κατάστασης.
σι. sys_reset: Επαναφέρει το σύστημα.
ντο. loop_on: Ενεργοποιεί την εσωτερική σειριακή επαναφορά.
ρε. run_example_design: Εκτελεί το σχέδιο π.χample.
Σημείωση: Πρέπει να εκτελέσετε την εντολή loop_on πριν από το run_exampεντολή le_design.
Το run_exampΤο le_design εκτελεί τις ακόλουθες εντολές με μια σειρά:
sys_reset->stat->gen_on->stat->gen_off.
Σημείωση: Όταν επιλέγετε την επιλογή Enable adaptation load soft IP, το run_exampΗ εντολή le_design εκτελεί την αρχική βαθμονόμηση προσαρμογής στην πλευρά RX εκτελώντας την εντολή run_load_PMA_configuration. - Μπορείτε να απενεργοποιήσετε τη λειτουργία εσωτερικής σειριακής επαναφοράς με την ακόλουθη σχεδίαση π.χample εντολή:
ένα. loop_off: Απενεργοποιεί την εσωτερική σειριακή επαναφορά. - Μπορείτε να προγραμματίσετε τον πυρήνα IP με την ακόλουθη πρόσθετη σχεδίαση π.χample εντολές:
ένα. gen_on: Ενεργοποιεί τη δημιουργία πακέτων.
σι. gen_off: Απενεργοποιεί τη δημιουργία πακέτων.
ντο. run_test_loop: Εκτελεί τη δοκιμή για φορές για παραλλαγές E-tile NRZ και PAM4.
ρε. clear_err: Διαγράφει όλα τα κολλώδη bit σφάλματος.
μι. set_test_mode : Ρυθμίζει τη δοκιμή για εκτέλεση σε μια συγκεκριμένη λειτουργία.
φά. get_test_mode: Εκτυπώνει την τρέχουσα λειτουργία δοκιμής.
σολ. set_burst_size : Ορίζει το μέγεθος ριπής σε byte.
η. get_burst_size: Εκτυπώνει πληροφορίες μεγέθους ριπής.
Η επιτυχής δοκιμή εκτυπώνει το μήνυμα HW_TEST:PASS. Ακολουθούν τα κριτήρια επιτυχίας για μια δοκιμαστική εκτέλεση:
- Δεν υπάρχουν σφάλματα για CRC32, CRC24 και πούλι.
- Τα μεταδιδόμενα SOP και EOP θα πρέπει να ταιριάζουν με τα ληφθέντα.
Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση σε λειτουργία Interlaken:
ΠΛΗΡΟΦΟΡΙΕΣ: ΠΛΗΡΟΦΟΡΙΕΣ: Σταματήστε τη δημιουργία πακέτων
==== ΑΝΑΦΟΡΑ ΚΑΤΑΣΤΑΣΗΣ ====
TX KHz: 402813
RX KHz: 402813
Κλειδαριές συχνότητας: 0x0000ff
Κλειδαριά TX PLL: 0x000001
Ευθυγράμμιση: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
Κλείδωμα λέξεων: 0x0000ff
Κλείδωμα συγχρονισμού: 0x0000ff
Σφάλματα CRC32: 0
Σφάλματα CRC24: 0
Σφάλματα ελεγκτή: 0
Σημαίες σφάλματος FIFO: 0x000000
SOP που διαβιβάστηκαν: 1087913770
EOP που διαβιβάστηκαν: 1087913770
Λήψη SOP: 1087913770
Λήφθηκαν EOP: 1087913770
ECC διορθώθηκε: 0
Σφάλμα ECC: 0
Έχουν περάσει 161 δευτερόλεπτα από την ενεργοποίηση
HW_TEST : PASS
Η επιτυχής δοκιμή εκτυπώνει το μήνυμα HW_TEST : PASS. Ακολουθούν τα κριτήρια επιτυχίας για μια δοκιμαστική εκτέλεση:
- Δεν υπάρχουν σφάλματα για CRC32, CRC24 και πούλι.
- Τα μεταδιδόμενα SOP και EOP θα πρέπει να ταιριάζουν με τα ληφθέντα.
Το παρακάτω sampΤο le output απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση στη λειτουργία Interlaken Lookaside:
ΠΛΗΡΟΦΟΡΙΕΣ: ΠΛΗΡΟΦΟΡΙΕΣ: Σταματήστε τη δημιουργία πακέτων
==== ΑΝΑΦΟΡΑ ΚΑΤΑΣΤΑΣΗΣ ====
TX KHz: 402813
RX KHz: 402812
Κλειδαριές συχνότητας: 0x000fff
Κλειδαριά TX PLL: 0x000001
Ευθυγράμμιση: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
Κλείδωμα λέξεων: 0x000fff
Κλείδωμα συγχρονισμού: 0x000fff
Σφάλματα CRC32: 0
Σφάλματα CRC24: 0
Σφάλματα ελεγκτή: 0
SOP που διαβιβάστηκαν: 461
EOP που διαβιβάστηκαν: 461
Λήψη SOP: 461
Λήφθηκαν EOP: 461
Έχουν περάσει 171 δευτερόλεπτα από την ενεργοποίηση
HW_TEST : PASS
Design Example Περιγραφή
Το σχέδιο π.χampΤο le δείχνει τις λειτουργίες του πυρήνα IP Interlaken.
Σχετικές Πληροφορίες
Οδηγός χρήστη Interlaken (2ης γενιάς) FPGA IP
2.1. Σχεδιασμός Πχample Συμπεριφορά
Για να ελέγξετε τη σχεδίαση σε υλικό, πληκτρολογήστε τις ακόλουθες εντολές στην Κονσόλα συστήματος:
- Πηγή της ρύθμισης file:
% πηγήample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Εκτελέστε το τεστ:
% run_example_design - Ο σχεδιασμός υλικού Interlaken (2ης γενιάς) π.χample ολοκληρώνει τα παρακάτω βήματα:
ένα. Επαναφέρει την IP του Interlaken (2ης γενιάς).
σι. Ρυθμίζει την IP Interlaken (2ης γενιάς) σε λειτουργία εσωτερικής επαναφοράς.
ντο. Στέλνει μια ροή πακέτων Interlaken με προκαθορισμένα δεδομένα στο ωφέλιμο φορτίο στη διεπαφή μεταφοράς δεδομένων χρήστη TX του πυρήνα IP.
ρε. Ελέγχει τα ληφθέντα πακέτα και αναφέρει την κατάσταση. Ο έλεγχος πακέτων που περιλαμβάνεται στη σχεδίαση υλικού π.χampΤο le παρέχει τις ακόλουθες βασικές δυνατότητες ελέγχου πακέτων:
• Ελέγχει ότι η ακολουθία πακέτων που μεταδίδεται είναι σωστή.
• Ελέγχει ότι τα λαμβανόμενα δεδομένα ταιριάζουν με τις αναμενόμενες τιμές διασφαλίζοντας ότι τόσο οι μετρήσεις έναρξης του πακέτου (SOP) όσο και του τέλους του πακέτου (EOP) ευθυγραμμίζονται κατά τη μετάδοση και τη λήψη δεδομένων.
2.2. Σήματα διεπαφής
Πίνακας 5. Σχεδιασμός Εξample Σήματα διεπαφής
| Όνομα λιμένα | Κατεύθυνση | Πλάτος (bit) | Περιγραφή |
| mgmt_clk | Εισαγωγή | 1 | Είσοδος ρολογιού συστήματος. Η συχνότητα ρολογιού πρέπει να είναι 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Εισαγωγή | 2-Ιαν | Ρολόι αναφοράς πομποδέκτη. Οδηγεί το RX CDR PLL. |
| Όνομα λιμένα | Κατεύθυνση | Πλάτος (bit) | Περιγραφή |
| Το pll_ref_clk[1] είναι διαθέσιμο μόνο όταν το ενεργοποιήσετε Διατηρήστε αχρησιμοποίητο Σημείωμα: κανάλια πομποδέκτη για PAM4 παράμετρος σε παραλλαγές IP λειτουργίας PAM4 E-tile. |
|||
| rx_pin | Εισαγωγή | Αριθμός λωρίδων | Καρφίτσα δεδομένων SERDES δέκτη. |
| tx_pin | Παραγωγή | Αριθμός λωρίδων | Μετάδοση καρφίτσας δεδομένων SERDES. |
| rx_pin_n | Εισαγωγή | Αριθμός λωρίδων | Καρφίτσα δεδομένων SERDES δέκτη. Αυτό το σήμα είναι διαθέσιμο μόνο σε παραλλαγές συσκευής λειτουργίας PAM4 E-tile. |
| tx_pin_n | Παραγωγή | Αριθμός λωρίδων | Μετάδοση καρφίτσας δεδομένων SERDES. Αυτό το σήμα είναι διαθέσιμο μόνο σε παραλλαγές συσκευής λειτουργίας PAM4 E-tile. |
| mac_clk_pll_ref | Εισαγωγή | 1 | Αυτό το σήμα πρέπει να οδηγείται από ένα PLL και πρέπει να χρησιμοποιεί την ίδια πηγή ρολογιού που οδηγεί το pll_ref_clk. Αυτό το σήμα είναι διαθέσιμο μόνο σε παραλλαγές συσκευής λειτουργίας PAM4 E-tile. |
| usr_pb_reset_n | Εισαγωγή | 1 | Επαναφορά συστήματος. |
Σχετικές Πληροφορίες
Σήματα διεπαφής
2.3. Εγγραφή χάρτη
Σημείωμα:
- Design ExampΗ διεύθυνση μητρώου le ξεκινά με 0x20** ενώ η διεύθυνση μητρώου πυρήνα IP του Interlaken ξεκινά με 0x10**.
- Κωδικός πρόσβασης: RO—Μόνο για ανάγνωση και RW—Read/Write.
- Η κονσόλα συστήματος διαβάζει τη σχεδίαση π.χampΤο le καταχωρεί και αναφέρει την κατάσταση της δοκιμής στην οθόνη.
Πίνακας 6. Σχεδιασμός Εξample Εγγραφή Χάρτης για Interlaken Design Example
| Οφσετ | Ονομα | Πρόσβαση | Περιγραφή |
| 8:00 | Ρεζερβέ | ||
| 8:01 | Ρεζερβέ | ||
| 8:02 | Επαναφορά PLL συστήματος | RO | Τα παρακάτω bits υποδεικνύουν αίτημα επαναφοράς PLL συστήματος και τιμή ενεργοποίησης: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03 | Η λωρίδα RX είναι ευθυγραμμισμένη | RO | Υποδεικνύει την ευθυγράμμιση λωρίδας RX. |
| 8:04 | Το WORD κλειδωμένο | RO | [NUM_LANES–1:0] – Προσδιορισμός ορίων λέξης (μπλοκ). |
(2) Όταν ενεργοποιείτε τη Διατήρηση αχρησιμοποίητων καναλιών πομποδέκτη για την παράμετρο PAM4, προστίθεται μια πρόσθετη θύρα ρολογιού αναφοράς για τη διατήρηση του αχρησιμοποίητου βοηθητικού καναλιού PAM4.
| Οφσετ | Ονομα | Πρόσβαση | Περιγραφή |
| 8:05 | Ο συγχρονισμός κλειδώθηκε | RO | [NUM_LANES–1:0] – Συγχρονισμός Metaframe. |
| 8:06 – 8:09 | Καταμέτρηση σφαλμάτων CRC32 | RO | Υποδεικνύει τον αριθμό σφαλμάτων CRC32. |
| 8'h0A | Καταμέτρηση σφαλμάτων CRC24 | RO | Υποδεικνύει τον αριθμό σφαλμάτων CRC24. |
| 8'h0B | Σήμα υπερχείλισης/υπορροής | RO | Τα παρακάτω bits δείχνουν: • Bit [3] – Σήμα υπορροής TX • Bit [2] – Σήμα υπερχείλισης TX • Bit [1] – Σήμα υπερχείλισης RX |
| 8'h0C | Καταμέτρηση SOP | RO | Υποδεικνύει τον αριθμό των SOP. |
| 8'h0D | Καταμέτρηση EOP | RO | Υποδεικνύει τον αριθμό των ΕΟΠ |
| 8'h0E | Καταμέτρηση σφαλμάτων | RO | Υποδεικνύει τον αριθμό των ακόλουθων σφαλμάτων: • Απώλεια ευθυγράμμισης λωρίδας • Λέξη παράνομου ελέγχου • Παράνομο μοτίβο πλαισίωσης • Λείπει ένδειξη SOP ή EOP |
| 8'h0F | send_data_mm_clk | RW | Γράψτε 1 έως bit [0] για να ενεργοποιήσετε το σήμα της γεννήτριας. |
| 8:10 | Σφάλμα ελεγκτή | Υποδεικνύει το σφάλμα του ελεγκτή. (Σφάλμα δεδομένων SOP, Σφάλμα αριθμού καναλιού και σφάλμα δεδομένων PLD) | |
| 8:11 | Κλείδωμα PLL συστήματος | RO | Το bit [0] υποδεικνύει ένδειξη κλειδώματος PLL. |
| 8:14 | Αριθμός SOP TX | RO | Υποδεικνύει τον αριθμό SOP που δημιουργείται από τη γεννήτρια πακέτων. |
| 8:15 | TX EOP καταμέτρηση | RO | Υποδεικνύει τον αριθμό EOP που δημιουργείται από τη γεννήτρια πακέτων. |
| 8:16 | Συνεχές πακέτο | RW | Γράψτε 1 έως bit [0] για να ενεργοποιήσετε το συνεχές πακέτο. |
| 8:39 | Καταμέτρηση σφαλμάτων ECC | RO | Υποδεικνύει αριθμό σφαλμάτων ECC. |
| 8:40 | Το ECC διόρθωσε τον αριθμό σφαλμάτων | RO | Υποδεικνύει τον αριθμό των διορθωμένων σφαλμάτων ECC. |
Πίνακας 7. Σχεδιασμός Εξample Εγγραφή Χάρτης για Interlaken Look-aside Design Example
Χρησιμοποιήστε αυτόν τον χάρτη εγγραφής όταν δημιουργείτε το σχέδιο π.χample με ενεργοποιημένη την παράμετρο Enable Interlaken Look-aside mode.
| Οφσετ | Ονομα | Πρόσβαση | Περιγραφή |
| 8:00 | Ρεζερβέ | ||
| 8:01 | Επαναφορά μετρητή | RO | Γράψτε 1 έως bit [0] για να διαγράψετε ίσο bit μετρητή TX και RX. |
| 8:02 | Επαναφορά PLL συστήματος | RO | Τα παρακάτω bits υποδεικνύουν αίτημα επαναφοράς PLL συστήματος και τιμή ενεργοποίησης: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03 | Η λωρίδα RX είναι ευθυγραμμισμένη | RO | Υποδεικνύει την ευθυγράμμιση λωρίδας RX. |
| 8:04 | Το WORD κλειδωμένο | RO | [NUM_LANES–1:0] – Προσδιορισμός ορίων λέξης (μπλοκ). |
| 8:05 | Ο συγχρονισμός κλειδώθηκε | RO | [NUM_LANES–1:0] – Συγχρονισμός Metaframe. |
| 8:06 – 8:09 | Καταμέτρηση σφαλμάτων CRC32 | RO | Υποδεικνύει τον αριθμό σφαλμάτων CRC32. |
| 8'h0A | Καταμέτρηση σφαλμάτων CRC24 | RO | Υποδεικνύει τον αριθμό σφαλμάτων CRC24. |
| Οφσετ | Ονομα | Πρόσβαση | Περιγραφή |
| 8'h0B | Ρεζερβέ | ||
| 8'h0C | Καταμέτρηση SOP | RO | Υποδεικνύει τον αριθμό των SOP. |
| 8'h0D | Καταμέτρηση EOP | RO | Υποδεικνύει τον αριθμό των ΕΟΠ |
| 8'h0E | Καταμέτρηση σφαλμάτων | RO | Υποδεικνύει τον αριθμό των ακόλουθων σφαλμάτων: • Απώλεια ευθυγράμμισης λωρίδας • Λέξη παράνομου ελέγχου • Παράνομο μοτίβο πλαισίωσης • Λείπει ένδειξη SOP ή EOP |
| 8'h0F | send_data_mm_clk | RW | Γράψτε 1 έως bit [0] για να ενεργοποιήσετε το σήμα της γεννήτριας. |
| 8:10 | Σφάλμα ελεγκτή | RO | Υποδεικνύει το σφάλμα του ελεγκτή. (Σφάλμα δεδομένων SOP, Σφάλμα αριθμού καναλιού και σφάλμα δεδομένων PLD) |
| 8:11 | Κλείδωμα PLL συστήματος | RO | Το bit [0] υποδεικνύει ένδειξη κλειδώματος PLL. |
| 8:13 | Αριθμός καθυστέρησης | RO | Υποδεικνύει αριθμό λανθάνουσας κατάστασης. |
| 8:14 | Αριθμός SOP TX | RO | Υποδεικνύει τον αριθμό SOP που δημιουργείται από τη γεννήτρια πακέτων. |
| 8:15 | TX EOP καταμέτρηση | RO | Υποδεικνύει τον αριθμό EOP που δημιουργείται από τη γεννήτρια πακέτων. |
| 8:16 | Συνεχές πακέτο | RO | Γράψτε 1 έως bit [0] για να ενεργοποιήσετε το συνεχές πακέτο. |
| 8:17 | TX και RX μετρητής ίσος | RW | Υποδεικνύει ότι ο μετρητής TX και RX είναι ίσοι. |
| 8:23 | Ενεργοποίηση καθυστέρησης | WO | Γράψτε 1 έως bit [0] για να ενεργοποιήσετε τη μέτρηση λανθάνοντος χρόνου. |
| 8:24 | Έτοιμη η καθυστέρηση | RO | Υποδεικνύει ότι η μέτρηση λανθάνοντος χρόνου είναι έτοιμη. |
Interlaken (2ης γενιάς) Intel Agilex FPGA IP Design Example Αρχεία οδηγού χρήσης
Για την τελευταία και τις προηγούμενες εκδόσεις αυτού του οδηγού χρήσης, ανατρέξτε στο Ιντερλάκεν (2ο Generation) Intel Agilex FPGA IP Design Example Οδηγός χρήσης Έκδοση HTML. Επιλέξτε την έκδοση και κάντε κλικ στο Λήψη. Εάν δεν υπάρχει λίστα IP ή έκδοση λογισμικού, ισχύει ο οδηγός χρήσης για την προηγούμενη IP ή έκδοση λογισμικού.
Οι εκδόσεις IP είναι οι ίδιες με τις εκδόσεις λογισμικού Intel Quartus Prime Design Suite έως την έκδοση 19.1. Από την έκδοση λογισμικού Intel Quartus Prime Design Suite 19.2 ή νεότερη, οι πυρήνες IP έχουν ένα νέο σχήμα έκδοσης IP.
Ιστορικό αναθεώρησης εγγράφων για Interlaken (2ης γενιάς) Intel Agilex FPGA IP Design Example Οδηγός χρήσης
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2022.08.03 | 21.3 | 20.0.1 | Διορθώθηκε το OPN της συσκευής για το κιτ ανάπτυξης Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Προστέθηκε υποστήριξη για τον προσομοιωτή QuestaSim. • Καταργήθηκε η υποστήριξη για προσομοιωτή NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Προστέθηκαν πληροφορίες σχετικά με τη διατήρηση του αχρησιμοποίητου καναλιού πομποδέκτη για το PAM4 στην ενότητα: Σχεδιασμός υλικού Example Components. • Προστέθηκε η περιγραφή του σήματος pll_ref_clk[1] στην ενότητα: Σήματα διεπαφής. |
| 2020.12.14 | 20.4 | 20.0.0 | • Ενημερώθηκε sampΈξοδος δοκιμής υλικού για τη λειτουργία Interlaken και τη λειτουργία Interlaken Look-aside στην ενότητα Δοκιμή του σχεδίου υλικού Example. • Ενημερωμένος χάρτης μητρώου για Interlaken Look-aside σχεδιασμός π.χample στην ενότητα Εγγραφή χάρτη. • Προστέθηκε ένα κριτήριο επιτυχίας για μια επιτυχημένη δοκιμή υλικού στην ενότητα Δοκιμή του Σχεδιασμού Υλικού Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Διορθώθηκε η εντολή για την εκτέλεση της αρχικής βαθμονόμησης προσαρμογής στην πλευρά RX στο Testing the Hardware Design Example τμήμα. |
| 2020.06.22 | 20.2 | 19.3.0 | • Το σχέδιο π.χampΤο le είναι διαθέσιμο για τη λειτουργία Interlaken Look-aside. • Δοκιμή υλικού του σχεδιασμού π.χampΤο le είναι διαθέσιμο για παραλλαγές συσκευών Intel Agilex. • Προστέθηκε σχήμα: Υψηλού επιπέδου μπλοκ διάγραμμα για σχεδιασμό Interlaken (2ης γενιάς) Example. • Ενημερώθηκαν οι ακόλουθες ενότητες: – Απαιτήσεις υλικού και λογισμικού – Δομή καταλόγου • Τροποποίησε τα ακόλουθα στοιχεία για να συμπεριλάβει την ενημέρωση που σχετίζεται με το Interlaken Look-aside: – Εικόνα: Interlaken (2nd Generation) Hardware Design Example High Διάγραμμα μπλοκ επιπέδου για παραλλαγές λειτουργίας NRZ E-tile – Εικόνα: Interlaken (2nd Generation) Hardware Design Example Διάγραμμα μπλοκ υψηλού επιπέδου για παραλλαγές λειτουργίας PAM4 E-tile • Ενημερωμένη εικόνα: Επεξεργαστής παραμέτρων IP. • Προστέθηκαν πληροφορίες σχετικά με τις ρυθμίσεις συχνότητας στην εφαρμογή ελέγχου ρολογιού στην ενότητα Μεταγλώττιση και ρύθμιση παραμέτρων του Σχεδίου Εξample στο Hardware. |
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
|
• Προστέθηκαν έξοδοι δοκιμαστικής εκτέλεσης για το Interlaken Lookaside στις ακόλουθες ενότητες: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Καταργήθηκε το clk100. Το mgmt_clk χρησιμεύει ως ρολόι αναφοράς στο IO PLL στα ακόλουθα: |
| 2019.07.01 | 19.2 | 19.2 | Αρχική έκδοση. |
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.
*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO
9001:2015
Εγγεγραμμένος
Interlaken (2ης γενιάς) Intel® Agilex™ FPGA IP Design Example Οδηγός χρήσης
Online έκδοση
Αποστολή σχολίων
ID: 683800
UG-20239
Έκδοση: 2022.08.03
Έγγραφα / Πόροι
 |
intel Interlaken (2ης γενιάς) Agilex FPGA IP Design Example [pdf] Οδηγός χρήστη Interlaken 2ης γενιάς Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
