Interlaken (ຮຸ່ນທີ 2) Intel ®
Agilex™ FPGA IP Design Example
ຄູ່ມືຜູ້ໃຊ້

ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

Interlaken (2nd Generation) FPGA IP core ສະຫນອງການທົດສອບ simulation ແລະການອອກແບບຮາດແວ example ທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ. ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ. ການອອກແບບ example ແມ່ນຍັງສາມາດໃຊ້ໄດ້ສໍາລັບຄຸນສົມບັດ Interlaken Look-aside.
The testbench ແລະການອອກແບບ example ຮອງຮັບໂໝດ NRZ ແລະ PAM4 ສໍາລັບອຸປະກອນ E-tile. Interlaken (ຮຸ່ນທີ 2) FPGA IP core ສ້າງການອອກແບບ examples ສໍາລັບການປະສົມປະສານທີ່ສະຫນັບສະຫນູນທັງຫມົດຂອງຈໍານວນເລນແລະອັດຕາຂໍ້ມູນ.

ຮູບທີ 1. ຂັ້ນຕອນການພັດທະນາສໍາລັບການອອກແບບ Example

ການອອກແບບຫຼັກ IP ຂອງ Interlaken (ຮຸ່ນທີ 2) example ສະ​ຫນັບ​ສະ​ຫນູນ​ຄຸນ​ສົມ​ບັດ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• TX ພາຍໃນເຖິງ RX serial loopback mode
• ສ້າງແພັກເກັດຂະໜາດຄົງທີ່ໂດຍອັດຕະໂນມັດ
• ຄວາມສາມາດໃນການກວດສອບແພັກເກັດພື້ນຖານ
• ຄວາມສາມາດໃນການໃຊ້ System Console ເພື່ອຣີເຊັດການອອກແບບເພື່ອຈຸດປະສົງການທົດສອບຄືນໃໝ່
• ການປັບຕົວ PMA

ຮູບ 2. ແຜນວາດລະດັບສູງສໍາລັບ Interlaken (ຮຸ່ນທີ 2) ການອອກແບບ Example

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ FPGA IP
• Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP Release Notes

1.1. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
ເພື່ອທົດສອບ exampການອອກແບບ, ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້:

• ຊອບແວ Intel® Prime Pro Edition ເວີຊັ່ນ 21.3
• ຄອນໂຊນລະບົບ
• ຈໍາ​ລອງ​ສະ​ຫນັບ​ສະ​ຫນູນ​:
  — Siemens* EDA ModelSim* SE ຫຼື QuestaSim*
  - ບົດສະຫຼຸບ* VCS*
  — Cadence* Xcelium*
• ຊຸດການພັດທະນາ Intel Agilex® Quartus™ F-Series Transceiver-SoC (AGFB014R24A2E2V)

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຊຸດຄູ່ມືການພັດທະນາ Intel Agilex F-Series Transceiver-SoC
1.2. ໂຄງສ້າງໄດເລກະທໍລີ
ການອອກແບບຫຼັກ IP ຂອງ Interlaken (ຮຸ່ນທີ 2) example file ໄດເລກະທໍລີປະກອບດ້ວຍສິ່ງຕໍ່ໄປນີ້ທີ່ສ້າງຂຶ້ນ files ສໍາລັບການອອກແບບ exampເລ.
ຮູບ 3. ໂຄງສ້າງໄດເລກະທໍລີຂອງ Interlaken ທີ່ສ້າງຂຶ້ນ (ຮຸ່ນທີ 2) Example ການອອກແບບ

ການຕັ້ງຄ່າຮາດແວ, ການຈໍາລອງ, ແລະການທົດສອບ files ຕັ້ງຢູ່ໃນample_installation_dir>/uflex_ilk_0_example_design.
ຕາຕະລາງ 1. Interlaken (ຮຸ່ນທີ 2) IP Core Hardware Design Example File ລາຍລະອຽດ
ເຫຼົ່ານີ້ files ຢູ່ໃນample_installation_dir>/uflex_ilk_0_example_design/ ຕົວຢ່າງample_design/quartus directory.

File ຊື່	ລາຍລະອຽດ
example_design.qpf	ໂຄງການ Intel Quartus Prime file.
example_design.qsf	ການຕັ້ງຄ່າໂຄງການ Intel Quartus Prime file
example_design.sdc ຈtag_timeing_template.sdc	ຂໍ້ຈໍາກັດການອອກແບບ Synopsys file. ທ່ານສາມາດຄັດລອກແລະດັດແປງສໍາລັບການອອກແບບຂອງທ່ານເອງ.
sysconsole_testbench.tcl	ຫຼັກ file ສໍາລັບການເຂົ້າເຖິງ System Console

ຕາຕະລາງ 2. Interlaken (ຮຸ່ນທີ 2) IP Core Testbench File ລາຍລະອຽດ
ນີ້ file ແມ່ນຢູ່ໃນample_installation_dir>/uflex_ilk_0_example_design/ ຕົວຢ່າງampໄດເລກະທໍລີ le_design/rtl.

File ຊື່	ລາຍລະອຽດ
top_tb.sv	ຫ້ອງທົດລອງລະດັບສູງສຸດ file.

ຕາຕະລາງ 3. nterlaken (2nd Generation) IP Core Testbench Scripts
ເຫຼົ່ານີ້ files ຢູ່ໃນample_installation_dir>/uflex_ilk_0_example_design/ ຕົວຢ່າງample_design/testbench directory.

File ຊື່	ລາຍລະອຽດ
vcstest.sh	ສະຄຣິບ VCS ເພື່ອແລ່ນ testbench.
vlog_pro.do	ສະຄຣິບ ModelSim SE ຫຼື QuestaSim ເພື່ອແລ່ນ testbench.
xcelium.sh	script Xcelium ເພື່ອແລ່ນ testbench.

1.3. ການອອກແບບຮາດແວ Example ອົງ​ປະ​ກອບ
ອະດີດample ການອອກແບບເຊື່ອມຕໍ່ລະບົບແລະໂມງອ້າງອີງ PLL ແລະອົງປະກອບອອກແບບທີ່ຕ້ອງການ. ອະດີດample ອອກແບບ configures IP core ໃນໂຫມດ loopback ພາຍໃນແລະສ້າງແພັກເກັດໃນການໂຕ້ຕອບການໂອນຂໍ້ມູນຜູ້ໃຊ້ TX core IP IP. ຫຼັກ IP ສົ່ງແພັກເກັດເຫຼົ່ານີ້ຢູ່ໃນເສັ້ນທາງ loopback ພາຍໃນໂດຍຜ່ານ transceiver.
ຫຼັງຈາກຕົວຮັບຫຼັກ IP ໄດ້ຮັບແພັກເກັດທີ່ຢູ່ໃນເສັ້ນທາງ loopback, ມັນປະມວນຜົນແພັກເກັດ Interlaken ແລະສົ່ງພວກມັນຢູ່ໃນການໂຕ້ຕອບການໂອນຂໍ້ມູນຜູ້ໃຊ້ RX. ອະດີດample ການອອກແບບກວດເບິ່ງວ່າແພັກເກັດທີ່ໄດ້ຮັບແລະການຖ່າຍທອດກົງກັນ.
ຮາດແວ exampການອອກແບບປະກອບມີ PLLs ພາຍນອກ. ທ່ານສາມາດກວດເບິ່ງຂໍ້ຄວາມທີ່ຊັດເຈນ files ກັບ view sample ລະ​ຫັດ​ທີ່​ປະ​ຕິ​ບັດ​ວິ​ທີ​ການ​ຫນຶ່ງ​ທີ່​ເປັນ​ໄປ​ໄດ້​ເພື່ອ​ເຊື່ອມ​ຕໍ່ PLLs ພາຍ​ນອກ​ກັບ Interlaken (2nd Generation) FPGA IP.
ການອອກແບບຮາດແວ Interlaken (ຮຸ່ນທີ 2) example ປະ​ກອບ​ມີ​ອົງ​ປະ​ກອບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

1. Interlaken (ຮຸ່ນທີ 2) FPGA IP
2. Packet Generator ແລະ Packet Checker
3. JTAG ຕົວຄວບຄຸມທີ່ຕິດຕໍ່ສື່ສານກັບ System Console. ທ່ານຕິດຕໍ່ສື່ສານກັບເຫດຜົນຂອງລູກຄ້າຜ່ານ System Console.

ຮູບທີ 4. Interlaken (ຮຸ່ນທີ 2) ການອອກແບບຮາດແວ Example High Level Block Diagram ສໍາລັບ E-tile NRZ Mode variations

ການອອກແບບຮາດແວ Interlaken (ຮຸ່ນທີ 2) example ທີ່ກຳນົດເປົ້າໝາຍການປ່ຽນແປງຂອງໂໝດ E-tile PAM4 ຕ້ອງການໂມງ mac_clkin ເພີ່ມເຕີມທີ່ IO PLL ສ້າງ. PLL ນີ້ຕ້ອງໃຊ້ໂມງອ້າງອີງດຽວກັນທີ່ຂັບ pll_ref_clk.

ຮູບທີ 5. Interlaken (ຮຸ່ນທີ 2) ການອອກແບບຮາດແວ Example ລະດັບສູງ
Block Diagram ສໍາລັບຮູບແບບ E-tile PAM4 ການປ່ຽນແປງ

ສໍາລັບການປ່ຽນແປງຂອງຮູບແບບ E-tile PAM4, ເມື່ອທ່ານເປີດໃຊ້ການເກັບຮັກສາຊ່ອງຮັບສັນຍານທີ່ບໍ່ໄດ້ໃຊ້ສໍາລັບພາລາມິເຕີ PAM4, ຈະເພີ່ມພອດໂມງອ້າງອີງເພີ່ມເຕີມ (pll_ref_clk [1]). ພອດນີ້ຕ້ອງຖືກຂັບເຄື່ອນໃນຄວາມຖີ່ດຽວກັນຕາມທີ່ໄດ້ກໍານົດໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP (ຄວາມຖີ່ໂມງອ້າງອີງສໍາລັບຊ່ອງທີ່ເກັບຮັກສາໄວ້). ເກັບຮັກສາຊ່ອງຮັບສັນຍານທີ່ບໍ່ໄດ້ໃຊ້ສໍາລັບ PAM4 ເປັນທາງເລືອກ. ເຂັມປັກໝຸດ ແລະຂໍ້ຈຳກັດທີ່ກ່ຽວຂ້ອງທີ່ມອບໝາຍໃຫ້ໂມງນີ້ແມ່ນເຫັນໄດ້ໃນ QSF ເມື່ອທ່ານເລືອກ Intel Stratix® 10 ຫຼື ຊຸດພັດທະນາ Intel Agilex ສໍາລັບການຜະລິດການອອກແບບ.
ສໍາ​ລັບ​ການ​ອອກ​ແບບ example simulation, testbench ສະເຫມີກໍານົດຄວາມຖີ່ດຽວກັນສໍາລັບ pll_ref_clk[0] ແລະ pll_ref_clk[1].
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຊຸດຄູ່ມືການພັດທະນາ Intel Agilex F-Series Transceiver-SoC
1.4. ການສ້າງການອອກແບບ

ຮູບທີ 6. ຂັ້ນຕອນ

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງຮາດແວ example ການ​ອອກ​ແບບ​ແລະ testbench​:

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ New Project Wizard ເພື່ອສ້າງໂຄງການ Intel Quartus Prime ໃໝ່, ຫຼືຄລິກ File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການ Intel Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ.
2. ລະບຸອຸປະກອນຄອບຄົວ Agilex ແລະເລືອກອຸປະກອນສໍາລັບການອອກແບບຂອງທ່ານ.
3. ໃນລາຍການ IP, ຊອກຫາສະຖານທີ່ ແລະຄລິກສອງຄັ້ງ Interlaken (2nd Generation) Intel FPGA IP. ປ່ອງຢ້ຽມ IP variant ໃໝ່ປະກົດຂຶ້ນ.
4. ລະບຸຊື່ລະດັບສູງສຸດ ສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານເອງ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
5. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
   ຮູບ 7. ຕົວຢ່າງample Design Tab ໃນ Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
7. ໃນແຖບການປັບຕົວ PMA, ລະບຸຕົວກໍານົດການປັບຕົວ PMA ຖ້າທ່ານວາງແຜນທີ່ຈະໃຊ້ການປັບຕົວ PMA ສໍາລັບການປ່ຽນແປງອຸປະກອນ E-tile ຂອງທ່ານ.
   ຂັ້ນຕອນນີ້ແມ່ນທາງເລືອກ:
   •ເລືອກເປີດໃຊ້ການປັບການໂຫຼດທາງເລືອກ IP ອ່ອນ.
   ໝາຍເຫດ: ທ່ານຕ້ອງເປີດໃຊ້ຕົວເລືອກ Native PHY Debug Master Endpoint (NPDME) ໃນແຖບ IP ເມື່ອການປັບຕົວ PMA ຖືກເປີດໃຊ້.
   • ເລືອກການຕັ້ງຄ່າການປັບຕົວ PMA ສຳລັບການປັບຕົວ PMA ເລືອກພາລາມິເຕີ.
   • ຄລິກ PMA Adaptation Preload ເພື່ອໂຫຼດຕົວກໍານົດການປັບຕົວເບື້ອງຕົ້ນ ແລະຢ່າງຕໍ່ເນື່ອງ.
   • ລະບຸຈໍານວນການຕັ້ງຄ່າ PMA ເພື່ອຮອງຮັບເມື່ອການຕັ້ງຄ່າ PMA ຫຼາຍອັນຖືກເປີດໃຊ້ໂດຍໃຊ້ Number of PMA configuration parameter.
   • ເລືອກການຕັ້ງຄ່າ PMA ທີ່ຈະໂຫລດ ຫຼືເກັບຮັກສາໂດຍໃຊ້ເລືອກການຕັ້ງຄ່າ PMA ເພື່ອໂຫລດ ຫຼືເກັບຮັກສາ.
   • ຄລິກ Load adaptation ຈາກການຕັ້ງຄ່າ PMA ທີ່ເລືອກເພື່ອໂຫລດການຕັ້ງຄ່າ PMA ທີ່ເລືອກ.
   ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຕົວກໍານົດການປັບຕົວ PMA, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ E-tile Transceiver PHY.
8. ໃນ Example ແຖບການອອກແບບ, ເລືອກຕົວເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກຕົວເລືອກ Synthesis ເພື່ອສ້າງຮາດແວ example ການອອກແບບ.
   ໝາຍເຫດ: ທ່ານຕ້ອງເລືອກຢ່າງໜ້ອຍໜຶ່ງໃນຕົວເລືອກການຈຳລອງ ຫຼື ການສັງເຄາະສ້າງ Example ການອອກແບບ Files.
9. ສໍາລັບຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ, ມີພຽງ Verilog ເທົ່ານັ້ນ.
10. ສໍາລັບຊຸດການພັດທະນາເປົ້າຫມາຍເລືອກທາງເລືອກທີ່ເຫມາະສົມ.
    ໝາຍເຫດ: ທາງເລືອກຊຸດການພັດທະນາ Intel Agilex F-Series Transceiver SoC ສາມາດໃຊ້ໄດ້ເມື່ອໂຄງການຂອງທ່ານລະບຸຊື່ອຸປະກອນ Intel Agilex ເລີ່ມຕົ້ນດ້ວຍ AGFA012 ຫຼື AGFA014. ເມື່ອທ່ານເລືອກຕົວເລືອກຊຸດການພັດທະນາ, ການມອບໝາຍເຂັມປັກໝຸດແມ່ນຖືກຕັ້ງໄວ້ຕາມຊຸດອຸປະກອນ Intel Agilex Development Kit ໝາຍເລກ AGFB014R24A2E2V ແລະອາດຈະແຕກຕ່າງຈາກອຸປະກອນທີ່ທ່ານເລືອກ. ຖ້າເຈົ້າຕັ້ງໃຈຈະທົດສອບການອອກແບບໃນຮາດແວໃນ PCB ທີ່ແຕກຕ່າງກັນ, ເລືອກ No development kit option ແລະເຮັດການມອບຫມາຍ pin ທີ່ເຫມາະສົມໃນ .qsf. file.
11. ກົດ Generate Example ການອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
12. ຖ້າທ່ານຕ້ອງການແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (uflex_ilk_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ exampຊື່ໄດເລກະທໍລີ.
13. ກົດ OK.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຊຸດຄູ່ມືການພັດທະນາ Intel Agilex F-Series Transceiver-SoC
• ຄູ່ມືຜູ້ໃຊ້ E-tile Transceiver PHY

1.5. ການຈຳລອງການອອກແບບ Example Testbench
ອ້າງອີງເຖິງ Interlaken (ຮຸ່ນທີ 2) ການອອກແບບຮາດແວ Example High Level Block ສໍາລັບ E-tile NRZ Mode Variations and Interlaken (2nd Generation) Hardware Design Example ລະດັບສູງ Block ສໍາລັບ E-tile PAM4 Mode Variations block diagrams of the simulation testbench.

ຮູບທີ 8. ຂັ້ນຕອນ

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຈໍາລອງ testbench:

1. ຢູ່ໃນຄໍາສັ່ງຄໍາສັ່ງ, ປ່ຽນເປັນໄດເລກະທໍລີ simulation testbench. ໄດເລກະທໍລີແມ່ນample_installation_dir>/example_design/ testbench ສໍາລັບອຸປະກອນ Intel Agilex.
2. ແລ່ນສະຄຣິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator. ສະຄຣິບຂອງທ່ານຄວນກວດເບິ່ງວ່າການນັບ SOP ແລະ EOP ກົງກັນຫຼັງຈາກການຈໍາລອງສໍາເລັດ. ອ້າງອີງໃສ່ຕາຕະລາງຂັ້ນຕອນເພື່ອດໍາເນີນການຈໍາລອງ.
   ຕາຕະລາງ 4. ຂັ້ນຕອນການດໍາເນີນການຈໍາລອງ

   ເຄື່ອງຈຳລອງ	ຄໍາແນະນໍາ
   ModelSim SE ຫຼື QuestaSim	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ -do vlog_pro.do. ຖ້າທ່ານຕ້ອງການທີ່ຈະຈໍາລອງໂດຍບໍ່ໄດ້ນໍາເອົາ ModelSim GUI, ພິມ vsim -c -do vlog_pro.do
   VCS	ໃນແຖວຄໍາສັ່ງ, ພິມ sh vcstest.sh
   ເຊລຽມ	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh xcelium.sh

3. ວິເຄາະຜົນໄດ້ຮັບ. ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈະສົ່ງ ແລະ ຮັບແພັກເກັດ, ແລະສະແດງ “ການສອບເສັງຜ່ານ”.

testbench ສໍາລັບການອອກແບບ example ສໍາເລັດວຽກງານດັ່ງຕໍ່ໄປນີ້:

• Instantiates the Interlaken (2nd Generation) Intel FPGA IP.
• ພິມສະຖານະ PHY.
• ກວດສອບການຊິ້ງຂໍ້ມູນເມຕາເຟຣມ (SYNC_LOCK) ແລະຄໍາ (ບລັອກ) ຂອບເຂດ (WORD_LOCK).
• ລໍຖ້າໃຫ້ແຕ່ລະເລນຖືກລັອກ ແລະຈັດຮຽງ.
• ເລີ່ມສົ່ງແພັກເກັດ.
• ກວດສອບສະຖິຕິແພັກເກັດ:
  - CRC24 ຄວາມ​ຜິດ​ພາດ​
  - SOPs
  — EOPs

ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດໃນໂຫມດ Interlaken:
***********************************************
ຂໍ້​ມູນ​: ລໍ​ຖ້າ​ສໍາ​ລັບ​ເສັ້ນ​ທາງ​ທີ່​ຈະ​ຈັດ​ວາງ​.
ເສັ້ນທາງຮັບທັງໝົດແມ່ນສອດຄ່ອງ ແລະພ້ອມທີ່ຈະຮັບການຈະລາຈອນ.
********************************************************
********************************************************
ຂໍ້ມູນ: ເລີ່ມສົ່ງແພັກເກັດ
********************************************************
********************************************************
ຂໍ້ມູນ: ຢຸດການສົ່ງແພັກເກັດ
********************************************************
********************************************************
ຂໍ້ມູນ: ກຳລັງກວດສອບສະຖິຕິແພັກເກັດ
********************************************************
CRC 24 ລາຍງານຂໍ້ຜິດພາດ: 0
SOPs ຖ່າຍທອດ: 100
EOPs ສົ່ງ: 100
SOPs ທີ່ໄດ້ຮັບ: 100
EOPs ໄດ້ຮັບ: 100
ຈຳນວນຄວາມຜິດພາດ ECC: 0
********************************************************
ຂໍ້ມູນ: ທົດສອບຜ່ານ
********************************************************
ໝາຍເຫດ: ການອອກແບບ Interlaken example simulation testbench ສົ່ງ 100 ຊອງແລະໄດ້ຮັບ 100 ຊອງ.
ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດໃນໂຫມດ Interlaken Look-aside:
ກວດເບິ່ງ TX ແລະ RX Counter ເທົ່າກັນຫຼືບໍ່.
————————————————————-
READ_MM: ທີ່ຢູ່ 4000014 = 00000001.
————————————————————-
De-assert Counter ບິດເທົ່າກັນ.
————————————————————-
WRITE_MM: ທີ່ຢູ່ 4000001 ໄດ້ຮັບ 00000001.
WRITE_MM: ທີ່ຢູ່ 4000001 ໄດ້ຮັບ 00000000.
————————————————————-
RX_SOP COUNTER.
————————————————————-
READ_MM: ທີ່ຢູ່ 400000c = 0000006a.
————————————————————-
RX_EOP COUNTER.
READ_MM: ທີ່ຢູ່ 400000d = 0000006a.
————————————————————-
READ_MM: ທີ່ຢູ່ 4000010 = 00000000.
————————————————————-
ສະແດງບົດລາຍງານສຸດທ້າຍ.
————————————————————-
0 ກວດພົບຄວາມຜິດພາດ
0 CRC24 ລາຍງານຂໍ້ຜິດພາດ
106 SOPs ສົ່ງຕໍ່
106 EOPs ສົ່ງ
ໄດ້ຮັບ 106 SOPs
ໄດ້ຮັບ 106 EOPs
————————————————————-
ສຳເລັດການຈຳລອງ
————————————————————-
ທົດສອບຜ່ານ
————————————————————-
ໝາຍເຫດ: ຈໍານວນແພັກເກັດ (SOPs ແລະ EOPs) ແຕກຕ່າງກັນຕໍ່ເລນໃນ Interlaken Lookaside design example simulation sample ຜົນຜະລິດ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ການອອກແບບຮາດແວ Example ອົງປະກອບໃນຫນ້າ 6
1.6. ການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example ໃນ Hardware

ຮູບທີ 9. ຂັ້ນຕອນ

ເພື່ອລວບລວມແລະດໍາເນີນການທົດສອບການສາທິດກ່ຽວກັບຮາດແວ exampການອອກແບບ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ຮັບປະກັນຮາດແວ exampການຜະລິດການອອກແບບແມ່ນສໍາເລັດ.
2. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເປີດໂຄງການ Intel Quartus Primeample_installation_dir>/example_design/quartus/ ຕົວຢ່າງample_design.qpf>.
3. ໃນເມນູການປະມວນຜົນ, ໃຫ້ຄລິກໃສ່ Start Compilation.
4. ຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ, a .sof file ແມ່ນມີຢູ່ໃນໄດເລກະທໍລີທີ່ລະບຸໄວ້ຂອງທ່ານ.
   ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນໂຄງການຮາດແວ exampອອກແບບໃນອຸປະກອນ Intel Agilex:
5. ເຊື່ອມຕໍ່ Intel Agilex F-Series Transceiver-SoC Development Kit ກັບຄອມພິວເຕີແມ່ຂ່າຍ.
   ຂ. ເປີດໃຊ້ແອັບພລິເຄຊັນ Clock Control, ເຊິ່ງເປັນສ່ວນຫນຶ່ງຂອງຊຸດການພັດທະນາ, ແລະກໍານົດຄວາມຖີ່ໃຫມ່ສໍາລັບການອອກແບບ exampເລ. ຂ້າງລຸ່ມນີ້ແມ່ນການຕັ້ງຄ່າຄວາມຖີ່ໃນແອັບພລິເຄຊັນ Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- ກໍານົດເປັນຄ່າຂອງ pll_ref_clk (1) ຕໍ່ຄວາມຕ້ອງການຂອງການອອກແບບຂອງທ່ານ.
   ຄ. ໃນເຄື່ອງມືເມນູ, ໃຫ້ຄລິກໃສ່ Programmer.
   ງ. ໃນ Programmer, ຄລິກ Hardware Setup.
   e. ເລືອກອຸປະກອນການຂຽນໂປລແກລມ.
   f. ເລືອກແລະເພີ່ມຊຸດພັດທະນາ Intel Agilex F-Series Transceiver-SoC ທີ່ເຊດຊັນ Intel Quartus Prime ຂອງທ່ານສາມາດເຊື່ອມຕໍ່ໄດ້.
   g. ຮັບປະກັນວ່າໂໝດຖືກຕັ້ງເປັນ JTAG.
   ຊ. ເລືອກອຸປະກອນ Intel Agilex ແລະຄລິກ Add Device. Programmer ສະແດງແຜນຜັງບລັອກຂອງການເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນຢູ່ໃນກະດານຂອງທ່ານ.
   i. ໃນແຖວທີ່ມີ .sof ຂອງທ່ານ, ໃຫ້ໝາຍເອົາກ່ອງໃສ່ .sof.
   ຈ. ກວດເບິ່ງກ່ອງຢູ່ໃນຖັນ Program/Configure.
   ກ. ກົດເລີ່ມຕົ້ນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ການຂຽນໂປລແກລມ Intel FPGA ອຸປະກອນ ໃນໜ້າ 0
• ການວິເຄາະແລະ Debugging ການອອກແບບດ້ວຍ System Console
• ຊຸດຄູ່ມືການພັດທະນາ Intel Agilex F-Series Transceiver-SoC

1.7. ການທົດສອບການອອກແບບຮາດແວ Example
ຫຼັງຈາກທີ່ທ່ານລວບລວມ Interlaken (2nd Generation) Intel FPGA IP core design example ແລະ configure ອຸປະກອນຂອງທ່ານ, ທ່ານສາມາດນໍາໃຊ້ System Console ເພື່ອດໍາເນີນໂຄງການຫຼັກ IP ແລະການລົງທະບຽນຫຼັກ PHY IP ເດີມຝັງໄວ້ຂອງມັນ.
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອເປີດ System Console ແລະທົດສອບການອອກແບບຮາດແວ example:

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ໃນເມນູເຄື່ອງມື, ຄລິກ System Debugging Tools ➤ System Console.
2. ປ່ຽນເປັນample_installation_dir>ເຊັ່ນample_design/ hwtest directory.
3. ເພື່ອເປີດການເຊື່ອມຕໍ່ກັບ JTAG ຕົ້ນສະບັບ, ພິມຄໍາສັ່ງຕໍ່ໄປນີ້: source sysconsole_testbench.tcl
4. ທ່ານ​ສາ​ມາດ​ເປີດ​ຮູບ​ແບບ loopback serial ພາຍ​ໃນ​ທີ່​ມີ ex ອອກ​ແບບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​ampຄໍາສັ່ງ le:
   ກ. stat: ພິມຂໍ້ມູນສະຖານະທົ່ວໄປ.
   ຂ. sys_reset: ຣີເຊັດລະບົບ.
   ຄ. loop_on: ເປີດການ loopback serial ພາຍໃນ.
   ງ. run_example_design: ແລ່ນການອອກແບບ exampເລ.
   ໝາຍເຫດ: ທ່ານຕ້ອງແລ່ນຄຳສັ່ງ loop_on ກ່ອນ run_example_design ຄໍາສັ່ງ.
   run_example_design ແລ່ນຄໍາສັ່ງຕໍ່ໄປນີ້ໃນລໍາດັບ:
   sys_reset->stat->gen_on->stat->gen_off.
   ໝາຍເຫດ: ເມື່ອທ່ານເລືອກຕົວເລືອກ Enable adaptation load soft IP, run_exampຄໍາສັ່ງ le_design ປະຕິບັດການປັບຕົວປັບຕົວເບື້ອງຕົ້ນໃນດ້ານ RX ໂດຍການແລ່ນຄໍາສັ່ງ run_load_PMA_configuration.
5. ທ່ານ​ສາ​ມາດ​ປິດ​ຮູບ​ແບບ loopback serial ພາຍ​ໃນ​ທີ່​ມີ ex ອອກ​ແບບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​ampຄໍາ​ສັ່ງ​:
   ກ. loop_off: ປິດການ loopback serial ພາຍໃນ.
6. ທ່ານ​ສາ​ມາດ​ຕັ້ງ​ໂຄງ​ການ​ຫຼັກ IP ກັບ​ການ​ອອກ​ແບບ​ເພີ່ມ​ເຕີມ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້ exampຄໍາສັ່ງ le:
   ກ. gen_on: ເປີດໃຊ້ packet generator.
   ຂ. gen_off: ປິດໃຊ້ງານເຄື່ອງສ້າງແພັກເກັດ.
   ຄ. run_test_loop: ແລ່ນການທົດສອບສໍາລັບ ເວລາສໍາລັບການປ່ຽນແປງ E-tile NRZ ແລະ PAM4.
   ງ. clear_err​: ລຶບ​ບັນ​ດາ​ຄວາມ​ຜິດ​ພາດ​ຫນຽວ​ທັງ​ຫມົດ​.
   e. set_test_mode : ຕັ້ງຄ່າການທົດສອບເພື່ອແລ່ນໃນໂໝດສະເພາະ.
   f. get_test_mode: ພິມຮູບແບບການທົດສອບປະຈຸບັນ.
   g. set_burst_size : ຕັ້ງຂະໜາດລະເບີດເປັນໄບຕ໌.
   h. get_burst_size: ພິມຂໍ້ມູນຂະໜາດລະເບີດ.

ການທົດສອບສຳເລັດຈະພິມຂໍ້ຄວາມ HW_TEST:PASS. ຂ້າງລຸ່ມນີ້ແມ່ນເງື່ອນໄຂການເສັງຜ່ານການທົດສອບ:

• ບໍ່ມີຂໍ້ຜິດພາດສໍາລັບ CRC32, CRC24, ແລະ checker.
• SOPs ທີ່ສົ່ງຜ່ານແລະ EOPs ຄວນກົງກັບທີ່ໄດ້ຮັບ.

ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບທີ່ປະສົບຜົນສໍາເລັດໃນໂຫມດ Interlaken:
ຂໍ້ມູນ: ຂໍ້ມູນ: ຢຸດການສ້າງແພັກເກັດ
==== ລາຍງານສະຖານະ ====
TX KHz : 402813
RX KHz : 402813
ລັອກຄວາມຖີ່: 0x0000ff
TX PLL lock: 0x000001
ຈັດຮຽງ : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
lock ຄໍາ: 0x0000ff
ລັອກຊິງຄ໌: 0x0000ff
ຂໍ້ຜິດພາດ CRC32 : 0
ຂໍ້ຜິດພາດ CRC24 : 0
ຂໍ້ຜິດພາດຂອງຕົວກວດສອບ: 0
ທຸງຂໍ້ຜິດພາດ FIFO : 0x000000
SOPs ສົ່ງຜ່ານ : 1087913770
EOPs ສົ່ງຜ່ານ : 1087913770
SOPs ໄດ້ຮັບ: 1087913770
EOPs ໄດ້ຮັບ: 1087913770
ECC ແກ້ໄຂ: 0
ECC ຜິດພາດ: 0
ຜ່ານໄປ 161 ວິນາທີນັບຕັ້ງແຕ່ເປີດເຄື່ອງ
HW_TEST : ຜ່ານ
ການທົດສອບສົບຜົນສໍາເລັດພິມ HW_TEST : ຂໍ້ຄວາມຜ່ານ. ຂ້າງລຸ່ມນີ້ແມ່ນເງື່ອນໄຂການເສັງຜ່ານການທົດສອບ:

• ບໍ່ມີຂໍ້ຜິດພາດສໍາລັບ CRC32, CRC24, ແລະ checker.
• SOPs ທີ່ສົ່ງຜ່ານແລະ EOPs ຄວນກົງກັບທີ່ໄດ້ຮັບ.

ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບທີ່ປະສົບຜົນສໍາເລັດໃນໂຫມດ Interlaken Lookaside:
ຂໍ້ມູນ: ຂໍ້ມູນ: ຢຸດການສ້າງແພັກເກັດ
==== ລາຍງານສະຖານະ ====
TX KHz : 402813
RX KHz : 402812
ລັອກຄວາມຖີ່: 0x000ffff
TX PLL lock: 0x000001
ຈັດຮຽງ : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
lock ຄໍາ: 0x000ff
ລັອກຊິງຄ໌: 0x000ff
ຂໍ້ຜິດພາດ CRC32 : 0
ຂໍ້ຜິດພາດ CRC24 : 0
ຂໍ້ຜິດພາດຂອງຕົວກວດສອບ: 0
SOPs ສົ່ງຜ່ານ : 461
EOPs ສົ່ງຜ່ານ : 461
SOPs ໄດ້ຮັບ: 461
EOPs ໄດ້ຮັບ: 461
ຜ່ານໄປ 171 ວິນາທີນັບຕັ້ງແຕ່ເປີດເຄື່ອງ
HW_TEST : ຜ່ານ

ການອອກແບບ Exampລາຍລະອຽດ le

ການອອກແບບ example ສະແດງໃຫ້ເຫັນການທໍາງານຂອງຫຼັກ IP ຂອງ Interlaken.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ FPGA IP
2.1. ການອອກແບບ Example ພຶດຕິກໍາ
ເພື່ອທົດສອບການອອກແບບໃນຮາດແວ, ພິມຄໍາສັ່ງຕໍ່ໄປນີ້ໃນ System Console::

1. ທີ່ມາຂອງການຕິດຕັ້ງ file:
   % ແຫຼ່ງample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. ດໍາ​ເນີນ​ການ​ທົດ​ສອບ​:
   % run_example_design
3. ການອອກແບບຮາດແວ Interlaken (ຮຸ່ນທີ 2) example ເຮັດສໍາເລັດຂັ້ນຕອນຕໍ່ໄປນີ້:
   ກ. ຣີເຊັດ IP Interlaken (ຮຸ່ນທີ 2).
   ຂ. ຕັ້ງຄ່າ IP ຂອງ Interlaken (ຮຸ່ນທີ 2) ໃນໂຫມດການກັບຄືນພາຍໃນ.
   ຄ. ສົ່ງກະແສຂອງແພັກເກັດ Interlaken ທີ່ມີຂໍ້ມູນທີ່ກໍານົດໄວ້ລ່ວງໜ້າໃນ payload ໄປຫາສ່ວນຕິດຕໍ່ຜູ້ໃຊ້ TX ຂອງ IP core.
   ງ. ກວດເບິ່ງຊຸດທີ່ໄດ້ຮັບແລະລາຍງານສະຖານະການ. packet checker ລວມຢູ່ໃນການອອກແບບຮາດແວ example ສະຫນອງຄວາມສາມາດໃນການກວດສອບແພັກເກັດພື້ນຖານຕໍ່ໄປນີ້:
   • ກວດເບິ່ງວ່າລຳດັບແພັກເກັດທີ່ສົ່ງຜ່ານນັ້ນຖືກຕ້ອງແລ້ວ.
   • ກວດເບິ່ງວ່າຂໍ້ມູນທີ່ໄດ້ຮັບນັ້ນກົງກັບຄ່າທີ່ຄາດໄວ້ໂດຍການຮັບປະກັນວ່າທັງການເລີ່ມຕົ້ນຂອງແພັກເກັດ (SOP) ແລະຈຸດສິ້ນສຸດຂອງແພັກເກັດ (EOP) ສອດຄ່ອງກັນໃນຂະນະທີ່ຂໍ້ມູນຖືກສົ່ງ ແລະຮັບ.

2.2. ສັນຍານການໂຕ້ຕອບ
ຕາຕະລາງ 5. ການອອກແບບ Example ສັນຍານການໂຕ້ຕອບ

ຊື່ຜອດ	ທິດທາງ	ກວ້າງ (ບິດ)	ລາຍລະອຽດ
mgmt_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງລະບົບ. ຄວາມຖີ່ໂມງຕ້ອງເປັນ 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	ປ້ອນຂໍ້ມູນ	2-ມັງກອນ	ໂມງອ້າງອິງ Transceiver. ຂັບ RX CDR PLL.

ຊື່ຜອດ	ທິດທາງ	ກວ້າງ (ບິດ)	ລາຍລະອຽດ
			pll_ref_clk[1] ສາມາດໃຊ້ໄດ້ເມື່ອທ່ານເປີດໃຊ້ງານເທົ່ານັ້ນ ຮັກສາທີ່ບໍ່ໄດ້ໃຊ້ ໝາຍເຫດ: ຊ່ອງທາງການຮັບສັນຍານສໍາລັບ PAM4 ພາລາມິເຕີໃນແບບ E-tile PAM4 ການປ່ຽນແປງ IP.
rx_pin	ປ້ອນຂໍ້ມູນ	ຈໍານວນເລນ	ຕົວຮັບຂໍ້ມູນ SERDES PIN.
tx_pin	ຜົນຜະລິດ	ຈໍານວນເລນ	ສົ່ງຂໍ້ມູນ PIN SERDES.
rx_pin_n	ປ້ອນຂໍ້ມູນ	ຈໍານວນເລນ	ຕົວຮັບຂໍ້ມູນ SERDES PIN. ສັນຍານນີ້ມີຢູ່ໃນຮູບແບບອຸປະກອນ E-tile PAM4 ເທົ່ານັ້ນ.
tx_pin_n	ຜົນຜະລິດ	ຈໍານວນເລນ	ສົ່ງຂໍ້ມູນ PIN SERDES. ສັນຍານນີ້ມີຢູ່ໃນຮູບແບບອຸປະກອນ E-tile PAM4 ເທົ່ານັ້ນ.
mac_clk_pll_ref	ປ້ອນຂໍ້ມູນ	1	ສັນຍານນີ້ຕ້ອງຖືກຂັບເຄື່ອນໂດຍ PLL ແລະຕ້ອງໃຊ້ແຫຼ່ງໂມງດຽວກັນທີ່ຂັບເຄື່ອນ pll_ref_clk. ສັນຍານນີ້ມີຢູ່ໃນຮູບແບບອຸປະກອນ E-tile PAM4 ເທົ່ານັ້ນ.
usr_pb_reset_n	ປ້ອນຂໍ້ມູນ	1	ປັບລະບົບ ໃໝ່.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ສັນຍານການໂຕ້ຕອບ
2.3. ລົງທະບຽນແຜນທີ່
ໝາຍເຫດ:

• ການອອກແບບ Example register address ເລີ່ມຕົ້ນດ້ວຍ 0x20** ໃນຂະນະທີ່ Interlaken IP core register address ເລີ່ມຕົ້ນດ້ວຍ 0x10**.
• ລະຫັດການເຂົ້າເຖິງ: RO—ອ່ານເທົ່ານັ້ນ, ແລະ RW—ອ່ານ/ຂຽນ.
• ລະບົບ console ອ່ານການອອກແບບ example ລົງທະບຽນແລະລາຍງານສະຖານະການທົດສອບໃນຫນ້າຈໍ.

ຕາຕະລາງ 6. ການອອກແບບ Example ລົງທະບຽນແຜນທີ່ສໍາລັບການອອກແບບ Interlaken Example

ຊົດເຊີຍ	ຊື່	ການເຂົ້າເຖິງ	ລາຍລະອຽດ
8'00	ສະຫງວນໄວ້
8'01	ສະຫງວນໄວ້
8'02	ຣີເຊັດ PLL ລະບົບ	RO	ບິດຕໍ່ໄປນີ້ຊີ້ໃຫ້ເຫັນການຮ້ອງຂໍການປັບ PLL ຂອງລະບົບແລະເປີດໃຊ້ມູນຄ່າ: • ບິດ [0] – sys_pll_rst_req • ບິດ [1] – sys_pll_rst_en
8'03	ຈັດຮຽງເລນ RX	RO	ຊີ້ບອກການຈັດຮຽງເລນ RX.
8'04	ລັອກ WORD ແລ້ວ	RO	[NUM_LANES–1:0] – Word (block) ການກໍານົດຂອບເຂດ.

(2) ເມື່ອທ່ານເປີດໃຊ້ການເກັບຮັກສາຊ່ອງຮັບສັນຍານທີ່ບໍ່ໄດ້ໃຊ້ສໍາລັບພາລາມິເຕີ PAM4, ພອດໂມງອ້າງອີງເພີ່ມເຕີມຈະຖືກເພີ່ມເພື່ອຮັກສາຊ່ອງສໍາລອງ PAM4 ທີ່ບໍ່ໄດ້ໃຊ້.

ຊົດເຊີຍ	ຊື່	ການເຂົ້າເຖິງ	ລາຍລະອຽດ
8'05	ລັອກການຊິ້ງຂໍ້ມູນແລ້ວ	RO	[NUM_LANES–1:0] – ການຊິ້ງຂໍ້ມູນເມຕາເຟຣມ.
8ໂມງ06-8ໂມງ09	ການນັບຄວາມຜິດພາດ CRC32	RO	ຊີ້ບອກຈຳນວນຄວາມຜິດພາດ CRC32.
8'h0A	ການນັບຄວາມຜິດພາດ CRC24	RO	ຊີ້ບອກຈຳນວນຄວາມຜິດພາດ CRC24.
8'h0B	ສັນຍານ overflow/Underflow	RO	ບິດຕໍ່ໄປນີ້ຊີ້ບອກ: • ບິດ [3] – TX ສັນຍານ underflow • ບິດ [2] – TX ສັນຍານລົ້ນ • Bit [1] – RX overflow signal
8'h0C	SOP ນັບ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງ SOP.
8'h0D	ນັບ EOP	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງ EOP
8'h0E	ການນັບຄວາມຜິດພາດ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງຄວາມຜິດພາດດັ່ງຕໍ່ໄປນີ້: • ການສູນເສຍການຈັດວາງທາງຍ່າງ • ຄຳສັບຄວບຄຸມທີ່ຜິດກົດໝາຍ • ຮູບແບບການວາງຂອບທີ່ຜິດກົດໝາຍ • ບໍ່ມີຕົວຊີ້ວັດ SOP ຫຼື EOP
8'h0F	send_data_mm_clk	RW	ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ສັນຍານເຄື່ອງກໍາເນີດ.
8'10	ຕົວກວດສອບຄວາມຜິດພາດ		ຊີ້ໃຫ້ເຫັນຂໍ້ຜິດພາດຂອງຕົວກວດສອບ. (ຄວາມ​ຜິດ​ພາດ​ຂໍ້​ມູນ SOP​, ຄວາມ​ຜິດ​ພາດ​ຈໍາ​ນວນ​ຊ່ອງ​, ແລະ​ຂໍ້​ມູນ PLD ຜິດ​ພາດ​)
8'11	ລັອກລະບົບ PLL	RO	Bit [0] ຊີ້ໃຫ້ເຫັນຕົວຊີ້ບອກການລັອກ PLL.
8'14	TX SOP ນັບ	RO	ຊີ້ບອກຈໍານວນຂອງ SOP ທີ່ສ້າງຂຶ້ນໂດຍ packet generator.
8'15	TX EOP ນັບ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນ EOP ທີ່ສ້າງຂຶ້ນໂດຍເຄື່ອງສ້າງແພັກເກັດ.
8'16	ຊຸດຕໍ່ເນື່ອງ	RW	ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ແພັກເກັດຢ່າງຕໍ່ເນື່ອງ.
8'39	ການນັບຄວາມຜິດພາດ ECC	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຄວາມຜິດພາດ ECC.
8'40	ECC ແກ້ໄຂການນັບຄວາມຜິດພາດ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂໍ້ຜິດພາດ ECC ທີ່ຖືກແກ້ໄຂ.

ຕາຕະລາງ 7. ການອອກແບບ Example ລົງທະບຽນແຜນທີ່ສໍາລັບ Interlaken Look-aside Design Example
ໃຊ້ແຜນທີ່ລົງທະບຽນນີ້ເມື່ອທ່ານສ້າງການອອກແບບ example ກັບເປີດໃຊ້ຕົວກໍານົດການຂອງໂຫມດ Interlaken Look-aside ເປີດ.

ຊົດເຊີຍ	ຊື່	ການເຂົ້າເຖິງ	ລາຍລະອຽດ
8'00	ສະຫງວນໄວ້
8'01	ປັບຄືນ ໃໝ່	RO	ຂຽນ 1 ຫາ bit [0] ເພື່ອລຶບ TX ແລະ RX counter ເທົ່າກັບ bit.
8'02	ຣີເຊັດ PLL ລະບົບ	RO	ບິດຕໍ່ໄປນີ້ຊີ້ໃຫ້ເຫັນການຮ້ອງຂໍການປັບ PLL ຂອງລະບົບແລະເປີດໃຊ້ມູນຄ່າ: • ບິດ [0] – sys_pll_rst_req • ບິດ [1] – sys_pll_rst_en
8'03	ຈັດຮຽງເລນ RX	RO	ຊີ້ບອກການຈັດຮຽງເລນ RX.
8'04	ລັອກ WORD ແລ້ວ	RO	[NUM_LANES–1:0] – Word (block) ການກໍານົດຂອບເຂດ.
8'05	ລັອກການຊິ້ງຂໍ້ມູນແລ້ວ	RO	[NUM_LANES–1:0] – ການຊິ້ງຂໍ້ມູນເມຕາເຟຣມ.
8ໂມງ06-8ໂມງ09	ການນັບຄວາມຜິດພາດ CRC32	RO	ຊີ້ບອກຈຳນວນຄວາມຜິດພາດ CRC32.
8'h0A	ການນັບຄວາມຜິດພາດ CRC24	RO	ຊີ້ບອກຈຳນວນຄວາມຜິດພາດ CRC24.

ຊົດເຊີຍ	ຊື່	ການເຂົ້າເຖິງ	ລາຍລະອຽດ
8'h0B	ສະຫງວນໄວ້
8'h0C	SOP ນັບ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງ SOP.
8'h0D	ນັບ EOP	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງ EOP
8'h0E	ການນັບຄວາມຜິດພາດ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງຄວາມຜິດພາດດັ່ງຕໍ່ໄປນີ້: • ການສູນເສຍການຈັດວາງທາງຍ່າງ • ຄຳສັບຄວບຄຸມທີ່ຜິດກົດໝາຍ • ຮູບແບບການວາງຂອບທີ່ຜິດກົດໝາຍ • ບໍ່ມີຕົວຊີ້ວັດ SOP ຫຼື EOP
8'h0F	send_data_mm_clk	RW	ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ສັນຍານເຄື່ອງກໍາເນີດ.
8'10	ຕົວກວດສອບຄວາມຜິດພາດ	RO	ຊີ້ໃຫ້ເຫັນຂໍ້ຜິດພາດຂອງຕົວກວດສອບ. (ຄວາມ​ຜິດ​ພາດ​ຂໍ້​ມູນ SOP​, ຄວາມ​ຜິດ​ພາດ​ຈໍາ​ນວນ​ຊ່ອງ​, ແລະ​ຂໍ້​ມູນ PLD ຜິດ​ພາດ​)
8'11	ລັອກລະບົບ PLL	RO	Bit [0] ຊີ້ໃຫ້ເຫັນຕົວຊີ້ບອກການລັອກ PLL.
8'13	ຈຳນວນ latency	RO	ຊີ້ບອກຈຳນວນການຕອບສະໜອງ.
8'14	TX SOP ນັບ	RO	ຊີ້ບອກຈໍານວນຂອງ SOP ທີ່ສ້າງຂຶ້ນໂດຍ packet generator.
8'15	TX EOP ນັບ	RO	ຊີ້ໃຫ້ເຫັນຈໍານວນ EOP ທີ່ສ້າງຂຶ້ນໂດຍເຄື່ອງສ້າງແພັກເກັດ.
8'16	ຊຸດຕໍ່ເນື່ອງ	RO	ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ແພັກເກັດຢ່າງຕໍ່ເນື່ອງ.
8'17	TX ແລະ RX counter ເທົ່າກັບ	RW	ຊີ້ບອກຕົວນັບ TX ແລະ RX ເທົ່າກັບ.
8'23	ເປີດໃຊ້ການຕອບສະໜອງ	WO	ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ການວັດແທກ latency.
8'24	ການຕອບສະໜອງພ້ອມແລ້ວ	RO	ຊີ້ບອກວ່າການວັດແທກການຕອບສະໜອງແມ່ນພ້ອມແລ້ວ.

Interlaken (ຮຸ່ນທີ 2) Intel Agilex FPGA IP Design Example User Guide Archives

ສໍາລັບສະບັບຫລ້າສຸດແລະທີ່ຜ່ານມາຂອງຄູ່ມືຜູ້ໃຊ້ນີ້, ອ້າງອີງເຖິງ Interlaken (ທີ 2 ຮຸ່ນ) Intel Agilex FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້ ສະບັບ HTML. ເລືອກສະບັບແລະກົດດາວໂຫລດ. ຖ້າ IP ຫຼືເວີຊັນຊອບແວບໍ່ໄດ້ຢູ່ໃນລາຍການ, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບ IP ຫຼືຮຸ່ນຊອບແວທີ່ຜ່ານມາຖືກນໍາໃຊ້.
ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ Interlaken (ຮຸ່ນທີ 2) Intel Agilex FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2022.08.03	21.3	20.0.1	ແກ້ໄຂ OPN ອຸປະກອນສໍາລັບຊຸດພັດທະນາ Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບ QuestaSim simulator. • ຖອນການສະຫນັບສະຫນູນສໍາລັບ NCSim simulator.
2021.02.24	20.4	20.0.1	• ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການຮັກສາຊ່ອງຮັບສັນຍານທີ່ບໍ່ໄດ້ໃຊ້ສໍາລັບ PAM4 ໃນພາກ: Hardware Design Example ອົງ​ປະ​ກອບ. • ເພີ່ມລາຍລະອຽດສັນຍານ pll_ref_clk[1] ໃນພາກ: ສັນຍານການໂຕ້ຕອບ.
2020.12.14	20.4	20.0.0	• ປັບປຸງ sample ການ​ທົດ​ສອບ​ຮາດ​ແວ​ທີ່​ອອກ​ສໍາ​ລັບ​ຮູບ​ແບບ Interlaken ແລະ​ຮູບ​ແບບ Interlaken Look-aside ໃນ​ພາກ​ສ່ວນ​ການ​ທົດ​ສອບ​ການ​ອອກ​ແບບ​ຮາດ​ແວ Exampເລ. • ອັບເດດແຜນທີ່ລົງທະບຽນສໍາລັບ Interlaken Look-aside design example ໃນພາກລົງທະບຽນແຜນທີ່. • ເພີ່ມເງື່ອນໄຂການຜ່ານການທົດສອບຮາດແວທີ່ປະສົບຜົນສໍາເລັດໃນພາກການທົດສອບການອອກແບບຮາດແວ Exampເລ.
2020.10.16	20.2	19.3.0	ຄໍາ​ສັ່ງ​ທີ່​ຖືກ​ແກ້​ໄຂ​ເພື່ອ​ດໍາ​ເນີນ​ການ​ການ​ປັບ​ຕົວ​ປັບ​ຕົວ​ເບື້ອງ​ຕົ້ນ​ໃນ​ດ້ານ RX ໃນ​ການ​ທົດ​ສອບ​ການ​ອອກ​ແບບ​ຮາດ​ແວ Example ພາກ.
2020.06.22	20.2	19.3.0	• ການອອກແບບ example ສາມາດໃຊ້ໄດ້ສໍາລັບ Interlaken Look- aside mode. • ການທົດສອບຮາດແວຂອງການອອກແບບ example ສາມາດໃຊ້ໄດ້ສໍາລັບການປ່ຽນແປງອຸປະກອນ Intel Agilex. • ເພີ່ມຮູບ: ແຜນວາດລະດັບສູງສໍາລັບ Interlaken (ຮຸ່ນທີ 2) ການອອກແບບ Exampເລ. • ປັບປຸງພາກສ່ວນຕໍ່ໄປນີ້: - ຄວາມ​ຕ້ອງ​ການ​ຮາດ​ແວ​ແລະ​ຊອບ​ແວ​ - ໂຄງ​ສ້າງ​ລະ​ບົບ​ • ດັດແກ້ຕົວເລກຕໍ່ໄປນີ້ເພື່ອລວມເອົາການອັບເດດທີ່ກ່ຽວຂ້ອງກັບ Interlaken Look-aside: – ຮູບ: Interlaken (ຮຸ່ນທີ 2) Hardware Design Example ສູງ Level Block Diagram ສໍາລັບ E-tile NRZ Mode variations – ຮູບ: Interlaken (ຮຸ່ນທີ 2) Hardware Design Example High Level Block Diagram ສໍາລັບ E-tile PAM4 Mode variations • ອັບເດດຮູບ: IP Parameter Editor. • ເພີ່ມຂໍ້ມູນກ່ຽວກັບການຕັ້ງຄ່າຄວາມຖີ່ໃນແອັບພລິເຄຊັນຄວບຄຸມໂມງໃນພາກການລວບລວມ ແລະກຳນົດຄ່າການອອກແບບ Example ໃນ Hardware.

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
			• ເພີ່ມຜົນການແລ່ນການທົດສອບສໍາລັບ Interlaken Look- ຂ້າງຄຽງໃນພາກສ່ວນຕໍ່ໄປນີ້: - ຈໍາ​ລອງ​ການ​ອອກ​ແບບ Example Testbench - ການ​ທົດ​ສອບ​ການ​ອອກ​ແບບ Hardware Example • ເພີ່ມສັນຍານໃໝ່ຕໍ່ໄປນີ້ໃນສ່ວນສັນຍານການໂຕ້ຕອບ: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • ເພີ່ມແຜນທີ່ລົງທະບຽນສໍາລັບ Interlaken Look-aside design example ໃນພາກ: ລົງທະບຽນແຜນທີ່.
2019.09.30	19.3	19.2.1	ເອົາ clk100. mgmt_clk ເຮັດໜ້າທີ່ເປັນໂມງອ້າງອີງເຖິງ IO PLL ໃນສິ່ງຕໍ່ໄປນີ້: • ຮູບ: Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram ສໍາລັບ E-tile NRZ Mode variations. • ຮູບ: Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram ສໍາລັບ E-tile PAM4 ການປ່ຽນແປງຮູບແບບ.
2019.07.01	19.2	19.2	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO
9001:2015
ລົງທະບຽນ
Interlaken (ຮຸ່ນທີ 2) Intel® Agilex™ FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

Online Version
ສົ່ງຄຳຕິຊົມ
ID: 683800
UG-20239
ລຸ້ນ: 2022.08.03

ເອກະສານ / ຊັບພະຍາກອນ

intel Interlaken (ຮຸ່ນທີ 2) Agilex FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້