RENESAS ForgeFPGA Software simulasi

Émbaran penting

Simulasi nyaéta téknik pikeun nerapkeun stimulus input anu béda pikeun desain dina waktos anu béda pikeun mariksa naha kodeu RTL ngalaksanakeun jalan anu dituju. Hal ieu dipaké pikeun pariksa ketahanan desain. Simulasi ngamungkinkeun pamaké pikeun view diagram timing tina sinyal patali ngartos kumaha pedaran desain dina rarancang file kalakuanana.

Testbenches mangrupakeun potongan kode anu dipaké pikeun simulasi. A testbench basajan bakal instantiate Unit Dina Test (UUT) jeung drive input. Go Configure software migunakeun Icarus Verilog (iVerilog) sarta GTKWave pikeun niténan bentuk gelombang simulasi jeung stimulus disadiakeun dina testbench.

Dokumén ieu ngajelaskeun léngkah-léngkah anu kedah dilakukeun nalika masang Icarus dina sistem anjeun sareng kumaha ngajalankeun simulasi anu suksés.

Masang Icarus Verilog

a. Pasang versi panganyarna tina Icarus Verilog (IVerilog) ti https://bleyer.org/icarus/
b. Pastikeun pikeun nambahkeun IVerilog kana PATH sarta ngantep éta install GTKWave (Tingali Gambar 1)

c. Buka Go Configure Software tur pilih bagian: SLG47910(Rev BB) pikeun muka Bengkel Forge (tingali Gambar 2).

d. Klik dina Editor FPGA di tengah toolbar di luhur atawa pamaké ogé bisa ganda-klik dina struktur FPGA Core di tengah jandela.

e. Jandéla anyar dibuka disebut Bengkel Forge. Dina tulbar menu di luhur, klik Pilihan → Setélan. Dina kotak dialog Setélan, buka Alat dina tab Setélan Pamaké. Pupus pilihan Paké "kotak lingkungan sistem" pikeun Icarus Verilog sareng GTKWave. Tambahkeun jalur ka Iverilog na GTKWave disimpen dina sistem anjeun kana spasi dibikeun (tingali Gambar 4).

Anjeun sadayana diatur pikeun simulate testbench sarta léngkah di luhur mastikeun yén GTKWave ngajalankeun otomatis nalika simulating a testbench on Go Konpigurasikeun software.

Testbench

Léngkah anu paling penting pikeun suksés ngalaksanakeun sistem naon waé nyaéta pariksa desain sareng fungsionalitasna. Verifying sistem kompléks sanggeus nerapkeun hardware sanes pilihan wijaksana. Éta henteu efektif dina hal artos, waktos, sareng sumber daya. Lantaran kitu, dina kasus FPGA, hiji testbench dipaké pikeun nguji kode sumber Verilog.

Anggap urang boga input nu 11 bit, sarta kami rék nguji alat pikeun sakabéh mungkin nilai kombinasi input ie (211). Kusabab ieu sajumlah ageung kombinasi, mustahil pikeun nguji sacara manual. Dina kasus sapertos kitu, testbenches mangpaat pisan sabab anjeun tiasa nguji desain sacara otomatis pikeun sadaya nilai anu mungkin sareng ku kituna, mastikeun réliabilitas desain tés. Verilog Testbenches dipaké pikeun simulate jeung nganalisis desain tanpa merlukeun sagala alat hardware fisik.

Desain anu diuji, disingkat DUT, mangrupikeun modul sintésis tina fungsionalitas anu urang hoyong uji. Kalayan kecap sanésna, éta mangrupikeun desain sirkuit anu urang hoyong uji. Urang tiasa ngajelaskeun DUT kami nganggo salah sahiji tina tilu gaya modél di Verilog - Tingkat Gerbang, Dataflow, atanapi Paripolah.

A testbench teu bisa disintésis, ku kituna dipaké pikeun tujuan simulasi wungkul. Hal ieu ngamungkinkeun pamaké ngagunakeun rentang pinuh ku Verilog constructs misalna, kecap konci kayaning "pikeun", "$ display" jeung "$ monitor" jsb keur nulis testbenches. A testbench basajan bakal instantiate Unit Under Test (UUT) atawa Device Under Test (DUT) jeung drive inputs.

Ngartos Testbench a

Watesan Timescale dina Testbench

Nalika simulasi, parangkat lunak kedah terang kumaha waktosna ditetepkeun. Unit reureuh ditangtukeun ngagunakeun `timescale diréktif, nu nangtukeun unit waktu jeung precision pikeun modul nu nuturkeun eta. The `timescale mantuan dina nangtukeun naon #1 hartina dina watesan waktu. # dipaké pikeun nangtukeun reureuh pikeun diwanohkeun dina sistem luyu jeung Unit waktu dieusian dina timescale. Jadi, #1 hartina 1 ns reureuh lamun unit_waktu aya dina ns.

Sintaksis:
`skala waktu/ /

time_unit nyaeta jumlah waktu reureuh # 1 ngagambarkeun. Dasar time_precision ngagambarkeun sabaraha titik desimal tina precision ngagunakeun relatif ka unit waktu. (Tingali baris 23 dina Gambar 5)

Urang tiasa nganggo konstruksi skala waktu pikeun ngagunakeun unit waktos anu béda dina desain anu sami. Pangguna kedah émut yén spésifikasi reureuh henteu tiasa disintésis sareng henteu tiasa dirobih kana logika hardware. Fungsi reureuh sagemblengna pikeun tujuan simulasi. $waktos jeung $langsung fungsi sistem mulangkeun waktos ayeuna sareng pormat pelaporan standar tiasa dirobih ku tugas sistem anu sanés $timeformat.

Example: 

`skala waktu 10us/100ns
`skala waktu 1ns/1ps
# 10 reset = 1; // reureuh sinyal ku 10 ns
# 0.49 $ tampilan ( "T =% 0t dina Waktos # 0.49", $ realtime);

Reureuh dieusian nyaeta # 0.49 nu kirang ti satengah waktos Unit. Tapi, katepatan waktuna ditangtukeun janten 1ps sareng ku kituna simulator teu tiasa langkung alit tibatan 1ns anu ngajantenkeun pikeun ngurilingan pernyataan reureuh anu dipasihkeun sareng ngahasilkeun 0ns. Ku kituna, pernyataan ieu gagal nyadiakeun reureuh nanaon.

Log simulasi: 

T = 1 dina Waktos # 0.49

Déklarasi Modul

Déklarasi modul dina sagala testbench teu kawas kode Verilog utama. Dina testbench a, modul dinyatakeun tanpa palabuhan terminal sapanjang kalawan eta. (Tingali baris 25 dina Gambar 5)

Sintaksis: 

modul ;

Déklarasi modul diteruskeun ku netepkeun sinyal input sareng kaluaran anu didefinisikeun sateuacana dina desain utama file.
Kami nganggo dua jinis sinyal pikeun nyetir sareng ngawaskeun sinyal salami simulasi. Reg datatype bakal nahan nilai dugi nilai anyar ditugaskeun ka dinya. Datatype ieu tiasa ditugaskeun nilai ngan dina blok salawasna atanapi awal.
Tipe data kawat sapertos sambungan fisik. Bakal nahan nilai anu disetir ku port, napelkeun pernyataan, atawa reg. tipe data ieu teu bisa dipaké dina awal atawa salawasna blok. Sakur parameter sareng deklarasi integer ogé dilakukeun dina bagian ieu.

Example:
Reg a,b; // input dina kode HDL diartikeun reg di testbench
Kawat y; // sinyal kaluaran dina HDL diartikeun kawat dina testbench

Instansi DUT

Tujuan tina testbench nyaéta pikeun pariksa naha modul DUT kami berpungsi. Lantaran kitu, urang kedah instantiate modul desain urang pikeun nguji modul.

Sintaksis: 

(. (sinyal1), . sinyal1>(sinyal2));

Example:

ALU d0 (.a (a), // sinyal "a" dina ALU kudu disambungkeun ka "a" dina modul ALU_tb
.b(b), // sinyal "b" dina ALU kudu disambungkeun ka "b" dina modul ALU_tb
.c(c)); // sinyal "c" dina ALU kudu disambungkeun ka "c" dina modul ALU_tb

Kami geus instantiated modul DUT ALU kana modul test. Ngaran conto (d0) mangrupikeun pilihan pangguna. Sinyal kalayan titik "." di hareup aranjeunna aya nami pikeun sinyal jero modul ALU, bari kawat atawa reg aranjeunna nyambung ka dina bangku test gigireun sinyal dina kurung (). Disarankeun pikeun kode unggal sambungan port dina garis misah ku kituna sagala pesen kasalahan kompilasi bakal neuleu nunjuk ka nomer garis dimana kasalahan lumangsung. Kusabab sambungan ieu dijieun ku ngaran, urutan nu maranéhna muncul teu relevan.

Instansiasi DUT ogé tiasa dilakukeun pikeun modul dimana modul testbench gaduh nami sinyal anu béda. Pemetaan sinyal anu leres mangrupikeun hal anu penting nalika instan.

Example: 

ALU d0 (.a(A), // sinyal "a" dina ALU kudu disambungkeun ka "A" dina modul ALU_tb
.clk (jam), // sinyal "clk" dina ALU kudu disambungkeun ka "jam" modul ALU_tb
.kaluar(OUT)); // sinyal "kaluar" dina ALU kudu disambungkeun ka "OUT" dina modul ALU_tb

Sok & Blok Awal dina Testbench a

Aya dua blok sequential di Verilog, awal jeung salawasna. Dina blok ieu kami nerapkeun stimulus.

Blok awal

Blok awal anu dieksekusi ngan sakali sareng ditungtungan nalika garis panungtung blok dieksekusi. Stimulus ditulis kana blok awal. (Tingali baris 54-72 dina Gambar 5)

Sintaksis:
..
mimiti mimiti
$dumpfile();
$dumpvars();
..(ngasupkeun stimulus)
tungtung

blok awal dimimitian palaksanaan na di mimiti simulasi dina waktu t = 0. Dimimitian ku garis kahiji antara mimiti jeung tungtung, unggal garis executes ti luhur ka handap nepi ka reureuh hiji ngahontal. Nalika reureuh dihontal, palaksanaan blok ieu ngantosan dugi ka waktos tunda (10-unit waktos) parantos lulus teras nyandak palaksanaan deui.
Pamaké bisa nangtukeun rangsangan maké loop (pikeun, bari, lamun-lain) ogé di jero blok awal ieu tinimbang ngasupkeun sakabéh kombinasi sacara manual.

 

Example:
Mimiti Awal
A = 0; b = 0; // ngamimitian palaksanaan
#10 a = 0; b = 1; // palaksanaan nyaeta di t = 10-unit waktos
#10 a = 1; b = 0; // palaksanaan nyaeta di t = 20-unit waktos
tungtung

Dump Files

Hal séjén anu kudu diémutan nyaéta deklarasi $miceunfiles jeung $dumpvars jero blok awal (tingali garis 55-56 dina Gambar 5). The $miceunfile dipaké pikeun dump parobahan dina nilai net na registers a file nu ngaranna dalil na.

Pikeun example:

$miceunfile(“alu_tb.vcd”);

bakal dump parobahan dina a file ngaranna alu_tb.vcd. Parobahan kacatet dina a file disebut VCD file éta nangtung pikeun dump parobahan nilai. VCD (value change dump) nyimpen sadaya inpormasi ngeunaan parobahan nilai. Urang teu bisa boga leuwih ti hiji $ dumpfile pernyataan dina simulasi Verilog.

The $dumpvars dipaké pikeun nangtukeun variabel mana anu bakal dibuang (dina file disebutkeun ku $ dumpfile). Cara pangbasajanna pikeun ngagunakeun éta tanpa argumen. Sintaksis umum tina $ dumpvars nyaéta

$dumpvars ( <, >);

Urang dasarna bisa nangtukeun mana modul, jeung nu variabel dina modul bakal dumped. Cara pangbasajanna pikeun ngagunakeun ieu nyaéta nyetél tingkat ka 0 sareng nami modul salaku modul luhur (biasana modul testbench luhur).

$dumpvars(0, alu_tb);

Nalika tingkat disetel ka 0, sarta ngan nami modul dieusian, dumps ALL variabel modul nu jeung sakabeh variabel dina ALL modul-tingkat handap instantiated ku modul luhur ieu. Upami aya modul anu henteu diintunkeun ku modul luhur ieu, maka variabelna moal katutupan. Hiji deui, deklarasi $miceunfile kedah sumping sateuacan $ dumpvars atanapi tugas sistem anu sanés anu netepkeun dump. Dump ieu files kudu dinyatakeun saméméh inputs rangsangan sejenna, euweuh nilai bakal disimpen dina dump ieu files.

Sok Blokir

Sabalikna kana pernyataan awal, hiji blok salawasna sababaraha kali executes, sanajan palaksanaan dimimitian dina waktu t = 0. Pikeun ex.ampLe, sinyal jam penting pisan pikeun operasi sirkuit sequential kawas Flip-flops. Perlu disayogikeun terus-terusan. Ku kituna, urang bisa nulis kode pikeun operasi jam dina testbench sakumaha (tingali garis 52 dina Gambar 5):

salawasna
#10 clk = ~clk;
modul tungtung

Pernyataan di luhur bakal dieksekusi sanggeus 10 ns mimitian ti t = 0. Nilai clk bakal meunang inverted sanggeus 10 ns ti nilai saméméhna. Ku kituna, ngahasilkeun sinyal jam 20 ns lebar pulsa. Ku alatan éta, pernyataan ieu ngahasilkeun sinyal frékuénsi 50 MHz. Kadé dicatet yén, initialization tina sinyal dipigawé saméméh block salawasna. Lamun urang teu ngalakukeun bagian initialization, sinyal clk bakal x ti t - 0, sarta sanggeus 10 ns, éta bakal inverted ka x sejen.

Timer Mariksa Testbench

Testbench mariksa diri kalebet pernyataan pikeun mariksa kaayaan ayeuna.

• $pintonan tugas sistem utamana dipaké pikeun nembongkeun pesen debug pikeun ngalacak aliran simulasi

mimiti mimiti
A = 0 ; b = 0; c = 0; #10; // nerapkeun input, antosan
lamun (y! == 1) dimimitian
$ tampilan ( "000 gagal"); //cek
c = 1; #10 ; // nerapkeun input, antosan
tungtung
lain lamun (y! == 0) dimimitian
$ tampilan ("001 gagal") // pariksa
b = 1; c = 0; #10 ; tungtung
lain lamun(y!==0)
$tampilan ("010 gagal"); //cek
tungtung
modul tungtung

$pintonan dipaké pikeun mintonkeun nilai variabel, string, atawa ekspresi. Ti ex di luhurample, iraha wae loop lamun-lain anu wareg, lajeng log simulator bakal nembongkeun na masing-masing $pintonan pernyataan. Aya garis anyar sacara standar di tungtung senar.

$pintonan (“waktu = %t , A = %b, B = %b, C = % b”, $waktos, A, B, C);

Karakter anu disebatkeun dina tanda petik bakal dicitak sakumaha aranjeunna. Hurup sareng % nunjukkeun format string. Urang make %b keur ngagambarkeun data binér. Urang tiasa nganggo %d, %h, %o pikeun ngagambarkeun perpuluhan, héksadesimal, sareng oktal, masing-masing. %g dipaké pikeun nganyatakeun wilangan riil. Ieu bakal diganti ku nilai luar kutipan dina urutan disebutkeun. Pikeun example, pernyataan di luhur bakal dipintonkeun dina log simulasi salaku: waktos = 20, A = 0, B = 1, C = 0

Méja 1. Format Méja Verilog

Arguméntasi	Katerangan
%h, %H	Témbongkeun dina format Hexadecimal
%d, %D	Témbongkeun dina bentuk decimal
%b, %B	Pintonan dina format binér
%m, %M	Témbongkeun ngaran hirarki
%s, %S	Témbongkeun salaku string
%t, %T	Pintonan dina format waktos
%f, %F	Témbongkeun 'nyata' dina format decimal
%e, %E	Témbongkeun 'nyata' dina format eksponensial

$pintonan utamana prints data atawa variabel sakumaha anu kasebut dina éta instan waktu éta kawas printf dina C. Urang kudu nyebut $pintonan keur naon téks urang kudu view dina log simulasi.

• $waktos

$waktos mangrupakeun tugas sistem anu bakal balik waktos ayeuna simulasi.

• $ngawaskeun

$ngawaskeun bakal ngawas data atawa variabel nu eta ditulis tur iraha wae robah variabel, éta bakal nyitak
nilai robah. Éta ngahontal éfék anu sami pikeun nelepon $ tampilan saatos unggal waktos argumen na
diropéa. $ngawaskeun nyaeta kawas tugas anu spawned ngajalankeun di latar tukang thread utama nu ngawas na
mintonkeun parobahan nilai variabel argumen na. $ngawaskeun gaduh sintaksis anu sami sareng $pintonan.

$ngawaskeun(“waktu = %t, A = %b, B = %b, C = % b”, $waktos, A, B, C);

Ti Gambar 7 Anjeun bisa niténan yén garis kode anyar geus ditambahkeun kana timer evaluate testbench nu. Penempatan $pintonan jeung $ngawaskeun pernyataan dina bagian béda tina testbench bakal ngahasilkeun hasil béda (tingali Gambar 8). $waktos disebutkeun dina pernyataan ieu prints waktu nu nilai keur dicitak pikeun. Dina waktos anu sami nyarios unit 170000, urang tiasa ningali kumaha aya bédana dina nilai A sareng B kusabab $pintonan jeung $ngawaskeun pernyataan.

Software GTKWave

GTKWave mangrupikeun gelombang GTK + anu lengkep viewer pikeun Unix, Win32, jeung Mac OSX nu maca LXT, LXT2, VZT, FST, jeung GHW files ogé standar VCD / EVCD files sarta ngidinan maranéhna viewing. Resmi na websitus aya di http://gtkwave.sourceforge.net/ . GTKWave disarankeun viewer ku alat simulasi Icarus Verilog.

Sakali pamaké geus hasil dijieun testbench pikeun nguji fungsionalitas desain, pamaké ayeuna bisa ngagunakeun software GTKWave pikeun view bentuk gelombang.

Pikeun ngajalankeun software GTKWave ka view gelombang, pamaké perlu klik tombol Simulate Testbench dina luhureun toolbar atawa tina ménu utama Alat → Simulasi → Simulate Testbench. Upami teu aya kasalahan sintaksis teras gumantung kana desain, GTKWave kedah diluncurkeun sacara otomatis atanapi hasil stimulus dina testbench bakal ditingalikeun dina bagian Logger dina jandela.

Software GTKWave muka dump format .vcdfile otomatis. Jandéla GTKWave henteu ningalikeun bentuk gelombang nalika dibuka. Ieu masihan pangguna kasempetan pikeun milih sinyal mana anu dipikahoyong view jeung niténan. Pikeun milih sinyal, pamaké perlu nembongkeun, pamaké perlu klik dina ngaran modul maranéhanana / conto di sisi kénca jandela handapeun tab SST. Ku ngaklik + unggal conto, anjeun tiasa ningali sinyal anu aya hubunganana sareng conto éta di bagian handap. Teras anjeun tiasa nyered & ngaleupas sinyal anu dipikahoyong atanapi klik dua kali pikeun dipintonkeun dina jandela Sinyal. Anjeun oge tiasa milih sadayana (CTRL + A) sareng selapkeun kana jandela sinyal (tingali Gambar 9).

Sinyal ayeuna ditambahkeun kana jandela sinyal tapi na acan bisa simulated. Saatos nambahkeun sinyal nu dipikahoyong kana jandela sinyal, klik dina pikeun nyocogkeun sinyal kana lebar ayeuna jandela lajeng ngamuat deui sinyal ti ulang simbol anu aya dina toolbar. Anjeun ayeuna tiasa ningali sinyal sareng nilaina masing-masing.

Nilai Sinyal

Sacara standar, nilai-nilai sinyal aya dina format héksadesimal sareng sadaya gelombang diwarnaan héjo (upami leres jalan).

Pamaké tiasa ngarobih sipat sinyal ieu ku ngaklik katuhu dina sinyal sareng milih Format Data atanapi Format Warna. Pamaké ogé bisa nyelapkeun sinyal kosong pikeun nyieun bagian antara grup sinyal. Nalika anjeun gaduh hasil optik anu dipikahoyong, anjeun tiasa nyimpen konfigurasi anjeun ku jalan File → Tulis Simpen File.

GTKWave Toolbar

toolbar (tingali Gambar 10) ngamungkinkeun pamaké pikeun ngalakukeun fungsi dasar pikeun sinyal. Hayu urang bahas unggal pilihan dina toolbar ti kénca ka katuhu.

1. Pilihan Menu: Dina pilihan ieu urang tiasa view sagala rupa fitur tina software nu bisa dipaké pikeun maénkeun sabudeureun kalawan software nu. Rincian dina pilihan ménu ieu katutupan dina Bagéan 8 pituduh pamaké ieu.
2. Potong ngambah: Hal ieu dipaké pikeun ngahapus / motong sinyal pilih tina jandela sinyal
3. Nyalin Traces: Hal ieu dipaké pikeun nyalin sinyal nu dipilih tina jandela sinyal
4. Nempelkeun ngambah: Tiron / cut renik bisa pasted dina lokasi béda dina jandela sinyal
5. Zoom Fit: Hal ieu dipaké pikeun nyocogkeun sinyal nurutkeun ukuran jandela pamaké milih pikeun mintonkeun
6. Ngazum Asup: Hal ieu dipaké pikeun ngazum dina jandela sinyal
7. Ngazum kaluar: Hal ieu dipaké pikeun zum kaluar jandela sinyal
8. Zum bolaykeun: ieu dipaké pikeun ngabolaykeun zum in / kaluar dina jandela sinyal
9. Zum ka Mimitian: ieu bakal ngazum jandela sinyal, mintonkeun waktu mimiti sinyal.
10. Zum ka Tamat: ieu bakal ngazum jandela sinyal mintonkeun waktu tungtung sinyal
11. Manggihan ujung saméméhna: Ieu shifts spidol ka sisi kénca nunjukkeun ujung saméméhna
12. Manggihan tepi salajengna: Ieu mindahkeun spidol ka katuhu nunjukkeun ujung salajengna
13. Gulung beungkeut handap / luhur: ngagunakeun ieu urang tiasa nyetel pigura waktos nu pamaké hayang nembongkeun. Pikeun exampLe, urang tiasa nyetél pigura waktos ka 0 detik nepi ka 500 ns, éta bakal nembongkeun sinyal dina durasi nu wungkul.
14. Muat deui: Reload dipencet iraha waé aya parobahan kana sinyal anu ditampilkeun. Bakal ngamuat deui sareng nampilkeun sinyal dumasar kana parameter anyar. Pikeun example, sanggeus ngarobah pigura waktu sinyal, urang kudu ngamuat sinyal pikeun nembongkeun sinyal dina pigura waktos set anyar.

Pilihan Menu

Ti belah kénca juru luhur software GTKWave, pamaké bisa ngakses pilihan menu ku ngaklik tilu garis nangtung (tingali Gambar 11). Pangguna tiasa mendakan pilihan di handap ieu dina pilihan Menu:

File

The File submenu ngandung rupa item nu patali jeung ngakses files, ngimpor-ékspor VCD files, nyitak, jeung maca/nulis files sarta exiting.

Édit

Submenu Édit dipaké pikeun ngalakukeun rupa-rupa pungsi utilitas sapertos ngarobah répréséntasi data nilai-nilai dina subwindow gelombang. Nganggo pilihan dina submenu Édit, pangguna tiasa ngarobih format data sinyal, nyusun ulang, mindahkeun, motong, nyorot, sinyal grup, ngomentaran sinyal, ngarobah warna sinyal, jsb.

neangan

Submenu Pilarian dianggo pikeun milarian nami sareng nilai bersih. Eta mantuan pikeun ngalakukeun fungsi dina tingkat hirarki béda tina sinyal jeung instansi dina VCD file.

Waktos

Submenu waktos ngandung superset tina fungsi anu dilakukeun ku Navigasi sareng tombol Panel Status.
Éta ngamungkinkeun saderhana, anu aya hubunganana sareng waktos, fungsi sapertos ngazum, ngalih ka titik waktos anu khusus, mindahkeun sinyal ka arah anu tangtu, jsb.

Pananda

Submenu pananda dipaké pikeun ngalakukeun rupa-rupa manipulasi dina spidol ogé ngadalikeun ngagulung kaluar layar.
Éta ngamungkinkeun fungsionalitas pikeun nambihan seueur spidol dina jandela sinyal. Maksimum 26 ngaran spidol diidinan sarta waktu pikeun sakabéh kudu béda.

a. Pikeun nambahkeun spidol dina jandela sinyal
Kénca klik dina titik diperlukeun dimana anjeun hoyong spidol ditempatkeun terus pencét ALT + N. Ieu bakal nempatkeun hiji spidol ngaranna (A,B,C, jsb) dina titik diperlukeun. Pamaké bisa neruskeun ngalakukeun ieu pikeun 26 lokasi waktu béda.
Pikeun ngabandingkeun nilai waktu dina sagala spidol tempat, Menu → spidol → Témbongkeun Robah Data spidol.
Ieu bakal muka jandela sareng nilai waktos dina unggal Marker. Pamaké tiasa sacara manual nyatet nilai waktos dina unggal spidol anu disimpen sareng ngirangan aranjeunna pikeun ngitung bédana waktos antara 2 spidol.
b. Pikeun miceun Marker dina jandela sinyal

Pamaké tiasa angkat ka Menu → Spidol → Kumpulkeun Named Marker. Ieu bakal ngahapus Marker anu namina terakhir disimpen dina jandela sinyal. Pamaké tiasa ngahapus sadaya spidol anu dingaranan ku jalan ka Menu → Spidol → Kumpulkeun Sadaya Penanda Ngaran (Gambar 12).

Dina Gambar 13, urang tiasa ningali kumaha warna sinyal parantos dirobih. Anjeun tiasa niténan Sinyal Kosong anu ditambahkeun kana jandela sinyal ogé ku koméntar - Sinyal Kosong.
Perhatikeun ogé ayana 6 Named Markers (A - E) jeung compurgation tina nilai waktu antara Markers ieu dina ps.

View

The View submenu dipaké pikeun ngadalikeun sagala rupa atribut kaayaan rendering grafis item status ogé nilai dina sub jandela sinyal. Tina ménu ieu, anjeun tiasa ngarobih jandela sinyal ka Hideung & Bodas atanapi warna ogé. The View submenu ogé ngamungkinkeun anjeun ngarobih Diménsi waktos ti detik (detik) kana ficoseconds (fs). Pamaké tiasa mendakan pilihan ieu View → Skala ka Diménsi Waktu → fs.

Tulung

Submenu pitulung ngandung pilihan pikeun ngaktipkeun pitulung on-line ogé mintonkeun informasi versi program.

kacindekan

Dokumén ieu didamel pikeun ngabantosan pangguna dina hasil simulasi desainna sareng pariksa fungsionalitasna ku ngabenerkeun drafting testbench anu diperyogikeun sareng nganggo Icarus Verilog sareng GTKWave pikeun nampilkeun bentuk gelombang sareng niténan hasilna.

Riwayat révisi

Révisi	titimangsa	Katerangan
1.00	20 Méi 2024	Pelepasan awal.

R19US0011EU0100 Rev.1.0
20 Méi 2024
© 2024 Renesas Electronics

Dokumén / Sumberdaya

RENESAS ForgeFPGA Software simulasi [pdf] Pituduh pamaké REN_r19us0011eu0100, ForgeFPGA Software Simulasi, ForgeFPGA Software, ForgeFPGA, ForgeFPGA Simulasi, Software Simulasi, Simulasi, Software

Rujukan

• Manual pamaké