RENESAS ForgeFPGA Software Simulation
Importante nga Impormasyon
Ang simulation usa ka teknik sa paggamit sa lain-laing input stimulus sa disenyo sa lain-laing mga panahon aron masusi kung ang RTL code naglihok sa gituyo nga paagi. Gigamit kini aron mapamatud-an ang kalig-on sa disenyo. Ang simulation nagtugot sa tiggamit sa view ang timing diagram sa mga may kalabutan nga signal aron masabtan kung giunsa ang paghulagway sa disenyo sa disenyo file naggawi.
Testbenches mga piraso sa code nga gigamit alang sa simulation. Ang usa ka yano nga testbench mag- instantiate sa Unit Under Test (UUT) ug magmaneho sa input. Ang Go Configure software naggamit sa Icarus Verilog (iVerilog) ug GTKWave aron maobserbahan ang mga simulation waveform nga adunay stimulus nga gihatag sa testbench.
Gihubit niini nga dokumento ang mga lakang nga kinahanglan buhaton samtang gi-install ang Icarus sa imong sistema ug kung giunsa pagpadagan ang usa ka malampuson nga simulation.
Pag-instalar sa Icarus Verilog
a. I-install ang pinakabag-o nga bersyon sa Icarus Verilog (IVerilog) gikan sa https://bleyer.org/icarus/
b. Siguruha nga idugang ang IVerilog sa PATH ug i-install ang GTKWave (Tan-awa ang Figure 1)
c. Ablihi ang Go Configure Software ug pilia ang bahin: SLG47910(Rev BB) aron maablihan ang Forge Workshop (tan-awa ang Figure 2).
d. I-klik ang FPGA Editor sa tunga sa toolbar sa ibabaw o ang user mahimo usab nga mag-double click sa FPGA Core nga istruktura sa tunga sa bintana.
e. Usa ka bag-ong bintana ang moabli nga gitawag nga Forge Workshop. Sa menu toolbar sa ibabaw, i-klik ang Options → Settings. Sa Settings dialog box, adto sa Tools ubos sa User Settings tab. I-unselect ang Use “system environment box” para sa Icarus Verilog ug GTKWave. Idugang ang dalan sa Iverilog ug GTKWave nga gitipigan sa imong sistema ngadto sa luna nga gihatag (tan-awa ang Figure 4).
Kamong tanan gipahimutang sa pag-simulate sa usa ka testbench ug ang mga lakang sa ibabaw nagsiguro nga ang GTKWave awtomatik nga maglansad kung mag-simulate sa usa ka testbench sa Go Configure software.
Testbench
Ang labing hinungdanon nga lakang sa malampuson nga pag-implementar sa bisan unsang sistema mao ang pag-verify sa disenyo ug sa pagpaandar niini. Ang pag-verify sa usa ka komplikado nga sistema pagkahuman sa pagpatuman sa hardware dili usa ka maalamon nga pagpili. Kini dili epektibo sa mga termino sa salapi, panahon, ug mga kahinguhaan. Busa, sa kaso sa FPGA, usa ka testbench ang gigamit sa pagsulay sa Verilog source code.
Ibutang ta nga aduna kitay input nga 11 ka bits, ug gusto namong sulayan ang device para sa tanang posibleng input combination values ie (211). Tungod kay kini usa ka dako nga gidaghanon sa mga kombinasyon, imposible nga sulayan kini nga mano-mano. Sa ingon nga mga kaso, ang mga testbenches mapuslanon kaayo tungod kay mahimo nimong sulayan ang disenyo nga awtomatiko alang sa tanan nga posible nga mga kantidad ug busa, kumpirmahi ang pagkakasaligan sa disenyo sa pagsulay. Ang Verilog Testbenches gigamit sa pag-simulate ug pag-analisar sa mga disenyo nga wala magkinahanglan og bisan unsang pisikal nga hardware device.
Ang disenyo nga ubos sa pagsulay, gipamubo nga DUT, usa ka synthesizable nga module sa gamit nga gusto namong sulayan. Sa laing pagkasulti, kini ang disenyo sa sirkito nga gusto namong sulayan. Mahimo natong ihulagway ang atong DUT gamit ang usa sa tulo ka modelo sa estilo sa Verilog - Gate-level, Dataflow, o Behavioral.
Ang usa ka testbench dili ma-synthesize, busa gigamit kini alang sa mga katuyoan sa simulation lamang. Kini nagtugot sa user sa paggamit sa usa ka bug-os nga han-ay sa Verilog constructs eg, mga keyword sama sa "para", "$display" ug "$monitor" ug uban pa para sa pagsulat testbenches. Ang usa ka yano nga testbench mag-instantiate sa Unit Under Test (UUT) o Device Under Test (DUT) ug magmaneho sa mga input.
Pagsabut sa usa ka Testbench
Kahulugan sa Timescale sa Testbench
Kung mag-simulate, kinahanglan mahibal-an sa software kung giunsa ang paghubit sa oras. Ang yunit sa paglangan gitino gamit ang `timescale nga direktiba, nga nagtino sa yunit sa oras ug ang katukma alang sa mga module nga nagsunod niini. Ang `timescale makatabang sa pagtino kung unsa ang kahulugan sa #1 sa termino sa oras. # gigamit sa paghubit sa paglangan nga ipaila sa sistema subay sa yunit sa oras nga gitakda sa timescale. Busa, ang #1 nagpasabot ug 1 ns sa paglangan kung ang time_unit naa sa ns.
Syntax:
`timescale/ /
time_unit mao ang gidugayon sa panahon nga girepresentahan sa pagkalangan sa #1. Ang time_precision base nagrepresentar kung pila ka desimal nga mga punto sa katukma ang gamiton kalabot sa mga yunit sa oras. (Tan-awa ang linya 23 sa Figure 5)
Mahimo natong gamiton ang timescale constructs aron magamit ang lain-laing mga time unit sa samang disenyo. Kinahanglan nga hinumdoman sa tiggamit nga ang mga detalye sa paglangan dili ma-synthesize ug dili mabag-o sa lohika sa hardware. Ang mga function sa paglangan kay para sa simulation purposes. $panahon ug $tinuod nga panahon ang mga function sa sistema mobalik sa kasamtangan nga oras ug ang default nga pormat sa pagtaho mahimong usbon sa lain nga buluhaton sa sistema $timeformat.
Example:
`timescale 10us/100ns
`timescale 1ns/1ps
#10 reset = 1; // naglangan sa signal sa 10 ns
#0.49 $display( “T = %0t sa Oras #0.49”, $realtime) ;
Ang gitakdang paglangan mao ang #0.49 nga ubos pa sa tunga sa yunit sa oras. Bisan pa, ang katukma sa oras gipiho nga 1ps ug busa ang simulator dili mahimong mas gamay kaysa 1ns nga naghimo niini aron malibot ang gihatag nga pahayag sa paglangan ug makahatag 0ns. Busa, kini nga pahayag napakyas sa paghatag ug bisan unsang paglangan.
Log sa Simulation:
T = 1 sa Oras #0.49
Deklarasyon sa Module
Ang deklarasyon sa module sa bisan unsang testbench dili sama sa nag-unang Verilog code. Sa usa ka testbench, ang module gideklarar nga wala’y bisan unsang mga terminal port kauban niini. (Tan-awa ang linya 25 sa Figure 5)
Syntax:
module ;
Ang deklarasyon sa module gisundan pinaagi sa pagtino sa input ug output signal nga gihubit sa sayo pa sa main design file.
Gigamit namo ang duha ka matang sa signal alang sa pagdrayb ug pagmonitor sa mga signal atol sa simulation. Ang reg datatype maghupot sa kantidad hangtod nga adunay usa ka bag-ong kantidad nga gihatag niini. Kini nga tipo sa datos mahimong ma-assign sa usa ka kantidad lamang sa kanunay o inisyal nga bloke.
Ang wire datatype sama sa usa ka pisikal nga koneksyon. Kini maghupot sa bili nga gimaneho sa usa ka pantalan, assign nga pahayag, o reg. Kini nga tipo sa datos dili magamit sa inisyal o kanunay nga block. Ang bisan unsang parameter ug integer nga deklarasyon gihimo usab niini nga seksyon.
Example:
Reg a,b; // ang input sa HDL code gihubit ingon reg sa testbench
Wire y; // output signal sa HDL gihubit nga wire sa testbench
DUT Instantiation
Ang katuyoan sa usa ka testbench mao ang pagsusi kung ang among DUT module naglihok. Busa, kinahanglan natong i-instantiate ang atong design module aron masulayan ang module.
Syntax:
(. (signal1), . signal1>(signal2));
Example:
ALU d0 (.a(a), // signal "a" sa ALU kinahanglan nga konektado sa "a" sa ALU_tb module
.b(b), // signal "b" sa ALU kinahanglan nga konektado sa "b" sa ALU_tb module
.c(c)); // signal "c" sa ALU kinahanglan nga konektado sa "c" sa ALU_tb module
Gi-instantiate namo ang DUT module ALU sa test module. Ang instance name (d0) kay gipili sa user. Ang mga senyales nga adunay panahon nga "." sa ilang atubangan mao ang mga ngalan sa mga signal sulod sa ALU module, samtang ang wire o reg nga ilang gikonektar sa test bench sunod sa signal sa parenthesis (). Girekomenda nga i-code ang matag koneksyon sa pantalan sa usa ka lahi nga linya aron ang bisan unsang mensahe sa sayup sa pag-compile nga husto nga magpunting sa numero sa linya kung diin nahitabo ang sayup. Tungod kay kini nga mga koneksyon gihimo pinaagi sa ngalan, ang pagkasunud-sunod kung diin kini makita wala’y kalabotan.
Ang DUT instantiation mahimo usab nga buhaton alang sa mga module diin ang testbench module adunay lain-laing mga ngalan sa signal. Ang husto nga pagmapa sa mga signal mao ang hinungdanon kung mag-instantiate.
Example:
ALU d0 (.a(A), // signal "a" sa ALU kinahanglan nga konektado sa "A" sa ALU_tb module
.clk(clock), // signal "clk" sa ALU kinahanglan nga konektado sa "clock" ALU_tb module
.gawas(OUT)); // Ang signal nga "out" sa ALU kinahanglan nga konektado sa "OUT" sa ALU_tb module
Kanunay & Inisyal nga Pag-block sa usa ka Testbench
Adunay duha ka sequential blocks sa Verilog, inisyal ug kanunay. Niini nga mga bloke nga atong gipadapat ang stimulus.
Inisyal nga block
Ang inisyal nga bloke nga gipatuman kausa ra ug natapos kung ang katapusan nga linya sa bloke gipatuman. Ang stimulus gisulat sa inisyal nga bloke. (Tan-awa ang linya 54-72 sa Figure 5)
Syntax:
..
inisyal nga pagsugod
$ilabayfile();
$dumpvars();
..(pagsulod sa stimulus)
katapusan
ang inisyal nga bloke magsugod sa pagpatuman niini sa pagsugod sa simulation sa oras nga t = 0. Sugod sa unang linya tali sa pagsugod ug katapusan, ang matag linya mopatuman gikan sa ibabaw ngadto sa ubos hangtod nga maabot ang paglangan. Kung maabot na ang paglangan, ang pagpatuman niini nga bloke maghulat hangtod ang oras sa paglangan (10 ka beses nga mga yunit) molabay ug dayon kuhaon ang pagpatuman pag-usab.
Mahimong ipasabut sa user ang stimuli gamit ang mga loops (alang, samtang, kung-uban pa) ingon man sa sulod niining inisyal nga bloke imbis nga manu-mano ang pagsulod sa tanan nga mga kombinasyon.
Example:
Inisyal nga Pagsugod
A = 0; b = 0; // pagsugod sa pagpatay
#10 a = 0; b = 1; // ang pagpatuman kay sa t = 10-unit nga oras
#10 a = 1; b = 0; // ang pagpatuman kay sa t = 20-unit nga oras
katapusan
Dump Files
Ang laing butang nga hinumduman mao ang deklarasyon sa $ilabayfiles ug $mga dumpvar sulod sa inisyal nga bloke (tan-awa ang linya 55- 56 sa Figure 5). Ang $ilabayfile gigamit sa paglabay sa mga kausaban sa mga bili sa mga pukot ug mga rehistro sa a file nga gitawag nga argumento niini.
Kay example:
$ilabayfile(“alu_tb.vcd”);
ilabay ang mga kausaban sa a file ginganlan og alu_tb.vcd. Ang mga pagbag-o girekord sa a file gitawag ug VCD file nga nagbarug alang sa pagbag-o sa bili dump. Ang VCD (value change dump) nagtipig sa tanang impormasyon bahin sa mga kausaban sa bili. Dili kami adunay labaw sa usa ka $dumpfile mga pahayag sa Verilog simulation.
Ang $mga dumpvar gigamit aron mahibal-an kung unsang mga variable ang ihulog (sa file gihisgotan ni $dumpfile). Ang pinakasimple nga paagi sa paggamit niini mao ang walay bisan unsa nga argumento. Ang kinatibuk-ang syntax sa $dumpvars mao ang
$mga dumpvar ( <, >);
Sa panguna mahimo naton mahibal-an kung unsang mga module, ug kung unsang mga variable sa mga module ang ilabay. Ang pinakasimple nga paagi sa paggamit niini mao ang pagbutang sa lebel ngadto sa 0 ug ang ngalan sa module isip pinakataas nga module (kasagaran ang top testbench module).
$mga dumpvar(0, alu_tb);
Kung ang lebel gibutang sa 0, ug ang ngalan sa module ra ang gitakda, gitangtang niini ang TANAN nga mga variable sa kana nga module ug ang tanan nga mga variable sa TANANG mga module sa ubos nga lebel nga gi-instantiate sa kini nga top module. Kung adunay bisan unsang module nga wala ma-instantiated sa kini nga top module, nan ang variable niini dili masakop. Usa pa ka butang, ang deklarasyon sa $ilabayfile kinahanglan nga moabut sa wala pa ang $dumpvars o bisan unsang ubang mga buluhaton sa sistema nga nagtino sa dump. Kini nga mga dump files kinahanglan nga ipahayag sa wala pa ang stimulus inputs, walay bili nga maluwas niini nga mga dump files.
Kanunay Block
Sukwahi sa mga inisyal nga pahayag, ang kanunay nga block balik-balik nga ipatuman, bisan pa ang pagpatuman magsugod sa oras t = 0. Alang sa exampUg, ang signal sa orasan hinungdanon alang sa operasyon sa sunud-sunod nga mga sirkito sama sa Flip-flops. Kinahanglan nga padayon nga ihatag kini. Busa, mahimo natong isulat ang code alang sa operasyon sa orasan sa usa ka testbench sama sa (tan-awa ang linya 52 sa Figure 5):
kanunay
#10 clk = ~clk;
endmodule
Ang pahayag sa ibabaw mapatuman pagkahuman sa 10 ns sugod sa t = 0. Ang kantidad sa clk mabaliktad pagkahuman sa 10 ns gikan sa miaging kantidad. Sa ingon, paghimo og signal sa orasan nga 20 ns pulse width. Busa, kini nga pahayag nagmugna og usa ka signal sa frequency nga 50 MHz. Mahinungdanon nga timan-an nga, ang pagsugod sa signal gihimo sa wala pa ang kanunay nga block. Kung dili naton buhaton ang bahin sa pagsugod, ang signal sa clk mahimong x gikan sa t - 0, ug pagkahuman sa 10 ns, ibalik kini sa lain nga x.
Pagsusi sa Kaugalingon nga Testbench
Ang usa ka self-checking testbench naglakip sa usa ka pahayag aron masusi ang kasamtangan nga kahimtang.
- $display Ang buluhaton sa sistema kasagaran gigamit aron ipakita ang mga mensahe sa debug aron masubay ang dagan sa simulation
inisyal nga pagsugod
A = 0 ; b = 0 ; c = 0; #10; // gamita ang input, paghulat
kon(y ! == 1) magsugod
$display("000 napakyas"); //susiha
c = 1; #10 ; //apply input, paghulat
katapusan
lain kon ( y ! == 0) magsugod
$display("001 napakyas") // check
b = 1; c = 0; #10 ; katapusan
lain kon(y!==0)
$display (“ 010 napakyas”); //susiha
katapusan
endmodule
$display gigamit alang sa pagpakita sa mga bili sa mga baryable, mga kuwerdas, o mga ekspresyon. Gikan sa ibabaw nga example, sa matag higayon nga ang bisan unsa sa kon-lain nga loop matagbaw, nan ang simulator log magpakita sa iyang tagsa-tagsa nga $display pahayag. Adunay usa ka bag-ong linya pinaagi sa default sa katapusan sa mga kuwerdas.
$display (“oras = %t , A = %b, B = %b, C = % b”, $panahon, A, B, C);
Ang mga karakter nga gihisgutan sa mga kinutlo i-imprinta ingon nga sila. Ang letra uban sa % nagpasabot sa string format. Gigamit namo ang %b sa pagrepresentar sa binary nga datos. Mahimo natong gamiton ang %d, %h, %o alang sa pagrepresentar sa decimal, hexadecimal, ug octal, matag usa. Ang %g gigamit sa pagpahayag sa tinuod nga mga numero. Kini pulihan sa mga kantidad sa gawas sa kinutlo sa han-ay nga gihisgutan. Kay example, ang pahayag sa ibabaw ipakita sa simulation log ingon: oras = 20, A = 0, B = 1, C = 0
Lamesa 1. Mga Format sa Verilog Table
| Pangatarungan | Deskripsyon |
| %h, %H | Ipakita sa Hexadecimal nga pormat |
| %d, %D | Ipakita sa decimal nga porma |
| %b, %B | Ipakita sa binary nga pormat |
| %m, %M | Ipakita ang hierarchical nga ngalan |
| %s, %S | Ipakita isip hilo |
| %t, %T | Ipakita sa format sa oras |
| %f, %F | Ipakita ang 'tinuod' sa desimal nga pormat |
| %e, %E | Ipakita ang 'tinuod' sa usa ka exponential nga pormat |
$display nag-una sa pag-imprenta sa datos o baryable ingon nga kini sa dayon nga panahon sama sa printf sa C. Kinahanglan natong hisgutan ang $display para sa bisan unsa nga text naa mi view sa simulation log.
- $panahon
$panahon mao ang usa ka sistema nga buluhaton nga mobalik sa kasamtangan nga panahon sa simulation.
- $monitor
$monitor mag-monitor sa datos o variable diin kini gisulat ug sa matag higayon nga mausab ang variable, kini mag-imprinta
ang nabag-o nga bili. Nakab-ot niini ang parehas nga epekto sa pagtawag sa $display pagkahuman sa matag higayon nga makuha ang bisan unsang mga argumento niini
updated. $monitor sama sa usa ka buluhaton nga gipatungha aron modagan sa background sa panguna nga hilo nga nag-monitor ug
Nagpakita sa mga pagbag-o sa bili sa mga variable nga argumento niini. $monitor adunay parehas nga syntax sa $display.
$monitor(“oras = %t, A = %b, B = %b, C = % b”, $panahon, A, B, C);
Gikan sa Figure 7 imong maobserbahan nga ang mga bag-ong linya sa mga code gidugang aron sa pagtimbang-timbang sa kaugalingon sa testbench. Ang pagbutang sa $display ug $monitor Ang mga pahayag sa lain-laing mga seksyon sa testbench mohatag og lain-laing mga resulta (tan-awa ang Figure 8). $panahon nga gihisgotan niini nga mga pahayag nag-imprinta sa panahon diin ang bili kay giimprinta. Sa samang higayon ang yunit nag-ingon nga 170000, atong makita kung unsa ang kalainan sa bili alang sa A ug B tungod sa $display ug $monitor mga pahayag.
GTKWave Software
Ang GTKWave usa ka bug-os nga gipakita nga GTK+ wave viewer para sa Unix, Win32, ug Mac OSX nga mabasa LXT, LXT2, VZT, FST, ug GHW files ingon man sa standard nga VCD/EVCD files ug nagtugot sa ilang viewing. Opisyal niini webnaa ang site sa http://gtkwave.sourceforge.net/ . GTKWave ang girekomendar viewer pinaagi sa Icarus Verilog simulation tool.
Sa higayon nga ang user malamposong nakamugna ug testbench aron sulayan ang gamit sa disenyo, ang user makagamit na sa GTKWave software aron view ang mga waveform.
Aron ilunsad ang GTKWave software sa view ang mga waveform, ang user kinahanglan nga i-klik ang Simulate Testbench button sa ibabaw sa toolbar o gikan sa main menu Tools→ Simulation→ Simulate Testbench. Kung walay mga sayup sa syntax unya depende sa disenyo, ang GTKWave kinahanglan nga awtomatikong ilunsad o ang mga resulta sa stimuli sa testbench ipakita sa Logger nga seksyon sa bintana.
Ang GTKWave software nag-abli sa .vcd format dumpfile awtomatiko. Ang GTKWave nga bintana wala magpakita sa waveform kung kini moabli. Naghatag kini sa tiggamit og higayon sa pagpili kung unsang mga signal ang gusto niini view ug obserbahan. Aron mapili ang signal, kinahanglan nga ipakita sa user, kinahanglan nga i-klik sa user ang ngalan sa ilang module/instance sa wala nga bahin sa bintana sa ilawom sa tab nga SST. Pinaagi sa pag-klik sa + sa matag higayon, imong makita ang mga senyales nga may kalabutan sa maong higayon sa ubos nga seksyon. Dayon mahimo nimong i-drag ug ihulog ang gusto nga signal o i-double click kini aron ipakita sa bintana sa Signals. Mahimo usab nimo nga pilion ang tanan (CTRL + A) ug ibutang kini sa bintana sa signal (tan-awa ang Figure 9).
Ang mga signal gidugang na sa signal window apan wala pa kini ma-simulate. Pagkahuman idugang ang gusto nga mga signal sa bintana sa signal, pag-klik sa
aron mohaum sa mga signal sa kasamtangan nga gilapdon sa bintana ug dayon i-reload ang mga signal gikan sa reload
simbolo nga anaa sa toolbar. Makita na nimo ang mga signal sa ilang tagsa-tagsa nga mga kantidad.
Mga Bili sa Signal
Sa kasagaran, ang mga bili sa mga signal anaa sa hexadecimal nga pormat ug ang tanang mga balud gikoloran og berde (kung husto ang pagdagan).
Mahimong usbon sa user ang mga kabtangan niini nga signal pinaagi sa pag-right-click sa signal ug pagpili sa Format sa Data o Format sa Kolor. Ang user mahimo usab nga magsal-ot og blangko nga signal aron makahimo og mga seksyon tali sa grupo sa mga signal. Kung naa nimo ang gitinguha nga optical nga resulta, mahimo nimong i-save ang imong mga pag-configure pinaagi sa pag-adto File → Isulat ang Save File.
GTKWave Toolbar
Ang toolbar (tan-awa ang Figure 10) nagtugot sa tiggamit sa paghimo sa mga batakang gimbuhaton alang sa signal. Hisgutan nato ang matag opsyon sa toolbar gikan sa wala ngadto sa tuo.
- Mga Opsyon sa Menu: Ubos niini nga opsyon mahimo nato view ang tanan nga lain-laing mga bahin sa software nga mahimong gamiton sa pagdula sa palibot sa software. Ang mga detalye ubos niini nga opsyon sa menu nasakup ubos sa Seksyon 8 niini nga giya sa tiggamit.
- Guntinga ang mga Pagsubay: Gigamit kini sa pagtangtang/pagputol sa pinili nga signal gikan sa signal window
- Kopyaha ang mga Pagsubay: Kini gigamit sa pagkopya sa pinili nga signal gikan sa signal bintana
- Idikit ang mga Pagsubay: Ang gikopya/giputol nga trace mahimong i-paste sa laing lokasyon sa signal window
- Pag-zoom Fit: Gigamit kini aron mohaum sa mga signal sumala sa gidak-on sa bintana nga gipili sa user nga ipakita
- Pag-zoom In: Gigamit kini sa pag-zoom sa signal window
- Pag-zoom Out: Gigamit kini sa pag-zoom out sa signal window
- Pag-zoom Undo: gigamit kini sa pag-undo sa zoom in/out sa signal window
- Pag-zoom sa pagsugod: kini mag-zoom sa signal window, nga magpakita sa oras sa pagsugod sa mga signal.
- Pag-zoom hangtod sa Katapusan: kini mag-zoom sa signal window nga nagpakita sa oras sa pagtapos sa mga signal
- Pangitaa ang nauna nga kilid: Gibalhin niini ang marker sa wala nga bahin nga nagpaila sa miaging ngilit
- Pangitaa ang sunod nga kilid: Gibalhin niini ang marker ngadto sa tuo nga nagpakita sa sunod nga ngilit
- Pag-scroll sa ubos/ibabaw nga bugkos: gamit kini mahimo natong itakda ang time frame diin gusto ipakita sa user. Kay exampUg, mahimo natong itakda ang time frame sa 0 sec to 500 ns, kini magpakita sa mga signal ubos lamang sa gidugayon.
- I-reload: Ang pag-reload gipugos sa matag higayon nga adunay pagbag-o sa gipakita nga signal. Kini i-reload ug ipakita ang signal sumala sa bag-ong mga parameter. Kay example, human sa pagbag-o sa time frame sa signal, kinahanglan natong i-reload ang signal aron ipakita ang signal sa bag-ong set time frame.
Mga Opsyon sa Menu
Gikan sa wala nga taas nga suok sa software sa GTKWave, ang user maka-access sa mga opsyon sa menu pinaagi sa pag-klik sa tulo ka bertikal nga linya (tan-awa ang Figure 11). Makita sa user ang mosunod nga mga opsyon ubos sa mga opsyon sa Menu:
File
Ang File Ang submenu adunay lainlaing mga butang nga may kalabotan sa pag-access files, importing-exporting VCD files, pag-imprinta, ug pagbasa/pagsulat files ug paggawas.
Edit
Ang Edit submenu gigamit sa pagbuhat sa lain-laing mga utility function sama sa pag-usab sa data representasyon sa mga bili sa wave subwindow. Gamit ang mga opsyon ubos sa Edit submenu, ang user mahimong mag-usab sa format sa data sa mga signal, mag-usab niini, magbalhin kanila, mag-trim niini, mag-highlight niini, mag-grupo nga signal, magkomento sa mga signal, mag-usab sa kolor sa mga signal, ug uban pa.
Pangita
Ang Search submenu gigamit sa paghimo sa pagpangita sa net nga mga ngalan ug mga kantidad. Makatabang kini sa paghimo sa mga gimbuhaton sa lainlaing lebel sa hierarchy sa mga signal ug mga higayon sa VCD file.
Panahon
Ang submenu sa oras adunay usa ka superset sa mga gimbuhaton nga gihimo sa mga Navigations ug mga buton sa Status Panel.
Gitugotan niini ang yano, may kalabutan sa oras, mga gimbuhaton sama sa pag-zoom, pagbalhin sa usa ka partikular nga punto sa oras, pagbalhin sa signal sa usa ka piho nga direksyon, ug uban pa.
Marker
Ang submenu sa marker gigamit sa paghimo sa lain-laing mga manipulasyon sa marker ingon man sa pagkontrolar sa scrolling offscreen.
Gitugotan niini ang pagpaandar sa pagdugang daghang mga marka sa bintana sa signal. Ang labing taas nga 26 nga mga marka sa ngalan ang gitugotan ug ang mga oras alang sa tanan kinahanglan nga lahi.
a. Aron idugang ang mga Marker sa signal window
Pag-klik sa wala sa gikinahanglan nga punto diin gusto nimo nga ibutang ang Marker ug pindota ang ALT + N. Kini magbutang sa usa ka ginganlan nga marker (A,B,C, ug uban pa) sa gikinahanglan nga punto. Ang user mahimong magpadayon sa pagbuhat niini alang sa 26 ka lainlaing mga lokasyon sa oras.
Aron itandi ang kantidad sa oras sa tanan nga mga marka sa lugar, Menu → Mga Marker → Ipakita ang Data sa Pagbag-o sa Marker.
Kini magbukas sa usa ka bintana nga adunay kantidad sa oras sa matag Marker. Ang user mahimong mano-mano nga mamatikdan ang kantidad sa oras sa matag marka nga gibutang ug ibawas kini aron makalkulo ang kalainan sa oras tali sa 2 nga mga marka.
b. Aron kuhaon ang Marker sa signal window
Makaadto ang user sa Menu → Mga Marker → Kolekta ang Ginganlan nga Marker. Kini magtangtang sa katapusang ginganlan nga Marker nga gibutang sa signal window. Mahimong tangtangon sa user ang tanang ginganlan nga Marker pinaagi sa pag-adto sa Menu → Markers → Collect All Named Marker (Figure 12).
Sa Figure 13, atong makita kung giunsa ang pagbag-o sa mga kolor sa signal. Mahimo nimong maobserbahan ang usa ka Blank Signal nga gidugang sa window sa signal ingon man usa ka komento - Blank Signal.
Matikdi usab ang presensya sa 6 Ginganlan nga mga Marker (A - E) ug ang pagkomparar sa bili sa oras tali niini nga mga Marker sa ps.
View
Ang View Ang submenu gigamit sa pagkontrolar sa nagkalain-laing mga hiyas nga may kalabotan sa graphical nga paghubad sa mga butang sa status ingon man sa mga bili sa signal sub window. Gikan niini nga menu, mahimo nimong i-convert ang signal window ngadto sa Black & White o kolor usab. Ang View Ang submenu makapahimo usab kanimo sa pag-usab sa oras nga Dimensyon gikan sa mga segundo (seg) ngadto sa ficoseconds (fs). Ang user makakaplag niini nga opsyon View → Scale ngadto sa Time Dimension → fs.
Tabang
Ang tabang submenu adunay mga kapilian alang sa pagpagana sa on-line nga tabang ingon man sa pagpakita sa impormasyon sa bersyon sa programa.
Panapos
Kini nga dokumento gimugna aron sa pagtabang sa tiggamit sa malampuson nga pag-simulate sa ilang disenyo ug pagmatuod sa gamit pinaagi sa pagkorihir sa pag-draft sa gikinahanglan nga testbench ug paggamit sa Icarus Verilog uban sa GTKWave aron ipakita ang mga waveform ug maobserbahan ang mga resulta.
Kasaysayan sa Pagbag-o
| Rebisyon | Petsa | Deskripsyon |
| 1.00 | Mayo 20, 2024 | Inisyal nga pagpagawas. |
R19US0011EU0100 Rev.1.0
Mayo 20, 2024
© 2024 Renesas Electronics
Mga Dokumento / Mga Kapanguhaan
 |
RENESAS ForgeFPGA Software Simulation [pdf] Giya sa Gumagamit REN_r19us0011eu0100, ForgeFPGA Software Simulation, ForgeFPGA Software, ForgeFPGA, ForgeFPGA Simulation, Software Simulation, Simulation, Software |