RENESAS ForgeFPGA Software Simulation

Informazione impurtante

A simulazione hè una tecnica di applicà diversi stimuli di input à u disignu in i tempi diffirenti per verificà se u codice RTL si cumporta in u modu previstu. Hè adupratu per verificà a robustezza di u disignu. A simulazione permette à l'utilizatore view u diagramma di timing di i signali rilativi per capiscenu cumu a descrizzione di u disignu in u disignu file si cumporta.

Testbenches sò pezzi di codice chì sò usati per a simulazione. Un bancu di prova simplice istanziarà l'unità in prova (UUT) è guida l'input. U software Go Configure usa Icarus Verilog (iVerilog) è GTKWave per osservà e forme d'onda di simulazione cù u stimulu furnitu in u testbench.

Stu ducumentu descrive i passi chì deve esse pigliatu mentre stallà Icarus in u vostru sistema è cumu fà una simulazione di successu.

Installazione di Icarus Verilog

a. Installa l'ultima versione di Icarus Verilog (IVerilog) da https://bleyer.org/icarus/
b. Assicuratevi di aghjunghje IVerilog à u PATH è lasciate installà GTKWave (Vede a Figura 1)

c. Aprite u Software Go Configure è selezziunate a parte: SLG47910 (Rev BB) per apre u Forge Workshop (vede a Figura 2).

d. Cliccate nantu à l'Editor FPGA à mezu à a barra di strumenti in cima o l'utilizatore pò ancu cliccà doppiu nantu à a struttura FPGA Core in u mità di a finestra.

e. Si apre una nova finestra chjamata Forge Workshop. In a barra di strumenti di menu in cima, cliccate nantu à Opzioni → Configurazione. In a finestra di dialogu Settings, andate à Tools sottu u User Settings tab. Unselect the Use "System Environment box" sia per Icarus Verilog sia per GTKWave. Aghjunghjite a strada à Iverilog è GTKWave salvate in u vostru sistema in u spaziu datu (vede Figura 4).

Sò tutti disposti per simulà un testbench è i passi sopra assicuranu chì u GTKWave lancia automaticamente quandu simula un testbench in u software Go Configure.

banc d'essai

U passu più cruciale per implementà cù successu qualsiasi sistema hè di verificà u disignu è a so funziunalità. Verificà un sistema cumplessu dopu l'implementazione di u hardware ùn hè micca una scelta sàvia. Hè inefficace in termini di soldi, tempu è risorse. Dunque, in u casu di FPGA, un testbench hè utilizatu per pruvà u codice fonte Verilog.

Eppo supponi chì avemu un input chì hè di 11 bits, è vulemu pruvà u dispusitivu per tutti i pussibuli valori di cumminazzioni di input ie (211). Siccomu questu hè un gran numaru di cumminazzioni, hè impussibile di pruvà manualmente. In questi casi, i testbenches sò assai utili perchè pudete pruvà u disignu automaticamente per tutti i valori pussibuli è dunque cunfirmà l'affidabilità di u disignu di prova. Verilog Testbenches sò usati per simulà è analizà i disinni senza avè bisognu di qualsiasi dispositivu fisicu hardware.

Un disignu in prova, abbreviatu cum'è DUT, hè un modulu sintetizzabile di e funziunalità chì vulemu pruvà. In altre parolle, hè u disignu di u circuitu chì vulemu pruvà. Pudemu descriverà u nostru DUT utilizendu unu di i trè stili di mudellu in Verilog - Livellu di Gate, Dataflow, o Behavioral.

Un testbench ùn hè micca sintetizatu, per quessa hè adupratu solu per scopi di simulazione. Questu permette à l'utilizatori di utilizà una gamma completa di custruzzioni di Verilog, per esempiu, parole chjave cum'è "for", "$display" è "$monitor" etc. per scrive testbenches. Un banc d'essai simple instanciera l'Unité en cours de test (UUT) ou le Dispositif en test (DUT) et les entrées d'entraînement.

Capisce un Testbench

Definizione di l'scala di tempu in Testbench

Quandu simulate, u software hà bisognu di sapè cumu u tempu hè statu definitu. L'unità di ritardu hè specificatu cù a direttiva `timescale, chì specifica l'unità di tempu è a precisione per i moduli chì seguitanu. U `scala di tempu aiuta à determinà ciò chì significa #1 in termini di tempu. # hè utilizatu per definisce u ritardu chì deve esse introduttu in u sistema in cunfurmità cù l'unità di tempu specificata in scala di tempu. Dunque, #1 significa 1 ns di ritardu se u time_unit hè in ns.

sintassi:
`scala di tempu / /

time_unit hè a quantità di tempu chì un ritardu di #1 rapprisenta. A basa di time_precision rapprisenta quanti punti decimali di precisione à utilizà relative à l'unità di tempu. (Vede a linea 23 in a Figura 5)

Pudemu aduprà e custruzzioni di u tempu per utilizà diverse unità di tempu in u stessu disignu. L'utilizatore hà bisognu di ricurdà chì e specificazioni di ritardu ùn sò micca sintetizzabili è ùn ponu micca esse cunvertiti in logica hardware. E funzioni di ritardu sò interamente per scopi di simulazione. $tempu è $tempu reale e funzioni di u sistema tornanu l'ora attuale è u formatu di rapportu predeterminatu pò esse cambiatu cù un altru compitu di u sistema $timeformat .

ExampLe: 

Scala di tempu 10us/100ns
Scala di tempu 1ns/1ps
# 10 reset = 1; // ritarda u signale di 10 ns
#0.49 $display( "T = %0t à Time #0.49", $realtime) ;

U ritardu specificatu hè # 0.49 chì hè menu di a mità di una unità di tempu. Tuttavia, a precisione di u tempu hè specificatu per esse 1ps è dunque u simulatore ùn pò micca esse più chjucu di 1ns, chì face per arrotonda a dichjarazione di ritardu data è rende 0ns. Dunque, sta dichjarazione ùn riesce à furnisce alcun ritardu.

Log di simulazione: 

T = 1 à Time #0.49

Dichjarazione di Modulu

A dichjarazione di u modulu in ogni testbench hè sfarente di u codice Verilog principale. In un testbench, u modulu hè dichjaratu senza porti di terminale cù ellu. (Vede a linea 25 in a Figura 5)

sintassi: 

modulu ;

A dichjarazione di u modulu hè seguita da a definizione di i signali di input è output definiti prima in u disignu principale file.
Utilizemu dui tipi di signali per guidà è monitorà i segnali durante a simulazione. U reg datatype mantene u valore finu à chì un novu valore hè assignatu. Stu tipu di dati pò esse attribuitu un valore solu in bloccu sempre o iniziale.
U tipu di dati di filu hè cum'è quellu di una cunnessione fisica. Mantenerà u valore chì hè guidatu da un portu, assignate dichjarazione, o reg. Stu tipu di dati ùn pò micca esse usatu in u bloccu iniziale o sempre. Ogni paràmetru è dichjarazione integer sò ancu fatti in questa sezione.

ExampLe:
Reg a, b; // l'input in u codice HDL hè definitu cum'è reg in testbench
filu y; // U signale di output in HDL hè definitu cum'è filu in testbench

Instanciazione DUT

U scopu di un testbench hè di verificà se u nostru modulu DUT funziona. Dunque, avemu bisognu di istanzià u nostru modulu di cuncepimentu per testà u modulu.

sintassi: 

(. (signale 1), . signal1>(signale2));

ExampLe:

ALU d0 (.a(a), // signal "a" in ALU deve esse cunnessu à "a" in u modulu ALU_tb
.b(b), // signal "b" in ALU deve esse cunnessu à "b" in u modulu ALU_tb
.c(c)) ;// u signale "c" in ALU deve esse cunnessu à "c" in u modulu ALU_tb

Avemu instanziatu u modulu DUT ALU à u modulu di teste. U nome di l'istanza (d0) hè a scelta di l'utilizatori. I signali cù un periodu "." davanti à elli sò i nomi per i signali in u modulu ALU, mentri u filu o reg chì si cunnetta in u bancu di prova hè vicinu à u signale in parentesi (). Hè ricumandemu di codificà ogni cunnessione portu in una linea separata per chì ogni missaghju d'errore di compilazione indicà currettamente à u numeru di linea induve l'errore hè accadutu. Perchè sti ligami sò fatti per nome, l'ordine in quale appariscenu hè irrilevante.

L'istanciazione DUT pò ancu esse fatta per i moduli induve u modulu di testbench hà diversi nomi di signali. U mapping currettu di i signali hè ciò chì hè impurtante quandu instantiating.

Example: 

ALU d0 (.a(A), // signal "a" in ALU deve esse cunnessu à "A" in u modulu ALU_tb
.clk (clock), // signal "clk" in ALU deve esse cunnessu à u modulu "clock" ALU_tb
.out(OUT)) ; // signal "out" in ALU deve esse cunnessu à "OUT" in u modulu ALU_tb

Sempre è Bloccu Iniziale in un Testbench

Ci sò dui blocchi sequenziali in Verilog, iniziale è sempre. Hè in questi blocchi chì applichemu u stimulu.

Bloccu iniziale

U bloccu iniziale chì hè eseguitu solu una volta è terminatu quandu l'ultima linea di u bloccu hè eseguita. U stimulus hè scrittu in u bloccu iniziale. (Vede a linea 54-72 in a Figura 5)

sintassi:
..
principiu iniziale
$dumpfile();
$dumpvars();
..(entre stimulus)
fine

u bloccu iniziale principia a so esicuzzioni à l'iniziu di a simulazione à u tempu t = 0. Accuminciandu cù a prima linea trà u principiu è a fine, ogni linea eseguisce da cima à fondu finu à un ritardu. Quandu u ritardu hè ghjuntu, l'esekzione di stu bloccu aspetta finu à chì u tempu di ritardu (unità di 10 tempu) hè passatu è poi ripiglià l'esekzione.
User pò definisce stimuli utilizendu loops (for, while, if-else) ancu ind'è stu bloccu iniziale invece di entre in tutte e cumminazzioni manualmente.

 

Example:
Principiu iniziale
A = 0; b = 0; // principià l'esecuzione
#10 a = 0; b = 1; // l'esecuzione hè à t = 10 unità di tempu
#10 a = 1; b = 0; // l'esecuzione hè à t = 20 unità di tempu
fine

Dump Files

Un'altra cosa da tene in mente hè a dichjarazione di $dumpfiles è $dumpvars in u bloccu iniziale (vede a linea 55-56 in Figura 5). U $dumpfile hè utilizatu per dump i cambiamenti in i valori di rete è registri in a file chì hè chjamatu cum'è u so argumentu.

Per esampLe:

$dumpfile("alu_tb.vcd");

dump i cambiamenti in a file chjamatu alu_tb.vcd. I cambiamenti sò registrati in a file chjamatu VCD file chì significa u dump di cambiamentu di valore. Un VCD (value change dump) guarda tutte l'infurmazioni nantu à i cambiamenti di valore. Ùn pudemu micca avè più di un $dumpfile dichjarazioni in a simulazione Verilog.

U $dumpvars hè utilizatu per specificà quali variabili sò da esse scaricati (in u file mintuatu da $dumpfile). U modu più sèmplice per aduprà hè senza alcunu argumentu. A sintassi generale di i $dumpvars hè

$dumpvars ( <, >);

Bastamente pudemu specificà quali moduli, è quali variabili in i moduli saranu scaricati. U modu più simplice per aduprà questu hè di stabilisce u livellu à 0 è u nome di u modulu cum'è u modulu superiore (tipicamente u modulu di testbench superiore).

$dumpvars(0, alu_tb);

Quandu u nivellu hè stabilitu à 0, è solu u nome di u modulu hè specificatu, scarica TUTTE e variàbili di quellu modulu è tutte e variàbili in TUTTI i moduli di livellu più bassu instanziati da stu modulu superiore. Se un modulu ùn hè micca instanziatu da stu modulu superiore, allora a so variabile ùn serà micca coperta. Una cosa più, a dichjarazione di $dumpfile deve vene prima di $dumpvars o qualsiasi altra attività di u sistema chì specifica u dump. Questi dump files deve esse dichjaratu prima di l'inputs di stimulus altru, nisun valore serà salvatu in questi dump files.

Bloccà sempre

Cuntrariu di l'affirmazioni iniziali, un bloccu sempre eseguitu ripetutamente, ancu s'ellu l'esekzione principia à u tempu t = 0. Per ex.ample, u signale clock hè essenziale per u funziunamentu di circuiti sequential cum'è Flip-flops. Hè bisognu à esse furnitu continuamente. Dunque, pudemu scrive u codice per u funziunamentu di u clock in un testbench cum'è (vede a linea 52 in a Figura 5):

sempre
#10 clk = ~clk;
modulu finale

A dichjarazione di sopra hè eseguita dopu à 10 ns à partesi da t = 0. U valore di u clk serà invertitu dopu à 10 ns da u valore precedente. Cusì, generà un signalu di clock di 20 ns larghezza di impulsu. Dunque, sta dichjarazione genera un signalu di frequenza 50 MHz. Hè impurtante à nutà chì, l 'inizializazione di u signale hè fattu prima di u sempre bluccatu. Se ùn facemu micca a parte di inizializazione, u signale clk serà x da t - 0, è dopu à 10 ns, serà invertitu à un altru x.

Banc d'essai d'auto-vérification

Un testbench di autocontrollu include una dichjarazione per verificà u statu attuale.

• $visualizazione compitu sistemu sò principarmenti usatu pi vede missaghji debug à seguità u flussu di simulation

principiu iniziale
A = 0 ; b = 0; c = 0; # 10; // applica input, aspetta
se (y ! == 1) principia
$display( "000 fiascatu"); // cuntrolla
c = 1; #10; //applicà input, aspetta
fine
altrimenti si ( y ! == 0) cumincianu
$display ("001 fiascatu") // verificate
b = 1; c = 0; #10; fine
altru si (y!==0)
$display (" 010 hà fiascatu "); // cuntrolla
fine
modulu finale

$visualizazione hè utilizatu per vede i valori di variàbili, stringhe o espressioni. Da quì sopra example, ogni volta chì qualcunu di u ciclu if-else hè soddisfatu, allora u logu di u simulatore mostrarà i so rispettivi $visualizazione dichjarazione. Ci hè una nova linea per difettu à a fine di e corde.

$visualizazione ("tempu = %t , A = %b, B = %b, C = % b", $tempu, A, B, C);

I caratteri citati in e virgulette seranu stampati cumu sò. A lettera cù % denota u formatu di stringa. Utilizemu %b per rapprisintà dati binari. Pudemu aduprà %d, %h, %o per rapprisintà decimali, esadecimale è ottale, rispettivamente. U %g hè usatu per spressione numeri reali. Quessi seranu rimpiazzati cù i valori fora di a quotazione in l'ordine mintuatu. Per esample, a dichjarazione di sopra serà visualizata in u logu di simulazione cum'è: tempu = 20, A = 0, B = 1, C = 0

Table 1. Formats Table Verilog

Argumentu	Descrizzione
%h, %H	Visualizza in forma esadecimale
%d, %D	Mostra in forma decimale
%b, %B	Mostra in formatu binariu
%m, %M	Mostra u nome gerarchicu
%s, %S	Mostra cum'è stringa
%t, %T	Mostra in u formatu di u tempu
%f, %F	Mostra "reale" in formate decimale
%e, %E	Mostra "reale" in un formatu esponenziale

$visualizazione imprime principarmenti a dati o a variàbile cum'è in quellu mumentu di quellu tempu cum'è a printf in C. Avemu da mintuvà $visualizazione per qualunque testu avemu da view in u logu di simulazione.

• $tempu

$tempu hè un compitu di u sistema chì torna l'ora attuale di a simulazione.

• $monitor

$monitor monitorerà a dati o a variabile per quale hè scrittu è ogni volta chì a variabile cambia, stamparà
u valore cambiatu. Ottene un effettu simili di chjamà $display dopu ogni volta chì qualchissia di i so argumenti uttene
aghjurnatu. $monitor hè cum'è un compitu chì hè spawned to run in the background of the main thread which monitors and
mostra i cambiamenti di u valore di e so variàbili di argumentu. $monitor hà a stessa sintassi cum'è $visualizazione.

$monitor("tempu = %t, A = %b, B = %b, C = % b", $tempu, A, B, C);

Da a Figura 7 pudete osservà chì e novi linee di codici sò state aghjunte per autovalutà u testbench. A piazza di u $visualizazione è $monitor dichjarazioni in diverse sezioni di u testbench daranu risultati diffirenti (vede a Figura 8). $tempu citatu in queste dichjarazioni stampa u tempu à quale u valore hè stampatu per. À a listessa unità di tempu dì 170000, pudemu vede cumu ci hè una diferenza in u valore per A è B per via di u $visualizazione è $monitor dichjarazioni.

Software GTKWave

GTKWave hè un'onda GTK+ cumplettamente presentata viewer per Unix, Win32, è Mac OSX chì leghje LXT, LXT2, VZT, FST è GHW files è ancu VCD / EVCD standard files è permette u so viewing. U so ufficiale webu situ hè à http://gtkwave.sourceforge.net/ . GTKWave hè u cunsigliu viewer da Icarus Verilog strumentu di simulazione.

Una volta chì l'utilizatore hè creatu cun successu un testbench per pruvà a funziunalità di u disignu, l'utilizatore pò avà aduprà u software GTKWave per view le forme d'onda.

Per lancià u software GTKWave à view e forme d'onda, l'utilizatore hà bisognu di cliccà nantu à u buttone Simulate Testbench in cima di a barra di strumenti o da u menu principale Tools→ Simulation→ Simulate Testbench. Se ùn ci sò micca errori di sintassi, secondu u disignu, u GTKWave deve esse lanciatu automaticamente o i risultati di i stimuli in u testbench seranu visualizati in a sezione Logger di a finestra.

U software GTKWave apre u dump di furmatu .vcdfile automaticamente. A finestra GTKWave ùn mostra micca a forma d'onda quandu si apre. Questu dà à l'utilizatori l'uppurtunità di selezziunà quale signali vole view è osservate. Per sceglie u signale, l'utilizatore hà bisognu di vede, l'utilizatore hà bisognu di cliccà nantu à u nome di u so modulu / istanza à a manca di a finestra sottu a tabulazione SST. Cliccà u + di ogni istanza, pudete vede i segnali chì sò in relazione cù quella istanza in a sezione di fondu. Allora vi ponu drag & drop u signali bramatu o doppiu cliccà elli à esse mustratu in la finestra Signals. Tù dinù ponu selezziunà tutti (CTRL + A) è inserisci à a finestra signali (vede Figura 9).

I signali sò avà aghjuntu à a finestra di signale, ma hè ancu da esse simulatu. Dopu avè aghjustatu i signali desiderati à a finestra di u segnu, cliccate per adattà i signali à a larghezza attuale di a finestra è poi ricaricà i signali da a recarga simbulu presente nantu à a toolbar. Pudete avà vede i signali cù i so valori rispettivi.

Valori di signale

Per automaticamente, i valori di i segnali sò in formatu esadecimale è tutte l'onda sò culurite verdi (se corre currettamente).

L'utilizatore pò cambià e proprietà di sti signali clicchendu right-clicking nant'à u signale è sceglie Format di Dati o Formatu di Color. L'utilizatore pò ancu inserisce un signalu in biancu per fà rùbbriche trà gruppi di signali. Quandu avete u risultatu otticu desideratu, pudete salvà e vostre cunfigurazioni andendu File → Scrivite Salvà File.

GTKWave Toolbar

A barra di strumenti (vede a Figura 10) permette à l'utilizatore per eseguisce funzioni basi per u signale. Discutemu ogni opzione nantu à a toolbar da manca à diritta.

1. Opzioni di menu: Sottu sta opzione pudemu view tutte e diverse funziunalità di u prugrammu chì pò ièssiri usatu a ghjucà intornu cù u prugrammu. I dettagli sottu questa opzione di menu sò coperti in a Sezione 8 di sta guida d'utilizatore.
2. Cut Traces: Hè adupratu per sguassà / taglià u signale di selezzione da a finestra di u signale
3. Copia Tracce: Hè adupratu per copià u signale sceltu da a finestra di u signale
4. Paste Traces: A traccia copiata / tagliata pò esse incollata in un locu diversu in a finestra di u signale
5. Zoom Fit: Hè utilizatu per adattà i signali secondu a dimensione di a finestra chì l'utilizatore sceglie di vede
6. Zoom in: Hè adupratu per ingrandà a finestra di u signale
7. Zoom Out: Hè adupratu per ingrandà a finestra di u signale
8. Zoom Undo: hè utilizatu per annullà u zoom in / out in a finestra di signale
9. Zoom à Start: questu zoomà a finestra di u signale, affissendu l'ora di iniziu di i signali.
10. Zoom à a fine: questu zoomà a finestra di signale chì mostra l'ora di fine di i signali
11. Truvate a punta precedente: Questu sposta u marcatore à u latu manca chì indica u bordu precedente
12. Truvate u prossimu bordu: Questu cambia u marcatore à a diritta chì indica u prossimu bordu
13. Scroll low / supper bond: usendu questu pudemu stabilisce u marcu di tempu in quale l'utilizatore vole vede. Per esample, pudemu stabilisce u quadru di tempu à 0 sec à 500 ns, vi mostrarà i signali sottu à quella durata solu.
14. Ricaricate: U reload hè pressatu ogni volta chì ci hè un cambiamentu di u signale affissatu. Ricaricarà è mostra u signale secondu i novi parametri. Per esample, dopu à canciari lu marcu tempu di u signali, avemu bisognu di ricaricà u signali à vede u segnu in u novu marcatu tempu.

Opzioni di menu

Da u cantonu superiore manca di u software GTKWave, l'utilizatori ponu accede à l'opzioni di menu clicchendu e trè linee verticali (vede a Figura 11). L'utilizatore pò truvà e seguenti opzioni sottu Opzioni di Menu:

File

U File u sottumenu cuntene diverse voci ligati à l'accessu files, VCD impurtazioni-esportazione files, stampa, è lettura / scrittura files è esce.

Edit

U submenu Edit hè utilizatu per eseguisce diverse funzioni di utilità cum'è cambià a rapprisintazioni di dati di i valori in a subfinestra d'onda. Utilizendu l'opzioni sottu u submenu Edit, l'utilizatore pò cambià u formatu di dati di i segnali, rearrange, cambiassi, trim it, highlight it, group signals, comment on signals, cambia u culore di i signali, etc.

Search

U sottumenu di ricerca hè utilizatu per fà ricerche nantu à i nomi è i valori di rete. Aiuta à eseguisce funzioni in diversi livelli di gerarchia di i signali è l'istanze in u VCD file.

U tempu

U submenu di u tempu cuntene un superset di e funzioni svolte da i pulsanti Navigazione è Status Panel.
Permette funzioni simplici, relative à u tempu, cum'è zooming, movendu à un puntu di tempu particulare, trasfurmà u segnu in una certa direzzione, etc.

Marcatore

U submenu di u marcatore hè adupratu per fà diverse manipulazioni nantu à u marcatore è per cuntrullà u scrolling offscreen.
Permette a funziunalità di aghjunghje numerosi marcatori nantu à a finestra di signale. Un massimu di 26 marcatori di nomi sò permessi è i tempi per tutti devenu esse sfarenti.

a. Per aghjunghje Markers in a finestra di signale
Cliccate cù u left à u puntu necessariu induve vulete chì u Marker sia piazzatu è appughjà ALT + N. Questu metterà un marcatu chjamatu (A,B,C, etc.) à u puntu necessariu. L'utilizatore pò cuntinuà à fà questu per 26 posti di tempu differenti.
Per paragunà u valore di u tempu in tutti i marcatori di i posti, Menu → Marcatori → Mostra i dati di marcatura di cambiamentu.
Stu vi apre una finestra cù u valore tempu à ogni Marker. L'utilizatore pò nutà manualmente u valore di u tempu à ogni marcatore piazzatu è sottrallu per calculà a diferenza di tempu trà 2 marcatori.
b. Per sguassà Marker in a finestra di signale

L'utilizatore pò andà à Menu → Marcatori → Raccolta Marcatori Nomi. Stu vi caccià l 'ultimu Marker-numinatu pusatu in la finestra signali. L'utilizatori ponu sguassà tutti i marcatori chjamati andendu in Menu → Marcatori → Cullà tutti i marcatori chjamati (Figura 12).

In a Figura 13, pudemu vede cumu i culori di u signale sò stati cambiati. Pudete osservà un Signal Blank aghjuntu à a finestra di signale ancu cù un cumentu - Signal Blank.
Nota ancu a prisenza di 6 Markers Named (A - E) è a cumpurgazione di u valore di u tempu trà questi Markers in ps.

View

U View U sottumenu hè utilizatu per cuntrullà diversi attributi chì trattanu di a resa gràfica di l'articuli di statutu è i valori in a subfinestra di signale. Da stu menù, vi ponu cunvertisce a finestra signali à Black & White o culuri oltri. U View u sottumenu permette ancu di cambià a dimensione di u tempu chì varieghja da seconde (sec) à ficoseconds (fs). L'utilizatore pò truvà sta opzione View → Scala à a dimensione di u tempu → fs.

Aiutu

U sottumenu di l'aiutu cuntene opzioni per attivà l'aiutu in linea è per vede l'infurmazioni di versione di u prugramma.

Cunclusioni

Stu documentu hè statu creatu per aiutà l'utilizatori à simule cù successu u so designu è verificate a funziunalità correggendu a redazione di u testbench necessariu è utilizendu Icarus Verilog cù GTKWave per visualizà e forme d'onda è osservà i risultati.

Storia di rivisione

Revisione	Data	Descrizzione
1.00	20 di maghju di u 2024	Liberazione iniziale.

R19US0011EU0100 Rev.1.0
20 di maghju di u 2024
© 2024 Renesas Electronics

Documenti / Risorse

RENESAS ForgeFPGA Software Simulation [pdfGuida di l'utente REN_r19us0011eu0100, ForgeFPGA Software Simulation, ForgeFPGA Software, ForgeFPGA, ForgeFPGA Simulation, Software Simulation, Simulation, Software

Referenze

• Manuale d'usu