Programska simulacija RENESAS ForgeFPGA

Pomembne informacije

Simulacija je tehnika uporabe različnih vhodnih dražljajev v zasnovo ob različnih časih, da se preveri, ali se koda RTL obnaša na predvideni način. Uporablja se za preverjanje robustnosti zasnove. Simulacija omogoča uporabniku, da view časovni diagram povezanih signalov, da bi razumeli, kako je opis zasnove v zasnovi file se obnaša.

Testne mize so deli kode, ki se uporabljajo za simulacijo. Preprosta preskusna naprava bo ustvarila preizkušano enoto (UUT) in poganjala vhod. Programska oprema Go Configure uporablja Icarus Verilog (iVerilog) in GTKWave za opazovanje simulacijskih valovnih oblik z dražljajem, ki je na voljo v preskusni napravi.

Ta dokument opisuje korake, ki jih je treba izvesti med nameščanjem Icarusa v vaš sistem, in kako zagnati uspešno simulacijo.

Namestitev Icarus Verilog

a. Namestite najnovejšo različico Icarus Verilog (IVerilog) iz https://bleyer.org/icarus/
b. Pazite, da dodate IVerilog v PATH in pustite, da namesti GTKWave (glejte sliko 1)

c. Odprite programsko opremo Go Configure in izberite del: SLG47910(Rev BB), da odprete Forge Workshop (glejte sliko 2).

d. Kliknite urejevalnik FPGA na sredini orodne vrstice na vrhu ali pa lahko uporabnik tudi dvakrat klikne strukturo jedra FPGA na sredini okna.

e. Odpre se novo okno z imenom Forge Workshop. V menijski orodni vrstici na vrhu kliknite Možnosti → Nastavitve. V pogovornem oknu Nastavitve pojdite na Orodja pod zavihkom Uporabniške nastavitve. Počistite polje Uporabi »sistemsko okolje« za Icarus Verilog in GTKWave. Dodajte pot do Iverilog in GTKWave, shranjeno v vašem sistemu, v dani prostor (glejte sliko 4).

Pripravljeni ste za simulacijo preskusne naprave in zgornji koraki zagotavljajo, da se GTKWave samodejno zažene pri simulaciji preskusne naprave v programski opremi Go Configure.

Testna miza

Najpomembnejši korak pri uspešni implementaciji katerega koli sistema je preverjanje zasnove in njegove funkcionalnosti. Preverjanje kompleksnega sistema po implementaciji strojne opreme ni pametna izbira. Je neučinkovit v smislu denarja, časa in sredstev. Zato se v primeru FPGA za testiranje izvorne kode Verilog uporablja preskusna naprava.

Recimo, da imamo vhod, ki je 11 bitov, in želimo preizkusiti napravo za vse možne vrednosti vhodne kombinacije, tj. (211). Ker gre za zelo veliko število kombinacij, je nemogoče preizkusiti ročno. V takih primerih so testne mize zelo uporabne, saj lahko načrt samodejno preizkusite za vse možne vrednosti in s tem potrdite zanesljivost načrta preskusa. Verilog Testbenches se uporabljajo za simulacijo in analizo načrtov brez potrebe po kakršni koli fizični strojni napravi.

Preizkušana zasnova, skrajšano DUT, je sintetizljiv modul funkcionalnosti, ki jo želimo preizkusiti. Z drugimi besedami, to je zasnova vezja, ki bi jo radi preizkusili. Naš DUT lahko opišemo z enim od treh stilov modeliranja v Verilogu – nivo vrat, tok podatkov ali vedenjski.

Preskusne naprave ni mogoče sintetizirati, zato se uporablja samo za namene simulacije. To uporabniku omogoča uporabo celotnega nabora konstruktov Verilog, npr. ključnih besed, kot so »za«, »$display« in »$monitor« itd. za pisanje preizkusnih miz. Preprosta preskusna naprava bo ustvarila preizkušano enoto (UUT) ali preizkušano napravo (DUT) in vnesla vhode.

Razumevanje preizkusne mize

Definicija časovnega okvira v Testbenchu

Pri simulaciji mora program vedeti, kako je bil čas definiran. Enota zakasnitve je določena z uporabo direktive časovnega merila, ki določa časovno enoto in natančnost za module, ki ji sledijo. »Časovna lestvica pomaga pri določanju, kaj številka 1 pomeni v smislu časa. # se uporablja za definiranje zakasnitve, ki jo je treba uvesti v sistem v skladu s časovno enoto, določeno v časovnem merilu. Torej #1 pomeni 1 ns zakasnitve, če je časovna_enota v ns.

Sintaksa:
`časovni okvir / /

time_unit je čas, ki ga predstavlja zakasnitev #1. Osnova časovne_natančnosti predstavlja, koliko decimalnih točk natančnosti je treba uporabiti glede na časovne enote. (Glej vrstico 23 na sliki 5)

Konstrukte časovne lestvice lahko uporabimo za uporabo različnih časovnih enot v isti zasnovi. Uporabnik si mora zapomniti, da specifikacij zakasnitve ni mogoče sintetizirati in jih ni mogoče pretvoriti v logiko strojne opreme. Funkcije zakasnitve so v celoti namenjene simulaciji. $čas in $realnem času sistemske funkcije vrnejo trenutni čas in privzeto obliko poročanja lahko spremenite z drugo sistemsko nalogo $timeformat.

Example: 

`časovni okvir 10us/100ns
`časovni okvir 1ns/1ps
#10 ponastavitev = 1; // zakasni signal za 10 ns
#0.49 $display( “T = %0t ob času #0.49”, $realtime) ;

Podana zakasnitev je #0.49, kar je manj kot polovica časovne enote. Vendar pa je časovna natančnost določena na 1 ps, zato simulator ne more biti manjši od 1 ns, zaradi česar zaokroži dano izjavo o zakasnitvi in ​​dobi 0 ns. Torej ta izjava ne zagotavlja nobene zamude.

Dnevnik simulacije: 

T = 1 ob času #0.49

Deklaracija modula

Deklaracija modula v kateri koli preskusni napravi je drugačna od glavne kode Verilog. V preskusni napravi je modul deklariran brez terminalskih vrat skupaj z njim. (Glej vrstico 25 na sliki 5)

Sintaksa: 

modul ;

Deklaraciji modula sledi definiranje vhodnih in izhodnih signalov, definiranih prej v glavni zasnovi file.
Za pogon in spremljanje signalov med simulacijo uporabljamo dve vrsti signalov. Podatkovni tip reg bo hranil vrednost, dokler mu ne bo dodeljena nova vrednost. Temu podatkovnemu tipu je mogoče dodeliti vrednost samo v vedno ali začetnem bloku.
Podatkovni tip žice je podoben tipu fizične povezave. Vseboval bo vrednost, ki jo poganjajo vrata, stavek dodelitve ali reg. Te vrste podatkov ni mogoče uporabiti v začetnem ali vedno bloku. V tem razdelku se izvedejo tudi deklaracije vseh parametrov in celih števil.

Example:
Reg a,b; // vhod v kodo HDL je definiran kot reg v preizkusni napravi
Žica y; // izhodni signal v HDL je definiran kot žica v preskusni napravi

Instancija DUT

Namen preskusne naprave je preveriti, ali naš DUT modul deluje. Zato moramo instancirati naš oblikovalski modul za testni modul.

Sintaksa: 

(. (signal1), . signal1>(signal2));

Example:

ALU d0 (.a(a), // signal “a” v ALU mora biti povezan z “a” v modulu ALU_tb
.b(b), // signal “b” v ALU mora biti povezan z “b” v modulu ALU_tb
.c(c)) ;// signal “c” v ALU mora biti povezan s “c” v modulu ALU_tb

Instanciirali smo modul DUT ALU v testni modul. Ime primerka (d0) je izbira uporabnika. Signali s piko "." pred njimi so imena za signale znotraj modula ALU, medtem ko je žica ali reg, na katerega se povezujejo v preskusni napravi, poleg signala v oklepaju (). Priporočljivo je, da vsako povezavo vrat kodirate v ločeni vrstici, tako da bo vsako sporočilo o napaki pri prevajanju pravilno kazalo na številko vrstice, kjer je prišlo do napake. Ker so te povezave narejene po imenu, vrstni red, v katerem se pojavljajo, ni pomemben.

Instanciacijo DUT je mogoče narediti tudi za module, kjer ima modul preskusne naprave različna imena signalov. Pri instanciranju je pomembno pravilno preslikavo signalov.

Example: 

ALU d0 (.a(A), // signal “a” v ALU mora biti povezan z “A” v modulu ALU_tb
.clk(ura), // signal "clk" v ALU mora biti povezan z modulom "ura" ALU_tb
.out(OUT)); // signal “out” v ALU mora biti povezan z “OUT” v modulu ALU_tb

Vedno in začetni blok v preizkusni napravi

V Verilogu sta dva zaporedna bloka, začetni in vedno. V teh blokih uporabimo dražljaj.

Začetni blok

Začetni blok, ki se izvede samo enkrat in se zaključi, ko se izvede zadnja vrstica bloka. Dražljaj se zapiše v začetni blok. (Glej vrstice 54-72 na sliki 5)

Sintaksa:
..
začetni začetek
$dumpfile();
$dumpvars();
..(vnesite dražljaj)
konec

začetni blok se začne z izvajanjem na začetku simulacije ob času t = 0. Začenši s prvo vrstico med začetkom in koncem, se vsaka vrstica izvaja od zgoraj navzdol, dokler ni dosežena zakasnitev. Ko je zakasnitev dosežena, izvajanje tega bloka počaka, da mine čas zakasnitve (10-časovne enote), nato pa se znova začne z izvajanjem.
Uporabnik lahko določi dražljaje z uporabo zank (for, medtem ko, če-else) tudi znotraj tega začetnega bloka, namesto da ročno vnaša vse kombinacije.

 

Example:
Začetni začetek
A = 0; b = 0; // začetek izvajanja
#10 a = 0; b = 1; // izvedba je ob t = 10-enotni čas
#10 a = 1; b = 0; // izvedba je ob t = 20-enotni čas
konec

Dump Files

Druga stvar, ki jo morate imeti v mislih, je deklaracija $smetiščefiles in $dumpvars znotraj začetnega bloka (glejte vrstice 55-56 na sliki 5). $smetiščefile se uporablja za izpis sprememb vrednosti mrež in registrov v a file ki je imenovan kot njegov argument.

Na primerample:

$smetiščefile(“alu_tb.vcd”);

bo izpisal spremembe v a file z imenom alu_tb.vcd. Spremembe se zabeležijo v a file imenovan VCD file ki pomeni izpis spremembe vrednosti. VCD (izpis spremembe vrednosti) hrani vse informacije o spremembah vrednosti. Ne moremo imeti več kot en $dumpfile izjave v simulaciji Verilog.

$dumpvars se uporablja za določanje, katere spremenljivke naj bodo izpuščene (v file omenja $dumpfile). Najenostavnejši način uporabe je brez kakršnih koli argumentov. Splošna sintaksa $dumpvars je

$dumpvars ( <, >);

V bistvu lahko določimo, kateri moduli in katere spremenljivke v modulih bodo izpuščeni. Najenostavnejši način za uporabo tega je, da nastavite raven na 0 in ime modula kot najvišji modul (običajno najvišji modul preskusne naprave).

$dumpvars(0, alu_tb);

Ko je raven nastavljena na 0 in je navedeno samo ime modula, izpusti VSE spremenljivke tega modula in vse spremenljivke v VSEH modulih nižje ravni, ki jih instancira ta vrhnji modul. Če katerikoli modul ni instanciran s tem zgornjim modulom, njegova spremenljivka ne bo zajeta. Še ena stvar, deklaracija $smetiščefile mora biti pred $dumpvars ali drugimi sistemskimi nalogami, ki določajo dump. Te smetišče files je treba deklarirati pred vhodi dražljajev, sicer v tem izpisu ne bo shranjena nobena vrednost files.

Vedno blokiraj

V nasprotju z začetnimi stavki se blok vedno izvaja večkrat, čeprav se izvajanje začne ob času t = 0. Na primerample, signal ure je bistven za delovanje zaporednih vezij, kot so flip-flops. Treba ga je neprekinjeno dovajati. Zato lahko zapišemo kodo za delovanje ure v preskusni napravi kot (glej vrstico 52 na sliki 5):

vedno
#10 clk = ~clk;
končni modul

Zgornji stavek se izvede po 10 ns, začenši s t = 0. Vrednost clk bo obrnjena po 10 ns od prejšnje vrednosti. Tako se ustvari taktni signal s širino impulza 20 ns. Zato ta izjava ustvari signal s frekvenco 50 MHz. Pomembno je omeniti, da se inicializacija signala izvede pred vedno blokom. Če ne izvedemo inicializacijskega dela, bo signal clk x od t – 0 in po 10 ns se bo obrnil na drug x.

Testna miza za samopreverjanje

Preskusna naprava za samopreverjanje vključuje izjavo za preverjanje trenutnega stanja.

• $zaslon sistemske naloge se večinoma uporabljajo za prikaz sporočil o odpravljanju napak za sledenje toku simulacije

začetni začetek
A = 0; b = 0; c = 0; #10; // uporabi vnos, počakaj
if( y ! == 1) začeti
$display(“000 ni uspelo”); //preveri
c = 1; #10 ; //uporabi vnos, počakajte
konec
drugače če ( y ! == 0) se začne
$display(“001 neuspešno”) // preverjanje
b = 1; c = 0; #10 ; konec
sicer če (y!==0)
$display (“ 010 ni uspelo”); //preveri
konec
končni modul

$zaslon se uporablja za prikaz vrednosti spremenljivk, nizov ali izrazov. Iz zgornjega prample, ko je katera koli zanka if-else izpolnjena, bo dnevnik simulatorja prikazal njen ustrezni $zaslon izjava. Na koncu nizov je privzeto nova vrstica.

$zaslon (»čas = %t, A = %b, B = %b, C = % b«, $čas, A, B, C);

Znaki, omenjeni v narekovajih, bodo natisnjeni takšni, kot so. Črka skupaj z % označuje obliko niza. %b uporabljamo za predstavitev binarnih podatkov. Uporabimo lahko %d, %h, %o za predstavitev decimalne, šestnajstiške oziroma osmiške. %g se uporablja za izražanje realnih števil. Te bodo zamenjane z vrednostmi zunaj narekovaja v navedenem vrstnem redu. Na primerample, bo zgornja izjava prikazana v dnevniku simulacije kot: čas = 20, A = 0, B =1, C = 0

Tabela 1. Formati tabel Verilog

Argument	Opis
%h, %H	Prikaz v šestnajstiški obliki
%d, %D	Prikaz v decimalni obliki
%b, %B	Prikaz v binarni obliki
%m, %M	Prikaz hierarhičnega imena
%s, %S	Prikaži kot niz
%t, %T	Prikaz v časovnem formatu
%f, %F	Prikaži 'real' v decimalni obliki
%e, %E	Prikaži 'resnično' v eksponentni obliki

$zaslon v glavnem natisne podatke ali spremenljivke, kakršni so v tistem trenutku, kot printf v C. Omeniti moramo $zaslon za katero koli besedilo, ki ga potrebujemo view v dnevniku simulacije.

• $čas

$čas je sistemska naloga, ki vrne trenutni čas simulacije.

• $monitor

$monitor bo spremljal podatke ali spremenljivko, za katero je zapisan, in se bo natisnil, kadar koli se spremenljivka spremeni
spremenjeno vrednost. Doseže podoben učinek klica $display po vsakem prejemu katerega od njegovih argumentov
posodobljeno. $monitor je kot opravilo, ki se ustvari za izvajanje v ozadju glavne niti, ki spremlja in
prikaže spremembe vrednosti svojih spremenljivk argumentov. $monitor ima isto sintakso kot $zaslon.

$monitor(“čas = %t, A = %b, B = %b, C = % b”, $čas, A, B, C);

Na sliki 7 lahko opazite, da so bile dodane nove vrstice kod za samoocenjevanje preskusne naprave. Postavitev $zaslon in $monitor izjave v različnih delih preskusne naprave bodo dale različne rezultate (glejte sliko 8). $čas omenjen v teh izjavah, natisne čas, za katerega se izpisuje vrednost. Ob isti časovni enoti, recimo 170000, lahko vidimo, kako obstaja razlika v vrednosti za A in B zaradi $zaslon in $monitor izjave.

Programska oprema GTKWave

GTKWave je popolnoma opremljen GTK+ val viewer za Unix, Win32 in Mac OSX, ki bere LXT, LXT2, VZT, FST in GHW files kot tudi standardni VCD/EVCD files in omogoča njihovo viewing. Uradno webspletno mesto je na http://gtkwave.sourceforge.net/ . GTKWave je priporočljiv viewer s simulacijskim orodjem Icarus Verilog.

Ko je uporabnik uspešno ustvarjen preskusno napravo za preizkušanje funkcionalnosti zasnove, lahko zdaj uporablja programsko opremo GTKWave za view valovne oblike.

Za zagon programske opreme GTKWave za view valovne oblike, mora uporabnik klikniti gumb Simulate Testbench na vrhu orodne vrstice ali v glavnem meniju Orodja→ Simulacija→ Simulate Testbench. Če ni napak v sintaksi, se mora GTKWave samodejno zagnati, odvisno od zasnove, ali pa bodo rezultati dražljajev v preskusni napravi prikazani v razdelku Logger v oknu.

Programska oprema GTKWave odpre izpis formata .vcdfile samodejno. Okno GTKWave ne prikaže valovne oblike, ko se odpre. To daje uporabniku možnost, da izbere, katere signale želi view in opazujte. Za izbiro signala mora uporabnik prikazati, klikniti mora ime svojega modula/instance na levi strani okna pod zavihkom SST. Če kliknete + za vsako instanco, si lahko v spodnjem delu ogledate signale, ki so povezani s to instanco. Nato lahko povlečete in spustite želeni signal ali ga dvokliknete, da se prikaže v oknu Signali. Lahko tudi izberete vse (CTRL + A) in jih vstavite v okno signalov (glejte sliko 9).

Signali so zdaj dodani v okno signalov, vendar jih je treba še simulirati. Ko v okno s signali dodate želene signale, kliknite na da prilagodite signale trenutni širini okna in nato znova naložite signale iz ponovnega nalaganja simbol v orodni vrstici. Zdaj lahko vidite signale z njihovimi vrednostmi.

Vrednosti signala

Vrednosti signalov so privzeto v šestnajstiški obliki in vsi valovi so obarvani zeleno (če tečejo pravilno).

Uporabnik lahko spremeni lastnosti teh signalov tako, da z desno miškino tipko klikne na signal in izbere Data Format ali Color Format. Uporabnik lahko vstavi tudi prazen signal, da ustvari razdelke med skupino signalov. Ko dobite želeni optični rezultat, lahko shranite svoje konfiguracije tako, da odprete File → Napiši Shrani File.

Orodna vrstica GTKWave

Orodna vrstica (glej sliko 10) omogoča uporabniku izvajanje osnovnih funkcij za signal. Razpravljajmo o vsaki možnosti v orodni vrstici od leve proti desni.

1. Možnosti menija: Pri tej možnosti lahko view vse različne funkcije programske opreme, ki jih je mogoče uporabiti za igranje s programsko opremo. Podrobnosti pod to možnostjo menija so zajete v razdelku 8 tega uporabniškega priročnika.
2. Cut Traces: Uporablja se za brisanje/izrez izbirnega signala iz signalnega okna
3. Kopiraj sledi: Uporablja se za kopiranje izbranega signala iz signalnega okna
4. Prilepi sledi: Kopirano/izrezano sled lahko prilepite na drugo mesto v oknu signala
5. Zoom Fit: Uporablja se za prilagajanje signalov glede na velikost okna, ki ga uporabnik izbere za prikaz
6. Povečaj: Uporablja se za povečavo signalnega okna
7. Pomanjšaj: Uporablja se za pomanjšanje signalnega okna
8. Zoom Undo: uporablja se za razveljavitev povečave/pomanjšanja signalnega okna
9. Povečaj za začetek: to bo povečalo okno signala in prikazalo začetni čas signalov.
10. Povečaj do konca: to bo povečalo okno signala, ki prikazuje končni čas signalov
11. Poiščite prejšnji rob: To premakne oznako na levo stran, ki označuje prejšnji rob
12. Poiščite naslednji rob: To premakne oznako v desno in označuje naslednji rob
13. Pomaknite spodnjo/zgornjo vez: s tem lahko nastavimo časovni okvir, v katerem želi uporabnik prikazati. Na primerample, lahko nastavimo časovni okvir od 0 sekund do 500 ns, prikazal bo samo signale pod tem trajanjem.
14. Ponovno naloži: Ponovno nalaganje se pritisne vsakič, ko pride do spremembe prikazanega signala. Ponovno se bo naložil in prikazal signal v skladu z novimi parametri. Na primerample, po spremembi časovnega okvira signala moramo signal znova naložiti, da se signal prikaže v novem nastavljenem časovnem okviru.

Možnosti menija

V zgornjem levem kotu programske opreme GTKWave lahko uporabnik dostopa do menijskih možnosti s klikom na tri navpične črte (glej sliko 11). Uporabnik lahko pod možnostmi menija najde naslednje možnosti:

File

The File podmeni vsebuje različne elemente, povezane z dostopom files, uvozno-izvozni VCD files, tiskanje in branje/pisanje files in izhod.

Uredi

Podmeni Urejanje se uporablja za izvajanje različnih funkcij pripomočka, kot je spreminjanje podatkovne predstavitve vrednosti v podoknu valov. Z možnostmi v podmeniju Uredi lahko uporabnik spremeni format podatkov signalov, jih preureja, premika, obrezuje, poudarja, združuje signale, komentira signale, spreminja barvo signalov itd.

Iskalnik

Podmeni Iskanje se uporablja za iskanje po imenih omrežij in vrednostih. Pomaga pri izvajanju funkcij na različnih hierarhičnih ravneh signalov in primerkov v VCD file.

Čas

Časovni podmeni vsebuje nadnabor funkcij, ki jih izvajajo gumbi Navigacija in Statusna plošča.
Omogoča enostavne, časovno povezane funkcije, kot so povečava, premikanje na določeno časovno točko, premikanje signala v določeno smer itd.

Marker

Podmeni označevalca se uporablja za izvajanje različnih manipulacij z označevalcem kot tudi za nadzor drsenja zunaj zaslona.
Omogoča funkcionalnost dodajanja številnih markerjev na signalno okno. Dovoljenih je največ 26 imen in časi za vse morajo biti različni.

a. Za dodajanje markerjev v signalno okno
Levi klik na želeno točko, kamor želite postaviti oznako, in pritisnite ALT + N. To bo postavilo imenovano oznako (A, B, C itd.) na zahtevano točko. Uporabnik lahko to počne za 26 različnih časovnih lokacij.
Za primerjavo časovne vrednosti na vseh oznakah mest, Meni → Oznake → Prikaži Spremeni podatke oznake.
To bo odprlo okno s časovno vrednostjo za vsak marker. Uporabnik lahko ročno zabeleži časovno vrednost pri vsakem postavljenem označevalcu in jih odšteje, da izračuna časovno razliko med 2 označevalcema.
b. Za odstranitev markerja v signalnem oknu

Uporabnik lahko odpre Meni → Markerji → Zberi imenovani marker. S tem boste odstranili nazadnje imenovani marker, postavljen v signalno okno. Uporabnik lahko odstrani vse imenovane oznake tako, da odpre Meni → Oznake → Zberi vse imenovane oznake (slika 12).

Na sliki 13 lahko vidimo, kako so se spremenile signalne barve. Opazite lahko tudi prazen signal, ki je dodan v okno signala s komentarjem – Prazen signal.
Upoštevajte tudi prisotnost 6 imenovanih markerjev (A – E) in izračunavanje časovne vrednosti med temi oznakami v ps.

View

The View podmeni se uporablja za nadzor različnih atributov, ki se ukvarjajo z grafičnim upodabljanjem elementov stanja in vrednosti v podoknu signala. V tem meniju lahko okno signala pretvorite v črno-belo ali barvno. The View podmeni vam omogoča tudi spreminjanje časovne dimenzije v razponu od sekund (sekund) do fikosekund (fs). Uporabnik lahko najde to možnost View → Merilo na časovno dimenzijo → fs.

pomoč

Podmeni pomoči vsebuje možnosti za omogočanje spletne pomoči in prikaz informacij o različici programa.

Zaključek

Ta dokument je bil ustvarjen za pomoč uporabniku pri uspešni simulaciji njihove zasnove in preverjanju funkcionalnosti s popravkom priprave potrebne preskusne naprave in uporabo Icarus Verilog skupaj z GTKWave za prikaz valovnih oblik in opazovanje rezultatov.

Zgodovina revizij

Revizija	Datum	Opis
1.00	20. maj 2024	Začetna izdaja.

R19US0011EU0100 Rev.1.0
20. maj 2024
© 2024 Renesas Electronics

Dokumenti / Viri

Programska simulacija RENESAS ForgeFPGA [pdf] Uporabniški priročnik REN_r19us0011eu0100, simulacija programske opreme ForgeFPGA, programska oprema ForgeFPGA, ForgeFPGA, simulacija ForgeFPGA, simulacija programske opreme, simulacija, programska oprema

Reference

• Uporabniški priročnik