Efelychu Meddalwedd RENESAS ForgeFPGA
Gwybodaeth Bwysig
Mae efelychu yn dechneg o gymhwyso ysgogiad mewnbwn gwahanol i'r dyluniad ar wahanol adegau i wirio a yw'r cod RTL yn ymddwyn yn y ffordd a fwriadwyd. Fe'i defnyddir i wirio cadernid y dyluniad. Mae efelychiad yn caniatáu i'r defnyddiwr wneud hynny view y diagram amseru o'r signalau cysylltiedig i ddeall sut mae'r disgrifiad dylunio yn y dyluniad file yn ymddwyn.
Darnau o god yw meinciau prawf a ddefnyddir ar gyfer efelychu. Bydd mainc brawf syml yn cyflymu'r Uned Dan Brawf (UUT) ac yn gyrru'r mewnbwn. Mae meddalwedd Go Configure yn defnyddio Icarus Verilog (iVerilog) a GTKWave i arsylwi ar y tonffurfiau efelychu gyda'r ysgogiad a ddarperir yn y fainc brawf.
Mae'r ddogfen hon yn disgrifio'r camau y mae angen eu cymryd wrth osod Icarus ar eich system a sut i redeg efelychiad llwyddiannus.
Gosod Icarus Verilog
a. Gosodwch y fersiwn diweddaraf o Icarus Verilog (IVerilog) o https://bleyer.org/icarus/
b. Gwnewch yn siŵr eich bod chi'n ychwanegu IVerilog i'r PATH a gadewch iddo osod GTKWave (Gweler Ffigur 1)
c. Agorwch y Go Configure Software a dewiswch y rhan: SLG47910(Rev BB) i agor Gweithdy Forge (gweler Ffigur 2).
d. Cliciwch ar y Golygydd FPGA yng nghanol y bar offer ar y brig neu gall defnyddiwr hefyd glicio ddwywaith ar strwythur Craidd FPGA yng nghanol y ffenestr.
e. Mae ffenestr newydd yn agor o'r enw Gweithdy'r Efail. Yn y bar offer dewislen ar y brig, cliciwch ar Opsiynau → Gosodiadau. Yn y Gosodiadau blwch deialog, ewch i Offer o dan Gosodiadau Defnyddiwr tab. Dad-ddewiswch y blwch Defnyddio “system amgylchedd” ar gyfer Icarus Verilog a GTKWave. Ychwanegwch y llwybr i Iverilog a GTKWave a arbedwyd yn eich system i'r gofod a roddir (gweler Ffigur 4).
Rydych chi i gyd yn barod i efelychu mainc brawf ac mae'r camau uchod yn sicrhau bod y GTKWave yn lansio'n awtomatig wrth efelychu mainc brawf ar feddalwedd Go Configure.
Testbench
Y cam pwysicaf wrth weithredu unrhyw system yn llwyddiannus yw gwirio'r dyluniad a'i swyddogaeth. Nid yw gwirio system gymhleth ar ôl gweithredu'r caledwedd yn ddewis doeth. Mae’n aneffeithiol o ran arian, amser ac adnoddau. Felly, yn achos FPGA, defnyddir mainc brawf i brofi cod ffynhonnell Verilog.
Tybiwch fod gennym fewnbwn sydd o 11 did, ac rydym am brofi'r ddyfais am yr holl werthoedd cyfuniad mewnbwn posibl hy (211). Gan fod hwn yn nifer fawr iawn o gyfuniadau, mae'n amhosibl ei brofi â llaw. Mewn achosion o'r fath, mae meinciau prawf yn ddefnyddiol iawn oherwydd gallwch chi brofi'r dyluniad yn awtomatig ar gyfer yr holl werthoedd posibl ac felly, cadarnhau dibynadwyedd y dyluniad prawf. Defnyddir meinciau prawf Verilog i efelychu a dadansoddi dyluniadau heb fod angen unrhyw ddyfais caledwedd ffisegol.
Mae dyluniad dan brawf, wedi'i dalfyrru fel DUT, yn fodiwl synthesizadwy o'r swyddogaeth yr ydym am ei brofi. Mewn geiriau eraill, y dyluniad cylched yr hoffem ei brofi. Gallwn ddisgrifio ein DUT gan ddefnyddio un o'r tri arddull modelu yn Verilog - lefel Gate, Dataflow, neu Behavioral.
Nid yw mainc brawf yn synthesizable, felly fe'i defnyddir at ddibenion efelychu yn unig. Mae hyn yn galluogi'r defnyddiwr i ddefnyddio ystod lawn o luniadau Verilog ee, geiriau allweddol fel “for”, “$display” a “$monitor” ac ati ar gyfer ysgrifennu meinciau prawf. Bydd mainc brawf syml yn cyflymu'r Mewnbynnau Uned Dan Brawf (UUT) neu'r Dyfais o dan Brawf (DUT) a gyrru.
Deall Mainc Prawf
Diffiniad Graddfa Amser yn Testbench
Wrth efelychu, mae angen i'r feddalwedd wybod sut mae'r amser wedi'i ddiffinio. Mae'r uned oedi wedi'i nodi gan ddefnyddio'r `gyfarwyddeb amserlen, sy'n pennu'r uned amser a manwl gywirdeb y modiwlau sy'n ei dilyn. Mae'r amserlen yn helpu i benderfynu beth mae #1 yn ei olygu o ran amser. # yn cael ei ddefnyddio i ddiffinio'r oedi sydd i'w gyflwyno yn y system yn unol â'r uned amser a nodir yn yr amserlen. Felly, mae #1 yn golygu 1 ns o oedi os yw'r uned_amser mewn ns.
Cystrawen:
`amserlen / /
time_unit yw'r amser y mae oedi o #1 yn ei gynrychioli. Mae'r sylfaen amser_gywirdeb yn cynrychioli sawl pwynt degol o drachywiredd i'w defnyddio mewn perthynas â'r unedau amser. (Gweler llinell 23 yn Ffigur 5)
Gallwn ddefnyddio'r lluniadau amserlen i ddefnyddio gwahanol unedau amser yn yr un dyluniad. Mae angen i'r defnyddiwr gofio nad yw manylebau oedi yn synthesizable ac ni ellir eu trosi i resymeg caledwedd. Mae'r swyddogaethau oedi yn gyfan gwbl at ddibenion efelychu. $amser a $amser real Mae swyddogaethau system yn dychwelyd yr amser presennol a gellir newid y fformat adrodd rhagosodedig gyda thasg system arall $fformat amser .
Example:
`amserlen 10us/100ns
`amserlen 1ns/1ps
#10 ailosod = 1; // yn gohirio'r signal 10 ns
#0.49 $display( “T = %0t ar Amser #0.49”, $realtime);
Yr oedi a nodir yw #0.49 sy'n llai na'r hanner uned o amser. Fodd bynnag, nodir mai 1ps yw'r trachywiredd amser ac felly ni all yr efelychydd fynd yn llai nag 1ns sy'n golygu ei fod yn dalgrynnu'r datganiad oedi a roddir a chynhyrchu 0ns. Felly, nid yw’r datganiad hwn yn darparu unrhyw oedi.
Log Efelychu:
T = 1 ar Amser #0.49
Datganiad Modiwl
Mae datganiad modiwl mewn unrhyw fainc brawf yn wahanol i brif god Verilog. Mewn mainc brawf, datganir y modiwl heb unrhyw borthladdoedd terfynell ynghyd ag ef. (Gweler llinell 25 yn Ffigur 5)
Cystrawen:
modiwl ;
Dilynir datganiad y modiwl gan ddiffinio'r signalau mewnbwn ac allbwn a ddiffinnir yn gynharach yn y prif ddyluniad file.
Rydym yn defnyddio dau fath o signal ar gyfer gyrru a monitro signalau yn ystod yr efelychiad. Bydd y math data reg yn dal y gwerth nes bod gwerth newydd wedi'i neilltuo iddo. Dim ond mewn bloc bob amser neu bloc cychwynnol y gellir rhoi gwerth i'r datatype hwn.
Mae'r datateip gwifren yn debyg i gysylltiad corfforol. Bydd yn dal y gwerth sy'n cael ei yrru gan borthladd, aseinio datganiad, neu reg. Ni ellir defnyddio'r math hwn o ddata mewn bloc cychwynnol neu bob amser. Gwneir unrhyw ddatganiad paramedr a chyfanrif yn yr adran hon hefyd.
Example:
Rheg a,b; // diffinnir y mewnbwn yn y cod HDL fel reg yn testbench
Gwifren y; // signal allbwn yn HDL yn cael ei ddiffinio fel gwifren yn testbench
DUT Cychwyn
Pwrpas mainc brawf yw gwirio a yw ein modiwl DUT yn gweithio. Felly, mae angen inni gyflymu ein modiwl dylunio i brofi modiwl.
Cystrawen:
(. (signal1), . signal1>(signal2));
Example:
Dylai ALU d0 (.a(a), // signal "a" yn ALU gael ei gysylltu ag "a" ym modiwl ALU_tb
Dylai .b(b), // signal “b” yn ALU gael ei gysylltu â “b” yn y modiwl ALU_tb
.c(c));// dylid cysylltu signal “c” yn ALU i “c” yn y modiwl ALU_tb
Rydym wedi cyflymu'r modiwl DUT ALU i'r modiwl prawf. Yr enw enghraifft (d0) yw dewis y defnyddiwr. Y signalau gyda chyfnod “.” o'u blaenau mae'r enwau ar gyfer y signalau y tu mewn i'r modiwl ALU, tra bod y wifren neu'r reg y maent yn cysylltu â hi yn y fainc brawf wrth ymyl y signal mewn cromfachau (). Argymhellir codio pob cysylltiad porthladd mewn llinell ar wahân fel y bydd unrhyw neges gwall llunio yn pwyntio'n gywir at y rhif llinell lle digwyddodd y gwall. Oherwydd bod y cysylltiadau hyn yn cael eu gwneud yn ôl enw, mae'r drefn y maent yn ymddangos yn amherthnasol.
Gellir gwneud amrantiad DUT hefyd ar gyfer y modiwlau lle mae gan y modiwl testbench enwau signal gwahanol. Mapio'r signalau'n gywir yw'r hyn sy'n bwysig wrth gychwyn.
Example:
Dylai ALU d0 (.a(A), // signal "a" yn ALU gael ei gysylltu ag "A" yn y modiwl ALU_tb
Dylid cysylltu .clk(cloc), // signal “clk” yn ALU â modiwl ALU_tb “cloc”
.allan(OUT)); // Dylai signal “allan” yn ALU gael ei gysylltu ag “OUT” yn y modiwl ALU_tb
Bob amser & Bloc Cychwynnol mewn Mainc Brawf
Mae dau floc dilyniannol yn Verilog, cychwynnol a bob amser. Yn y blociau hyn y byddwn yn cymhwyso'r ysgogiad.
Bloc cychwynnol
Y bloc cychwynnol a weithredir unwaith yn unig a'i derfynu pan weithredir llinell olaf y bloc. Mae'r ysgogiad wedi'i ysgrifennu yn y bloc cychwynnol. (Gweler llinell 54-72 yn Ffigur 5)
Cystrawen:
..
cychwyn cychwynnol
$dympiofile() ;
$dumpvars();
.. (rhowch ysgogiad)
diwedd
mae'r bloc cychwynnol yn dechrau ei weithredu ar ddechrau'r efelychiad ar amser t = 0. Gan ddechrau gyda'r llinell gyntaf rhwng y dechrau a'r diwedd, mae pob llinell yn gweithredu o'r brig i'r gwaelod nes cyrraedd oedi. Pan gyrhaeddir yr oedi, mae gweithredu'r bloc hwn yn aros nes bod yr amser oedi (unedau 10-amser) wedi mynd heibio ac yna'n codi'r gweithrediad eto.
Gall defnyddiwr ddiffinio ysgogiadau gan ddefnyddio dolenni (ar gyfer, tra, os-arall) hefyd y tu mewn i'r bloc cychwynnol hwn yn lle mynd i mewn i'r holl gyfuniadau â llaw.
Example:
Cychwynnol Dechrau
A = 0; b = 0; // dechrau gweithredu
#10 a = 0; b = 1; // cyflawni ar t = 10-uned amser
#10 a = 1; b = 0; // cyflawni ar t = 20-uned amser
diwedd
Dymp Files
Peth arall i'w gadw mewn cof yw y datganiad o $dympfiles a $dympvars y tu mewn i'r bloc cychwynnol (gweler llinell 55-56 yn Ffigur 5). Yr $dympfile yn cael ei ddefnyddio i ddympio'r newidiadau yng ngwerthoedd rhwydi a chofrestrau yn a file a enwir fel ei ddadl.
Am gynample:
$dympfile(“alu_tb.vcd”);
yn gadael y newidiadau yn a file a enwir alu_tb.vcd. Cofnodir y newidiadau yn a file o'r enw VCD file sy'n sefyll am value change dump. Mae VCD (dymp newid gwerth) yn storio'r holl wybodaeth am newidiadau gwerth. Ni allwn gael mwy nag un $ dympfile datganiadau yn efelychiad Verilog.
Yr $dympvars yn cael ei ddefnyddio i nodi pa newidynnau sydd i'w dympio (yn y file crybwyllwyd gan $dumpfile). Y ffordd symlaf i'w ddefnyddio yw heb unrhyw ddadl. Cystrawen gyffredinol y $dumpvars yw
$dympvars ( <, >);
Yn y bôn, gallwn nodi pa fodiwlau, a pha newidynnau mewn modiwlau fydd yn cael eu dympio. Y ffordd symlaf o ddefnyddio hyn yw gosod y lefel i 0 ac enw'r modiwl fel y modiwl uchaf (fel arfer y modiwl mainc brawf uchaf).
$dympvars(0, alu_tb) ;
Pan fydd lefel wedi'i gosod i 0, a dim ond enw'r modiwl a nodir, mae'n taflu POB newidyn y modiwl hwnnw a'r holl newidynnau ym MhOB modiwl lefel is sy'n cael eu rhoi ar unwaith gan y modiwl uchaf hwn. Os bydd unrhyw fodiwl heb ei gychwyn gan y modiwl uchaf hwn, yna ni fydd ei newidyn yn cael ei gynnwys. Un peth arall, y datganiad o $dympfile rhaid iddo ddod cyn y $dumpvars neu unrhyw dasgau system eraill sy'n nodi dympio. Mae'r rhain yn dymp files rhaid datgan cyn y mewnbynnau ysgogiad arall, ni fydd unrhyw werth yn cael ei arbed yn y dymp hyn files.
Blociwch bob amser
Yn groes i'r datganiadau cychwynnol, mae bloc bob amser yn gweithredu dro ar ôl tro, er bod y cyflawni yn dechrau ar amser t = 0. Ar gyfer exampLe, mae'r signal cloc yn hanfodol ar gyfer gweithredu cylchedau dilyniannol fel Flip-flops. Mae angen ei gyflenwi'n barhaus. Felly, gallwn ysgrifennu'r cod ar gyfer gweithredu'r cloc mewn mainc brawf fel (gweler llinell 52 yn Ffigur 5):
bob amser
#10 clk = ~clk;
endmodiwl
Mae'r gosodiad uchod yn cael ei weithredu ar ôl 10 ns gan ddechrau o t = 0. Bydd gwerth y clk yn cael ei wrthdroi ar ôl 10 ns o'r gwerth blaenorol. Felly, yn cynhyrchu signal cloc o 20 ns lled pwls. Felly, mae'r datganiad hwn yn cynhyrchu signal amledd 50 MHz. Mae'n bwysig nodi bod cychwyn y signal yn cael ei wneud cyn y bloc bob amser. Os na fyddwn yn gwneud y rhan cychwyn, bydd y signal clk yn x o t – 0, ac ar ôl 10 ns, bydd yn cael ei wrthdroi i x arall.
Testbench Hunan-Gwirio
Mae mainc brawf hunan-wirio yn cynnwys datganiad i wirio'r cyflwr presennol.
- $arddangos tasg system yn cael eu defnyddio'n bennaf i arddangos negeseuon dadfygio i olrhain llif yr efelychiad
cychwyn cychwynnol
A = 0 ; b = 0 ; c = 0; #10; // cymhwyso mewnbwn, aros
os yw( y! == 1) yn dechrau
$display( “Methodd 000”) ; //gwirio
c = 1; #10; //gwneud cais mewnbwn, aros
diwedd
arall os yw ( y! == 0) yn dechrau
$display("Methodd 001") // siec
b = 1; c = 0; #10; diwedd
arall os(y!==0)
$display (“methwyd 010”); //gwirio
diwedd
endmodiwl
$arddangos yn cael ei ddefnyddio ar gyfer arddangos gwerthoedd newidynnau, llinynnau, neu ymadroddion. Oddiwrth yr uchod cynample, pryd bynnag y bydd unrhyw un o'r ddolen os-arall yn fodlon, yna bydd y log efelychydd yn arddangos ei $ priodolarddangos datganiad. Mae llinell newydd yn ddiofyn ar ddiwedd y tannau.
$arddangos (“amser = %t , A = %b, B = %b, C = % b”, $amser, A,B,C);
Bydd y nodau a grybwyllir yn y dyfyniadau yn cael eu hargraffu fel y maent. Mae'r llythyren ynghyd â % yn dynodi fformat y llinyn. Rydym yn defnyddio % b i gynrychioli data deuaidd. Gallwn ddefnyddio %d, % h,% o ar gyfer cynrychioli degol, hecsadegol, ac wythol, yn y drefn honno. Defnyddir y %g ar gyfer mynegi rhifau real. Bydd y rhain yn cael eu disodli gan y gwerthoedd y tu allan i'r dyfynbris yn y drefn a grybwyllwyd. Am gynample, bydd y datganiad uchod yn cael ei arddangos yn y log efelychu fel: amser = 20, A = 0, B = 1, C = 0
Tabl 1. Fformatau Tabl Verilog
| Dadl | Disgrifiad |
| % h, % H | Arddangos mewn fformat hecsadegol |
| %d, %D | Arddangos ar ffurf degol |
| %b, %B | Arddangos mewn fformat deuaidd |
| %m, %M | Arddangos enw hierarchaidd |
| %s, %S | Arddangos fel llinyn |
| %t, %T | Arddangos mewn fformat amser |
| %f, %F | Arddangos 'go iawn' mewn fformat degol |
| %e, % E | Arddangos 'go iawn' mewn fformat esbonyddol |
$arddangos yn bennaf yn argraffu y data neu'r newidyn fel y mae ar yr amrantiad hwnnw o'r amser hwnnw fel yr printf yn C. Rhaid inni grybwyll $arddangos am ba destyn bynnag sydd raid i ni view yn y log efelychiad.
- $amser
$amser yn dasg system a fydd yn dychwelyd amser presennol yr efelychiad.
- $monitor
$monitor yn monitro'r data neu'r newidyn y mae wedi'i ysgrifennu ar ei gyfer a phryd bynnag y bydd y newidyn yn newid, bydd yn argraffu
y gwerth newidiedig. Mae'n cyflawni effaith debyg o alw $display ar ôl pob tro y daw unrhyw un o'i ddadleuon
diweddaru. $monitor yn debyg i dasg sy'n cael ei silio i redeg yng nghefndir y prif edefyn sy'n monitro a
yn dangos newidiadau gwerth ei newidynnau dadl. $monitor sydd â'r un gystrawen â $arddangos.
$monitor(“ amser = %t, A = %b, B = %b, C = % b”, $amser, A,B,C);
O Ffigur 7 gallwch weld bod llinellau codau newydd wedi'u hychwanegu i hunanwerthuso'r fainc brawf. Mae lleoliad y $arddangos a $monitor bydd datganiadau mewn gwahanol adrannau o'r fainc brawf yn rhoi canlyniadau gwahanol (gweler Ffigur 8). $amser a grybwyllir yn y gosodiadau hyn yn argraffu yr amser y mae y gwerth yn cael ei argraffu ar ei gyfer. Ar yr un pryd uned yn dweud 170000, gallwn weld sut mae gwahaniaeth yn y gwerth ar gyfer A a B oherwydd y $arddangos a $monitor datganiadau.
Meddalwedd GTKWave
Mae GTKWave yn don GTK+ llawn sylw viewer ar gyfer Unix, Win32, a Mac OSX sy'n darllen LXT, LXT2, VZT, FST, a GHW files yn ogystal â VCD/EVCD safonol files ac yn caniatáu eu viewing. Ei swyddogol websafle yn http://gtkwave.sourceforge.net/ . GTKWave yw'r un a argymhellir viewer gan offeryn efelychu Icarus Verilog.
Unwaith y bydd y defnyddiwr wedi llwyddo i greu mainc brawf i brofi ymarferoldeb y dyluniad, gall y defnyddiwr nawr ddefnyddio meddalwedd GTKWave i view y tonffurfiau.
I lansio meddalwedd GTKWave i view y tonffurfiau, mae angen i'r defnyddiwr glicio ar y botwm Simulate Testbench ar frig y bar offer neu o'r brif ddewislen Offer → Efelychu → Efelychu Mainc Prawf. Os nad oes unrhyw wallau cystrawen yna yn dibynnu ar y dyluniad, dylid lansio'r GTKWave yn awtomatig neu bydd canlyniadau'r ysgogiadau yn y fainc brawf yn cael eu harddangos yn adran Logger y ffenestr.
Mae meddalwedd GTKWave yn agor y dymp fformat .vcdfile yn awtomatig. Nid yw ffenestr GTKWave yn dangos y tonffurf pan fydd yn agor. Mae hyn yn rhoi cyfle i'r defnyddiwr ddewis pa signalau y mae am eu gwneud view ac arsylwi. I ddewis y signal, mae angen i'r defnyddiwr arddangos, mae angen i'r defnyddiwr glicio ar enw eu modiwl / enghraifft ar ochr chwith y ffenestr o dan y tab SST. Trwy glicio ar + pob achos, gallwch weld y signalau sy'n gysylltiedig â'r achos hwnnw yn yr adran waelod. Yna gallwch lusgo a gollwng y signal dymunol neu glicio ddwywaith arnynt i'w harddangos yn y ffenestr Signals. Gallwch hefyd ddewis pob un (CTRL + A) a'u mewnosod i'r ffenestr signalau (gweler Ffigur 9).
Mae'r signalau bellach yn cael eu hychwanegu at y ffenestr signal ond nid yw wedi'i efelychu eto. Ar ôl ychwanegu'r signalau dymunol i'r ffenestr signal, cliciwch ar
i ffitio'r signalau i led presennol y ffenestr ac yna ail-lwytho'r signalau o'r ail-lwytho
symbol yn bresennol ar y bar offer. Nawr gallwch chi weld y signalau gyda'u gwerthoedd priodol.
Gwerthoedd Signal
Yn ddiofyn, mae gwerthoedd y signalau mewn fformat hecsadegol ac mae'r holl donnau wedi'u lliwio'n wyrdd (os ydynt yn rhedeg yn gywir).
Gall defnyddiwr newid priodweddau'r signal hyn trwy dde-glicio ar y signal a dewis Fformat Data neu Fformat Lliw. Gall defnyddiwr hefyd fewnosod signal gwag i wneud adrannau rhwng grŵp o signalau. Pan fydd gennych y canlyniad optegol a ddymunir, gallwch arbed eich ffurfweddiadau trwy fynd File → Ysgrifennu Cadw File.
Bar Offer GTKWave
Mae'r bar offer (gweler Ffigur 10) yn caniatáu i'r defnyddiwr gyflawni swyddogaethau sylfaenol ar gyfer y signal. Gadewch inni drafod pob opsiwn ar y bar offer o'r chwith i'r dde.
- Dewisiadau Dewislen: O dan yr opsiwn hwn gallwn view holl nodweddion amrywiol y meddalwedd y gellir eu defnyddio i chwarae o gwmpas gyda'r meddalwedd. Ymdrinnir â'r manylion o dan yr opsiwn dewislen hwn yn Adran 8 y canllaw defnyddiwr hwn.
- Torri Olion: Fe'i defnyddir i ddileu / torri'r signal dethol o'r ffenestr signal
- Copïo Olion: Fe'i defnyddir i gopïo'r signal a ddewiswyd o'r ffenestr signal
- Gludo Olion: Gellir gludo'r olrhain wedi'i gopïo / torri mewn lleoliad gwahanol yn y ffenestr signal
- Chwyddo Ffit: Fe'i defnyddir i ffitio'r signalau yn ôl maint y ffenestr y mae'r defnyddiwr yn dewis ei harddangos
- Chwyddo i Mewn: Fe'i defnyddir i chwyddo yn y ffenestr signal
- Chwyddo Allan: Fe'i defnyddir i chwyddo allan y ffenestr signal
- Chwyddo Dadwneud: fe'i defnyddir i ddadwneud y chwyddo i mewn/allan ar y ffenestr signal
- Chwyddo i Ddechrau: bydd hyn yn chwyddo ffenestr y signal, gan ddangos amser cychwyn y signalau.
- Chwyddo i Ddiwedd: bydd hyn yn chwyddo ffenestr y signal sy'n dangos amser gorffen y signalau
- Dod o hyd i ymyl blaenorol: Mae hyn yn symud y marciwr i'r ochr chwith gan nodi'r ymyl blaenorol
- Dod o hyd i ymyl nesaf: Mae hyn yn symud y marciwr i'r dde gan nodi'r ymyl nesaf
- Sgroliwch bond is/uwch: gan ddefnyddio hwn gallwn osod y ffrâm amser y mae'r defnyddiwr am ei arddangos. Am gynampLe, gallwn osod y ffrâm amser i 0 eiliad i 500 ns, bydd yn arddangos y signalau o dan y cyfnod hwnnw yn unig.
- Ail-lwytho: Mae'r ail-lwytho yn cael ei wasgu pryd bynnag y bydd newid i'r signal sy'n cael ei arddangos. Bydd yn ail-lwytho ac yn arddangos y signal yn ôl y paramedrau newydd. Am gynample, ar ôl newid ffrâm amser y signal, mae angen inni ail-lwytho'r signal i arddangos y signal yn y ffrâm amser gosod newydd.
Dewisiadau Dewislen
O gornel chwith uchaf meddalwedd GTKWave, gall defnyddiwr gyrchu'r opsiynau dewislen trwy glicio ar y tair llinell fertigol (gweler Ffigur 11). Gall y defnyddiwr ddod o hyd i'r opsiynau canlynol o dan yr opsiynau Dewislen:
File
Mae'r File mae'r is-ddewislen yn cynnwys eitemau amrywiol sy'n ymwneud â chyrchu files, mewnforio-allforio VCD files, argraffu, a darllen/ysgrifennu files ac ymadael.
Golygu
Defnyddir yr is-ddewislen Golygu i gyflawni swyddogaethau cyfleustodau amrywiol megis newid cynrychiolaeth data gwerthoedd yn yr is-ffenestr tonnau. Gan ddefnyddio'r opsiynau o dan yr is-ddewislen Golygu, gall y defnyddiwr newid fformat data'r signalau, eu haildrefnu, eu symud, eu tocio, eu hamlygu, grwpio signalau, rhoi sylwadau ar signalau, newid lliw y signalau, ac ati.
Chwilio
Defnyddir yr is-ddewislen Chwilio i wneud chwiliadau ar enwau a gwerthoedd net. Mae'n helpu i gyflawni swyddogaethau ar wahanol lefelau hierarchaeth y signalau ac achosion yn y VCD file.
Amser
Mae'r is-ddewislen amser yn cynnwys uwch-set o'r swyddogaethau a gyflawnir gan y botymau Navigations a'r Panel Statws.
Mae'n galluogi swyddogaethau syml, cysylltiedig ag amser, fel chwyddo, symud i bwynt amser penodol, symud y signal i gyfeiriad penodol, ac ati.
Marciwr
Defnyddir yr is-ddewislen marcio i berfformio amrywiol driniaethau ar y marciwr yn ogystal â rheoli sgrolio oddi ar y sgrin.
Mae'n galluogi ymarferoldeb ychwanegu nifer o farcwyr ar y ffenestr signal. Caniateir uchafswm o 26 o farcwyr enwau a rhaid i'r amseroedd i bawb fod yn wahanol.
a. I ychwanegu Marcwyr yn y ffenestr signal
Cliciwch ar y chwith ar y pwynt gofynnol lle rydych am i'r Marciwr gael ei osod a gwasgwch ALT + N. Bydd hyn yn gosod marciwr a enwir (A,B,C, ac ati) ar y pwynt gofynnol. Gall defnyddiwr barhau i wneud hyn ar gyfer 26 o leoliadau amser gwahanol.
I gymharu'r gwerth amser ym mhob un o'r marcwyr lleoedd, Dewislen → Marcwyr → Dangos Data Marciwr Newid.
Bydd hyn yn agor ffenestr gyda'r gwerth amser ym mhob Marciwr. Gall y defnyddiwr nodi'r gwerth amser â llaw ar bob marciwr a osodir a'u tynnu i gyfrifo'r gwahaniaeth amser rhwng 2 farciwr.
b. I dynnu Marciwr yn y ffenestr signal
Gall defnyddiwr fynd i Ddewislen → Marcwyr → Casglu Marciwr a Enwir. Bydd hyn yn dileu'r Marciwr a enwir ddiwethaf a osodwyd yn y ffenestr signal. Gall defnyddiwr gael gwared ar yr holl Farcwyr a enwir trwy fynd i Ddewislen → Marcwyr → Casglu Pob Marciwr a Enwir (Ffigur 12).
Yn Ffigur 13, gallwn weld sut mae lliwiau'r signal wedi'u newid. Gallwch hefyd arsylwi Signal Gwag wedi'i ychwanegu at y ffenestr signal yn ogystal â sylw - Signal Blank.
Sylwch hefyd ar bresenoldeb 6 Marciwr a Enwir (A – E) a chywasgiad y gwerth amser rhwng y Marcwyr hyn yn ps.
View
Mae'r View defnyddir is-ddewislen i reoli nodweddion amrywiol sy'n ymdrin â rendro graffigol o eitemau statws yn ogystal â gwerthoedd yn yr is-ffenestr signal. O'r ddewislen hon, gallwch chi drosi'r ffenestr signal i Ddu a Gwyn neu o liw hefyd. Mae'r View submenu hefyd yn eich galluogi i newid yr amser Dimensiwn yn amrywio o eiliadau (eiliadau) i ficoseconds (fs). Gall y defnyddiwr ddod o hyd i'r opsiwn hwn View → Graddfa i Amser Dimensiwn → fs.
Help
Mae'r is-ddewislen cymorth yn cynnwys opsiynau ar gyfer galluogi cymorth ar-lein yn ogystal ag arddangos gwybodaeth fersiwn rhaglen.
Casgliad
Crëwyd y ddogfen hon i gynorthwyo'r defnyddiwr i efelychu eu dyluniad yn llwyddiannus a gwirio'r swyddogaeth trwy gywiro drafftio'r fainc brawf angenrheidiol a defnyddio Icarus Verilog ynghyd â GTKWave i arddangos y tonffurfiau ac arsylwi'r canlyniadau.
Hanes Adolygu
| Adolygu | Dyddiad | Disgrifiad |
| 1.00 | Mai 20, 2024 | Rhyddhad cychwynnol. |
R19US0011EU0100 Rev.1.0
Mai 20, 2024
© 2024 Renesas Electronics
Dogfennau / Adnoddau
 |
Efelychu Meddalwedd RENESAS ForgeFPGA [pdfCanllaw Defnyddiwr REN_r19us0011eu0100, Efelychu Meddalwedd ForgeFPGA, Meddalwedd ForgeFPGA, ForgeFPGA, Efelychu ForgeFPGA, Efelychu Meddalwedd, Efelychu, Meddalwedd |