RENESAS ForgeFPGA softverska simulacija

Važne informacije

Simulacija je tehnika primjene različitih ulaznih poticaja na dizajn u različito vrijeme kako bi se provjerilo ponaša li se RTL kod na predviđeni način. Koristi se za provjeru robusnosti dizajna. Simulacija omogućuje korisniku da view vremenski dijagram povezanih signala kako bi se razumjelo kako je opis dizajna u dizajnu file ponaša se.

Ispitni stolovi su dijelovi koda koji se koriste za simulaciju. Jednostavan ispitni uređaj instancirat će jedinicu pod testom (UUT) i pokrenuti ulaz. Softver Go Configure koristi Icarus Verilog (iVerilog) i GTKWave za promatranje simulacijskih valnih oblika s podražajem danim u ispitnom stolu.

Ovaj dokument opisuje korake koje je potrebno poduzeti tijekom instaliranja Icarusa na vaš sustav i kako pokrenuti uspješnu simulaciju.

Instaliranje Icarus Veriloga

a. Instalirajte najnoviju verziju Icarus Veriloga (IVerilog) s https://bleyer.org/icarus/
b. Obavezno dodajte IVerilog u PATH i pustite ga da instalira GTKWave (Pogledajte sliku 1)

c. Otvorite Go Configure Software i odaberite dio: SLG47910(Rev BB) da otvorite Forge Workshop (vidi sliku 2).

d. Kliknite na FPGA Editor u sredini alatne trake na vrhu ili korisnik također može dvaput kliknuti na strukturu FPGA Core u sredini prozora.

e. Otvara se novi prozor pod nazivom Radionica kovačnice. Na alatnoj traci izbornika na vrhu kliknite na Opcije → Postavke. U dijaloškom okviru Postavke idite na Alati pod karticom Korisničke postavke. Poništite odabir okvira Koristi “okruženje sustava” za Icarus Verilog i GTKWave. Dodajte put do Iverilog i GTKWave spremljenih u vašem sustavu u zadani prostor (pogledajte sliku 4).

Spremni ste za simulaciju testnog stola i gornji koraci osiguravaju da se GTKWave automatski pokrene prilikom simulacije testnog stola na softveru Go Configure.

Testna klupa

Najvažniji korak u uspješnoj implementaciji bilo kojeg sustava je provjera dizajna i njegove funkcionalnosti. Provjera složenog sustava nakon implementacije hardvera nije mudar izbor. Neučinkovit je u smislu novca, vremena i resursa. Dakle, u slučaju FPGA, ispitni uređaj se koristi za testiranje izvornog koda Veriloga.

Pretpostavimo da imamo ulaz od 11 bita i želimo testirati uređaj na sve moguće vrijednosti kombinacije ulaza, tj. (211). Kako se radi o jako velikom broju kombinacija, nemoguće ga je ručno testirati. U takvim slučajevima, ispitni stolovi su vrlo korisni jer možete automatski testirati dizajn za sve moguće vrijednosti i time potvrditi pouzdanost dizajna testa. Verilog Testbenches koriste se za simulaciju i analizu dizajna bez potrebe za bilo kakvim fizičkim hardverskim uređajem.

Dizajn koji se testira, skraćeno DUT, sintetizirajući je modul funkcionalnosti koju želimo testirati. Drugim riječima, dizajn strujnog kruga želimo testirati. Možemo opisati naš DUT pomoću jednog od tri stila modeliranja u Verilogu – na razini vrata, protoka podataka ili bihevioralnog.

Ispitni uređaj nije moguće sintetizirati, stoga se koristi samo u svrhe simulacije. To omogućuje korisniku korištenje cijelog niza Verilogovih konstrukcija, npr. ključnih riječi kao što su "za", "$display" i "$monitor" itd. za pisanje testnih stolova. Jednostavan ispitni uređaj instancirat će jedinicu pod testom (UUT) ili uređaj pod testom (DUT) i pokrenuti ulaze.

Razumijevanje testnog stola

Definicija vremenske skale u Testbenchu

Prilikom simulacije, softver mora znati kako je vrijeme definirano. Jedinica odgode određena je pomoću direktive `timescale, koja specificira vremensku jedinicu i preciznost za module koji je slijede. Vremenska skala pomaže u određivanju što #1 znači u smislu vremena. # se koristi za definiranje kašnjenja koje treba uvesti u sustav u skladu s vremenskom jedinicom navedenom u vremenskoj skali. Dakle, #1 znači 1 ns odgode ako je time_unit u ns.

Sintaksa:
`vremenska skala / /

time_unit je količina vremena koju predstavlja kašnjenje #1. Baza time_precision predstavlja koliko decimalnih točaka preciznosti treba koristiti u odnosu na vremenske jedinice. (Pogledajte redak 23 na slici 5)

Možemo koristiti konstrukte vremenske skale za korištenje različitih vremenskih jedinica u istom dizajnu. Korisnik treba zapamtiti da se specifikacije kašnjenja ne mogu sintetizirati i ne mogu se pretvoriti u hardversku logiku. Funkcije kašnjenja u potpunosti su u svrhu simulacije. $vrijeme i $stvarnom vremenu funkcije sustava vraćaju trenutno vrijeme, a zadani format izvješćivanja može se promijeniti s drugim zadatkom sustava $timeformat.

Exampono: 

`vremenska skala 10us/100ns
`vremenska skala 1ns/1ps
#10 reset = 1; // odgađa signal za 10 ns
#0.49 $display( “T = %0t at Time #0.49”, $realtime) ;

Navedeno kašnjenje je #0.49 što je manje od pola jedinice vremena. Međutim, vremenska preciznost određena je na 1 ps i stoga simulator ne može biti manji od 1 ns, što ga čini zaokruživanjem dane izjave o kašnjenju i daje 0 ns. Dakle, ova izjava ne osigurava nikakvu odgodu.

Dnevnik simulacije: 

T = 1 u vremenu #0.49

Deklaracija modula

Deklaracija modula u bilo kojem ispitnom stolu razlikuje se od glavnog koda Veriloga. U ispitnom stolu, modul je deklariran bez ikakvih priključaka terminala zajedno s njim. (Pogledajte redak 25 na slici 5)

Sintaksa: 

modul ;

Nakon deklaracije modula slijedi definiranje ulaznih i izlaznih signala definiranih ranije u glavnom projektu file.
Koristimo dvije vrste signala za upravljanje i praćenje signala tijekom simulacije. Tip podataka reg držat će vrijednost dok mu se ne dodijeli nova vrijednost. Ovom tipu podataka može se dodijeliti vrijednost samo u uvijek ili početnom bloku.
Vrsta podataka žice je kao fizička veza. Sadržat će vrijednost koju pokreće priključak, naredba dodjele ili reg. Ovaj tip podataka ne može se koristiti u početnom ili uvijek bloku. Bilo koji parametar i deklaracija cijelog broja također se rade u ovom odjeljku.

Exampono:
Reg a,b; // unos u HDL kod definiran je kao reg u testnoj tabli
Žica y; // izlazni signal u HDL-u je definiran kao žica u ispitnom stolu

DUT Instancija

Svrha testnog stola je provjeriti radi li naš DUT modul. Stoga moramo instancirati naš dizajnerski modul u testni modul.

Sintaksa: 

(. (signal1), . signal1>(signal2));

Exampono:

ALU d0 (.a(a), // signal “a” u ALU treba biti spojen na “a” u ALU_tb modulu
.b(b), // signal “b” u ALU treba biti spojen na “b” u ALU_tb modulu
.c(c)) ;// signal “c” u ALU treba biti spojen na “c” u ALU_tb modulu

Instancirali smo DUT modul ALU na testni modul. Naziv instance (d0) je izbor korisnika. Signali s točkom "." ispred njih su nazivi za signale unutar ALU modula, dok je žica ili reg na koji se spajaju u testnom stolu pored signala u zagradi (). Preporuča se kodirati svaku vezu porta u zasebnom retku tako da će svaka poruka o pogrešci kompilacije ispravno ukazivati ​​na broj retka u kojem se pogreška dogodila. Budući da su te veze uspostavljene imenom, redoslijed kojim se pojavljuju nije bitan.

Instanciranje DUT-a također se može napraviti za module gdje modul testnog stola ima različite nazive signala. Ispravno mapiranje signala je ono što je važno kod instanciranja.

Example: 

ALU d0 (.a(A), // signal “a” u ALU treba biti spojen na “A” u ALU_tb modulu
.clk(clock), // signal “clk” u ALU treba biti spojen na “clock” ALU_tb modul
.out(OUT)); // signal “out” u ALU treba biti spojen na “OUT” u modulu ALU_tb

Uvijek & Inicijalni blok u ispitnom stolu

Postoje dva uzastopna bloka u Verilogu, početni i uvijek. Upravo u tim blokovima primjenjujemo podražaj.

Inicijalni blok

Početni blok koji se izvršava samo jednom i završava kada se izvrši zadnji redak bloka. Podražaj se upisuje u početni blok. (Pogledajte redak 54-72 na slici 5)

Sintaksa:
..
početni početak
$smetlištefile();
$dumpvars();
..(unesite poticaj)
kraj

inicijalni blok počinje svoje izvršavanje na početku simulacije u trenutku t = 0. Počevši od prve linije između početka i kraja, svaka linija se izvršava od vrha do dna dok se ne postigne odgoda. Kada se dostigne odgoda, izvršenje ovog bloka čeka dok vrijeme odgode (10-vremenskih jedinica) ne prođe i zatim ponovno počinje s izvršenjem.
Korisnik može definirati podražaje pomoću petlji (for, while, if-else) i unutar ovog početnog bloka umjesto ručnog unosa svih kombinacija.

 

Example:
Početni početak
A = 0; b = 0; // početak izvršenja
#10 a = 0; b = 1; // izvršenje je u t = 10-jedinica vremena
#10 a = 1; b = 0; // izvršenje je u t = 20-jedinica vremena
kraj

deponirati Files

Još jedna stvar koju treba imati na umu je deklaracija $odlagalištefiles i $dumpvari unutar početnog bloka (pogledajte liniju 55-56 na slici 5). $odlagalištefile koristi se za ispis promjena u vrijednostima mreža i registara u a file koji je naveden kao njegov argument.

Na primjerampono:

$odlagalištefile("alu_tb.vcd");

izbacit će promjene u a file pod nazivom alu_tb.vcd. Promjene se bilježe u a file pod nazivom VCD file koji označava deponiju promjene vrijednosti. VCD (dump promjene vrijednosti) pohranjuje sve informacije o promjenama vrijednosti. Ne možemo imati više od jednog $dumpafile izjave u Verilog simulaciji.

$dumpvari koristi se za određivanje koje varijable treba odbaciti (u file spominje $dumpfile). Najjednostavniji način korištenja je bez ikakvih argumenata. Opća sintaksa $dumpvars je

$dumpvari ( <, >);

U osnovi možemo odrediti koji će moduli i koje varijable u modulima biti izbačeni. Najjednostavniji način za korištenje ovoga je postavljanje razine na 0 i naziva modula kao gornjeg modula (obično gornji testni modul).

$dumpvari(0, alu_tb);

Kada je razina postavljena na 0, a naveden je samo naziv modula, izbacuje SVE varijable tog modula i sve varijable u SVIM modulima niže razine koje instancira ovaj gornji modul. Ako bilo koji modul nije instanciran ovim gornjim modulom, tada njegova varijabla neće biti pokrivena. Još jedna stvar, deklaracija $odlagalištefile mora doći prije $dumpvars ili bilo kojeg drugog sistemskog zadatka koji specificira dump. Ove deponije files mora biti deklariran prije unosa podražaja inače, nikakva vrijednost neće biti spremljena u ovim ispisima files.

Uvijek blokiraj

Suprotno početnim naredbama, uvijek blok se ponavlja, iako izvršenje počinje u trenutku t = 0. Na primjerampDakle, taktni signal je bitan za rad sekvencijalnih sklopova kao što su flip-flopovi. Potrebno ga je kontinuirano opskrbljivati. Dakle, možemo napisati kod za rad sata u ispitnom stolu kao (pogledajte liniju 52 na slici 5):

uvijek
#10 clk = ~clk;
krajnji modul

Gornja izjava se izvršava nakon 10 ns počevši od t = 0. Vrijednost clk će se obrnuti nakon 10 ns od prethodne vrijednosti. Dakle, generira taktni signal širine impulsa od 20 ns. Stoga ova izjava generira signal frekvencije 50 MHz. Važno je napomenuti da se inicijalizacija signala vrši prije uvijek bloka. Ako ne napravimo dio inicijalizacije, clk signal će biti x od t – 0, a nakon 10 ns, bit će invertiran na drugi x.

Ispitna ploča za samoprovjeru

Ispitni uređaj za samoprovjeru uključuje izjavu za provjeru trenutnog stanja.

• $prikaz Zadaci sustava uglavnom se koriste za prikaz poruka o otklanjanju pogrešaka radi praćenja tijeka simulacije

početni početak
A = 0; b = 0; c = 0; #10; // primijeni unos, čekaj
if( y ! == 1) početi
$display( “000 nije uspjelo”); //provjeriti
c = 1; #10 ; //primijeni unos, čekaj
kraj
inače ako ( y ! == 0) početi
$display(“001 nije uspio”) // provjera
b = 1; c = 0; #10 ; kraj
inače ako (y!==0)
$prikaz (“ 010 nije uspjelo”); //provjeriti
kraj
krajnji modul

$prikaz koristi se za prikaz vrijednosti varijabli, nizova ili izraza. Iz gornjeg prample, kad god je bilo koja od if-else petlje zadovoljena, tada će dnevnik simulatora prikazati odgovarajuće $prikaz izjava. Na kraju nizova standardno je novi red.

$prikaz ("vrijeme = %t, A = %b, B = %b, C = % b", $vrijeme, A, B, C);

Znakovi spomenuti u navodnicima bit će ispisani kakvi jesu. Slovo uz % označava format niza. Koristimo %b za predstavljanje binarnih podataka. Možemo koristiti %d, %h, %o za predstavljanje decimalnog, heksadecimalnog, odnosno oktalnog. %g se koristi za izražavanje realnih brojeva. One će biti zamijenjene vrijednostima izvan citata navedenim redoslijedom. Na primjerample, gornja izjava bit će prikazana u dnevniku simulacije kao: vrijeme = 20, A = 0, B =1, C = 0

Stol 1. Verilog formati tablica

Argument	Opis
%h, %H	Prikaz u heksadecimalnom formatu
%d, %D	Prikaz u decimalnom obliku
%b, %B	Prikaz u binarnom formatu
%m, %M	Prikaz hijerarhijskog imena
%s, %S	Prikaži kao niz
%t, %T	Prikaz u formatu vremena
%f, %F	Prikaži 'stvarno' u decimalnom formatu
%e, %E	Prikaži 'stvarno' u eksponencijalnom formatu

$prikaz uglavnom ispisuje podatke ili varijable onakvima kakvi jesu u tom trenutku tog vremena kao printf u C-u. Moramo spomenuti $prikaz za koji god tekst moramo view u dnevniku simulacije.

• $vrijeme

$vrijeme je zadatak sustava koji će vratiti trenutno vrijeme simulacije.

• $monitor

$monitor nadzirat će podatke ili varijable za koje je napisan i kad god se varijabla promijeni, ispisat će se
promijenjenu vrijednost. Postiže sličan učinak pozivanja $display nakon svakog dobivanja bilo kojeg od njegovih argumenata
ažuriran. $monitor je poput zadatka koji se pokreće u pozadini glavne niti koja nadzire i
prikazuje promjene vrijednosti svojih varijabli argumenata. $monitor ima istu sintaksu kao $prikaz.

$monitor(“vrijeme = %t, A = %b, B = %b, C = %b”, $vrijeme, A, B, C);

Na slici 7 možete primijetiti da su dodani novi redovi kodova za samoprocjenu ispitnog stola. Postavljanje $prikaz i $monitor izjave u različitim dijelovima testnog stola dat će različite rezultate (vidi sliku 8). $vrijeme navedeno u ovim izjavama ispisuje vrijeme za koje se vrijednost ispisuje. U istoj vremenskoj jedinici recimo 170000, možemo vidjeti kako postoji razlika u vrijednosti za A i B zbog $prikaz i $monitor izjave.

GTKWave softver

GTKWave je potpuno opremljen GTK+ val viewer za Unix, Win32 i Mac OSX koji čita LXT, LXT2, VZT, FST i GHW files kao i standardni VCD/EVCD files i dopušta njihovu viewing. Službeno je webstranica je na http://gtkwave.sourceforge.net/ . Preporuča se GTKWave viewer by Icarus Verilog alat za simulaciju.

Nakon što je korisnik uspješno kreirao ispitni uređaj za testiranje funkcionalnosti dizajna, korisnik sada može koristiti softver GTKWave za view valne oblike.

Za pokretanje softvera GTKWave za view valnih oblika, korisnik treba kliknuti gumb Simulate Testbench na vrhu alatne trake ili iz glavnog izbornika Tools→Simulation→Simulate Testbench. Ako nema grešaka u sintaksi, ovisno o dizajnu, GTKWave bi se trebao automatski pokrenuti ili će se rezultati podražaja u testnom stolu prikazati u odjeljku Logger prozora.

Softver GTKWave otvara dump .vcd formatafile automatski. Prozor GTKWave ne prikazuje valni oblik kada se otvori. Ovo daje korisniku priliku da odabere koje signale želi view i promatrati. Za odabir signala, korisnik treba prikazati, korisnik mora kliknuti na naziv svog modula/instance na lijevoj strani prozora ispod kartice SST. Klikom na + svake instance, možete vidjeti signale koji su povezani s tom instancom u donjem dijelu. Zatim možete povući i ispustiti željeni signal ili dvaput kliknuti na njih kako bi se prikazali u prozoru Signali. Također možete odabrati sve (CTRL + A) i umetnuti ih u prozor signala (vidi sliku 9).

Signali su sada dodani u prozor signala, ali tek treba biti simuliran. Nakon dodavanja željenih signala u prozor signala kliknite na kako biste prilagodili signale trenutnoj širini prozora, a zatim ponovno učitajte signale iz ponovnog učitavanja simbol prisutan na alatnoj traci. Sada možete vidjeti signale s njihovim odgovarajućim vrijednostima.

Vrijednosti signala

Prema zadanim postavkama, vrijednosti signala su u heksadecimalnom formatu i svi su valovi obojeni zeleno (ako se ispravno izvode).

Korisnik može promijeniti svojstva ovih signala desnim klikom na signal i odabirom Data Format ili Color Format. Korisnik također može umetnuti prazan signal kako bi napravio dijelove između grupa signala. Kada dobijete željeni optički rezultat, možete spremiti svoje konfiguracije tako da odete File → Napiši Spremi File.

Alatna traka GTKWave

Alatna traka (vidi sliku 10) omogućuje korisniku izvođenje osnovnih funkcija za signal. Razmotrimo svaku opciju na alatnoj traci slijeva nadesno.

1. Opcije izbornika: Pod ovom opcijom možemo view sve različite značajke softvera koje se mogu koristiti za igru ​​sa softverom. Pojedinosti pod ovom opcijom izbornika obuhvaćene su Odjeljkom 8 ovog korisničkog priručnika.
2. Tragovi rezova: Koristi se za brisanje/rezanje signala odabira iz prozora signala
3. Kopiraj tragove: Koristi se za kopiranje odabranog signala iz prozora signala
4. Zalijepi tragove: Kopirani/izrezani trag može se zalijepiti na drugo mjesto u prozoru signala
5. Zoom Fit: Koristi se za prilagođavanje signala prema veličini prozora koji korisnik odabere za prikaz
6. Povećaj: Koristi se za zumiranje prozora signala
7. Smanji: Koristi se za smanjivanje prozora signala
8. Zoom Undo: koristi se za poništavanje povećanja/smanjivanja na prozoru signala
9. Zumiraj za početak: ovo će zumirati prozor signala, prikazujući vrijeme početka signala.
10. Zumiraj do kraja: ovo će zumirati prozor signala koji prikazuje vrijeme završetka signala
11. Pronađite prethodni rub: Ovo pomiče marker na lijevu stranu označavajući prethodni rub
12. Pronađite sljedeći rub: Ovo pomiče marker udesno označavajući sljedeći rub
13. Pomaknite donju/gornju vezu: koristeći ovo možemo postaviti vremenski okvir u kojem korisnik želi prikazati. Na primjerample, možemo postaviti vremenski okvir na 0 s do 500 ns, prikazat će signale samo u tom trajanju.
14. Ponovno učitati: Ponovno učitavanje se pritisne kad god dođe do promjene prikazanog signala. Ponovno će učitati i prikazati signal prema novim parametrima. Na primjerample, nakon promjene vremenskog okvira signala, moramo ponovno učitati signal za prikaz signala u novom postavljenom vremenskom okviru.

Opcije izbornika

Iz gornjeg lijevog kuta softvera GTKWave korisnik može pristupiti opcijama izbornika klikom na tri okomite crte (vidi sliku 11). Korisnik može pronaći sljedeće opcije pod opcijama izbornika:

File

The File podizbornik sadrži razne stavke vezane uz pristup files, uvoz-izvoz VCD-a files, ispis i čitanje/pisanje files i izlazak.

Uredi

Podizbornik Uredi koristi se za izvođenje raznih pomoćnih funkcija kao što je promjena prikaza podataka vrijednosti u podprozoru vala. Koristeći opcije pod podizbornikom Uredi, korisnik može promijeniti format podataka signala, preuređivati ​​ih, pomicati, skraćivati, označavati, grupirati signale, komentirati signale, mijenjati boju signala itd.

Traži

Podizbornik Pretraživanje koristi se za pretraživanje naziva mreža i vrijednosti. Pomaže u izvođenju funkcija na različitim razinama hijerarhije signala i instanci u VCD-u file.

Vrijeme

Podizbornik vremena sadrži nadskup funkcija koje obavljaju gumbi Navigacija i Statusna ploča.
Omogućuje jednostavne, vremenske funkcije poput zumiranja, pomicanja na određenu vremensku točku, pomicanja signala u određenom smjeru itd.

Marker

Podizbornik markera koristi se za izvođenje raznih manipulacija na markeru, kao i za kontrolu pomicanja izvan zaslona.
Omogućuje funkcionalnost dodavanja brojnih markera na prozor signala. Dopušteno je najviše 26 oznaka imena i vremena za sve moraju biti različita.

a. Za dodavanje markera u prozor signala
Kliknite lijevom tipkom miša na traženu točku gdje želite postaviti marker i pritisnite ALT + N. Ovo će postaviti imenovani marker (A,B,C, itd.) na traženu točku. Korisnik to može nastaviti činiti za 26 različitih vremenskih lokacija.
Za usporedbu vremenske vrijednosti na svim oznakama mjesta, Izbornik → Markeri → Prikaži promjenu podataka markera.
Ovo će otvoriti prozor s vremenskom vrijednošću na svakom markeru. Korisnik može ručno zabilježiti vremensku vrijednost na svakom postavljenom markeru i oduzeti ih kako bi izračunao vremensku razliku između 2 markera.
b. Za uklanjanje markera u prozoru signala

Korisnik može otići na Izbornik → Markeri → Prikupi imenovani marker. Ovo će ukloniti zadnji marker postavljen u prozor signala. Korisnik može ukloniti sve imenovane markere odlaskom na Izbornik → Markeri → Prikupi sve imenovane markere (Slika 12).

Na slici 13 možemo vidjeti kako su se promijenile boje signala. Prazan signal možete također vidjeti u prozoru signala uz komentar – Prazan signal.
Također obratite pažnju na prisutnost 6 imenovanih oznaka (A – E) i računanje vremenske vrijednosti između ovih oznaka u ps.

View

The View podizbornik se koristi za kontrolu raznih atributa koji se bave grafičkim prikazom statusnih stavki kao i vrijednostima u podprozoru signala. Iz ovog izbornika možete pretvoriti prozor signala u crno-bijeli ili u boji. The View podizbornik vam također omogućuje promjenu vremenske dimenzije u rasponu od sekundi (sekundi) do fikosekundi (fs). Korisnik može pronaći ovu opciju View → Skala prema vremenskoj dimenziji → fs.

Pomoć

Podizbornik pomoći sadrži opcije za omogućavanje mrežne pomoći kao i prikaz informacija o verziji programa.

Zaključak

Ovaj dokument je stvoren kako bi pomogao korisniku u uspješnoj simulaciji njihovog dizajna i provjeri funkcionalnosti ispravljanjem nacrta potrebnog ispitnog stola i korištenjem Icarus Veriloga zajedno s GTKWaveom za prikaz valnih oblika i promatranje rezultata.

Povijest revizija

Revizija	Datum	Opis
1.00	20. svibnja 2024	Početno izdanje.

R19US0011EU0100 Rev.1.0
20. svibnja 2024
© 2024 Renesas Electronics

Dokumenti / Resursi

RENESAS ForgeFPGA softverska simulacija [pdf] Korisnički priručnik REN_r19us0011eu0100, ForgeFPGA softverska simulacija, ForgeFPGA softver, ForgeFPGA, ForgeFPGA simulacija, softverska simulacija, simulacija, softver

Reference

• korisnički priručnik