RENESAS ForgeFPGA Software Simulazioa

Informazio garrantzitsua

Simulazioa diseinuari sarrera-estimulu desberdinak une desberdinetan aplikatzeko teknika bat da, RTL kodeak nahi den moduan jokatzen duen egiaztatzeko. Diseinuaren sendotasuna egiaztatzeko erabiltzen da. Simulazioak erabiltzaileari aukera ematen dio view erlazionatutako seinaleen denbora-diagrama diseinuan nola deskribatzen den ulertzeko file portatzen da.

Testbenches simulaziorako erabiltzen diren kode zatiak dira. Proba-banku sinple batek Proba Unitatea (UUT) instantziatuko du eta sarrera gidatuko du. Go Configure softwareak Icarus Verilog (iVerilog) eta GTKWave erabiltzen ditu simulazio-uhinak proba-bankuan emandako estimuluarekin behatzeko.

Dokumentu honek Icarus zure sisteman instalatzean eman beharreko urratsak eta simulazio arrakastatsu bat nola exekutatu deskribatzen du.

Icarus Verilog instalatzen

a. Instalatu Icarus Verilog-en (IVerilog) azken bertsioa https://bleyer.org/icarus/
b. Ziurtatu IVerilog PATH-era gehitzen duzula eta utzi GTKWave instalatzen (Ikus 1. irudia)

c. Ireki Go Configure Software eta hautatu pieza: SLG47910(Rev BB) Forge Workshop irekitzeko (ikus 2. irudia).

d. Egin klik goiko tresna-barraren erdian dagoen FPGA Editorean edo erabiltzaileak leihoaren erdian dagoen FPGA Core egituran klik bikoitza ere egin dezake.

e. Forge Workshop izeneko leiho berri bat irekitzen da. Goiko menuko tresna-barran, egin klik Aukerak → Ezarpenak aukeran. Ezarpenak elkarrizketa-koadroan, joan Tresnak atalera Erabiltzaileen ezarpenak fitxan. Deshautatu Erabili "sistemaren ingurunea" koadroa bai Icarus Verilog eta GTKWaverentzat. Gehitu zure sisteman gordetako Iverilog eta GTKWave-rako bidea emandako espazioan (ikus 4. irudia).

Proba-bankua simulatzeko prest zaude eta goiko urratsek ziurtatzen dute GTKWave automatikoki abiarazten dela Go Configure softwarean proba-bankua simulatzean.

Proba-bankua

Edozein sistema arrakastaz ezartzeko urrats erabakigarriena diseinua eta bere funtzionaltasuna egiaztatzea da. Hardwarea ezarri ondoren sistema konplexu bat egiaztatzea ez da aukera egokia. Ez da eraginkorra diruari, denborari eta baliabideei dagokienez. Horregatik, FPGAren kasuan, testbench bat erabiltzen da Verilog iturburu kodea probatzeko.

Demagun 11 biteko sarrera bat dugula eta gailua probatu nahi dugula sarrera-konbinazio-balio posible guztientzat, hots (211). Konbinazio kopuru handia denez, ezinezkoa da eskuz probatzea. Kasu horietan, proba-bankuak oso erabilgarriak dira, diseinua automatikoki probatu dezakezulako balio posible guztietarako eta, beraz, proba-diseinuaren fidagarritasuna berresteko. Verilog Testbenches diseinuak simulatzeko eta aztertzeko erabiltzen dira hardware-gailu fisikorik behar izan gabe.

Proba egiten ari den diseinua, DUT gisa laburtua, probatu nahi dugun funtzionalitatearen modulu sintetizagarria da. Beste era batera esanda, zirkuituaren diseinua da probatu nahiko genukeena. Gure DUT deskriba dezakegu Verilog-en hiru modelaketa-estiloetako bat erabiliz: ate-maila, Dataflow edo Behavioral.

Proba-bankua ez da sintetizagarria, beraz, simulaziorako soilik erabiltzen da. Horri esker, erabiltzaileak Verilog eraikuntza sorta osoa erabil dezake, adibidez, "for", "$display" eta "$monitor" eta abar bezalako gako-hitzak proba-bankuak idazteko. Proba-banku sinple batek Probako Unitatea (UUT) edo Probako Gailua (DUT) eta unitateko sarrerak instantziatuko ditu.

Testbench bat ulertzea

Denbora-eskalaren definizioa Testbench-en

Simulatzerakoan, softwareak denbora nola definitu den jakin behar du. Atzerapen-unitatea `timescale zuzentaraua erabiliz zehazten da, zeinak denbora-unitatea eta jarraian datozen moduluen zehaztasuna zehazten dituena. Denbora-eskalak #1 denborari dagokionez zer esan nahi duen zehazten laguntzen du. # sisteman sartu beharreko atzerapena definitzeko erabiltzen da denbora-eskalan zehaztutako denbora-unitatearen arabera. Beraz, #1ek 1 ns atzerapena esan nahi du denbora_unitatea ns-tan badago.

Sintaxia:
`denbora / /

time_unit #1-ren atzerapen batek adierazten duen denbora-kopurua da. Time_precision oinarriak denbora-unitateekiko zenbat zehaztasun-puntu hamartar erabili adierazten du. (Ikus 23. irudiko 5. lerroa)

Denbora-eskalaren eraikuntzak erabil ditzakegu diseinu berean denbora-unitate desberdinak erabiltzeko. Erabiltzaileak gogoratu behar du atzerapen-zehaztapenak ez direla sintetizagarriak eta ezin direla hardware-logikara bihurtu. Atzerapen-funtzioak simulazio-helburuetarako dira guztiz. $denbora eta $denbora errealean sistemaren funtzioek uneko ordua itzultzen dute eta txostenaren formatu lehenetsia sistemaren beste zeregin batekin alda daiteke $timeformat .

Example: 

`denbora-eskala 10us/100ns
`denbora-eskala 1ns/1ps
#10 berrezarri = 1; // seinalea 10 ns atzeratzen du
#0.49 $display( “T = %0t #0.49 denboran”, $denbora errealean) ;

Zehaztutako atzerapena #0.49 da, hau da, denbora-unitate erdia baino txikiagoa. Hala ere, denbora-zehaztasuna 1ps-koa dela zehazten da eta, beraz, simulagailua ezin da 1ns baino txikiagoa izan, eta horrek emandako atzerapen adierazpena biribildu eta 0ns ematen du. Beraz, adierazpen honek ez du inolako atzerapenik ematen.

Simulazio-erregistroa: 

T = 1 #0.49 denboran

Moduluaren Adierazpena

Moduluaren adierazpena edozein testbenchtan Verilog kode nagusia ez bezalakoa da. Testbench batean, modulua berarekin batera terminal-atarik gabe deklaratzen da. (Ikus 25. irudiko 5. lerroa)

Sintaxia: 

modulua ;

Moduluaren deklarazioaren ondoren, diseinu nagusian lehenago definitutako sarrera- eta irteera-seinaleak definitzen dira file.
Simulazioan zehar seinaleak gidatzeko eta monitorizatzeko bi seinale mota erabiltzen ditugu. Reg datu-motak balioari eutsiko dio balio berri bat esleitu arte. Datu-mota honi balio bat eslei diezaioke beti edo hasierako blokean soilik.
Harilaren datu-mota konexio fisiko baten antzekoa da. Portu batek, esleitutako adierazpenak edo erreg batek gidatzen duen balioa edukiko du. Datu mota hau ezin da erabili hasierako edo beti blokean. Edozein parametro eta zenbaki osoen adierazpenak ere egiten dira atal honetan.

Example:
Reg a,b; // HDL kodean sarrera reg gisa definitzen da testbench-en
Alanbre y; // HDL-n irteerako seinalea testbench-en hari gisa definitzen da

DUT instantziazioa

Testbench baten helburua gure DUT modulua funtzionatzen ari den egiaztatzea da. Hori dela eta, gure diseinu-modulua instantziatu behar dugu probatzeko.

Sintaxia: 

(. (seinalea1),. seinale1>(seinalea2));

Example:

ALU d0 (.a(a), // ALUko "a" seinalea ALU_tb moduluko "a"-ra konektatu behar da
.b(b), // ALUko "b" seinalea ALU_tb moduluko "b"-ra konektatu behar da
.c(c)) ;// ALUko "c" seinalea ALU_tb moduluko "c"-ra konektatu behar da

DUT modulua ALU instantziatu diogu probako moduluari. Instantziaren izena (d0) erabiltzailearen aukera da. "." puntua duten seinaleak horien aurrean, ALU moduluaren barruko seinaleen izenak daude, proba-bankuan konektatzen diren hari edo erreg-a, berriz, parentesi artean dagoen seinalearen ondoan (). Gomendatzen da ataka-konexio bakoitza lerro batean kodetzea, konpilazio-errore-mezuek errorea gertatu den lerro-zenbakira behar bezala seinalatzeko. Lotura hauek izenez egiten direnez, agertzeko ordenak ez du garrantzirik.

DUT instantziazioa ere egin daiteke testbench moduluak seinale izen desberdinak dituen moduluetarako. Seinaleen mapaketa zuzena da instantziatzerakoan garrantzitsua dena.

Example: 

ALU d0 (.a(A), // ALUko "a" seinalea ALU_tb moduluko "A"-ra konektatu behar da
.clk(erlojua), // ALUko "clk" seinalea "erlojua" ALU_tb moduluarekin konektatu behar da
.out(OUT)) ; // ALUko "out" seinalea ALU_tb moduluko "OUT"-era konektatu behar da

Beti eta hasierako blokea proba-banku batean

Verilog-en bi bloke sekuentzial daude, hasierakoa eta beti. Bloke horietan aplikatzen dugu estimulua.

Hasierako blokea

Behin bakarrik exekutatzen den hasierako blokea eta blokearen azken lerroa exekutatzen denean amaitzen dena. Estimulua hasierako blokean idazten da. (Ikus 54. irudian 72-5 lerroa)

Sintaxia:
..
hasierako hasiera
$ zabortegiafile();
$dumpvars();
..(estimulua sartu)
amaiera

hasierako blokea simulazioaren hasieran hasten da bere exekuzioa t = 0 denboran. Hasiera eta amaiera arteko lehen lerrotik hasita, lerro bakoitza goitik behera exekutatzen da atzerapen batera iritsi arte. Atzerapenera iristen denean, bloke honen exekuzioak atzerapen-denbora (10 denbora-unitate) igaro arte itxaron eta gero exekuzioa berriro hartzen du.
Erabiltzaileak estimuluak defini ditzake begiztak erabiliz (for, while, if-else) baita hasierako bloke honen barruan, konbinazio guztiak eskuz sartu beharrean.

 

Example:
Hasierako hasiera
A = 0; b = 0; // exekuzioa hasi
#10 a = 0; b = 1; // exekuzioa t = 10-unitateko denboran dago
#10 a = 1; b = 0; // exekuzioa t = 20-unitateko denboran dago
amaiera

Zabortegia Files

Kontuan izan beharreko beste gauza bat $-ren deklarazioa dazabortegiafiles eta $zabortegiak hasierako blokearen barruan (ikus 55. irudiko 56-5 lerroa). $-azabortegiafile a-n sareen eta erregistroen balioen aldaketak isurtzeko erabiltzen da file hori bere argumentu gisa izendatzen da.

Adibidezample:

$zabortegiafile("alu_tb.vcd");

batean botako ditu aldaketak file alu_tb.vcd izenekoa. Aldaketak a batean jasotzen dira file VCD izenekoa file balio-aldaketaren zabortegia esan nahi du. VCD batek (value change dump) balio aldaketei buruzko informazio guztia gordetzen du. Ezin dugu $ dump bat baino gehiago izanfile adierazpenak Verilog simulazioan.

$-azabortegiak zein aldagai bota behar diren zehazteko erabiltzen da ( file $dump-ek aipatuafile). Erabiltzeko modurik errazena inolako argudiorik gabe da. $dumpvars-en sintaxi orokorra da

$zabortegiak ( <, >);

Funtsean, zein modulu eta moduluetako zein aldagai botako diren zehaztu dezakegu. Hau erabiltzeko modurik errazena maila 0-n eta moduluaren izena goiko modulu gisa ezartzea da (normalean goiko testbench modulua).

$zabortegiak(0, alu_tb);

Maila 0-n ezartzen denean, eta moduluaren izena soilik zehazten denean, modulu horren aldagai GUZTIAK eta goiko modulu honek instantziatutako behe-mailako modulu GUZTIetako aldagai guztiak iraultzen ditu. Goiko modulu honek edozein modulu instantziatzen ez badu, bere aldagaia ez da estaliko. Gauza bat gehiago, $-ren deklarazioazabortegiafile $dumpvars edo dump zehazten duen beste edozein sistema-zereginen aurretik etorri behar da. Zabortegi hauek files estimulu sarreraren aurretik deklaratu behar da bestela, ez da baliorik gordeko iraulketa hauetan files.

Beti blokeatu

Hasierako adierazpenen aurka, beti bloke bat behin eta berriz exekutatzen da, nahiz eta exekuzioa t = 0 unean hasten den. Adib.ample, erlojuaren seinalea ezinbestekoa da Flip-flops bezalako zirkuitu sekuentzialen funtzionamendurako. Etengabe hornitu behar da. Hori dela eta, erlojuaren funtzionamendurako kodea proba-banku batean idatz dezakegu (ikus 52. irudiko 5. lerroa):

beti
#10 clk = ~clk;
amaierako modulua

Goiko adierazpena 10 ns-en ondoren exekutatzen da t = 0tik hasita. Clk-aren balioa aurreko baliotik 10 ns-en ondoren alderantzikatuko da. Horrela, 20 ns-ko pultsu-zabalera duen erloju-seinalea sortuz. Beraz, adierazpen honek 50 MHz-ko maiztasuneko seinalea sortzen du. Kontuan izan behar da seinalearen hasieraketa beti blokearen aurretik egiten dela. Hasierako zatia egiten ez badugu, clk seinalea t – 0-tik x izango da, eta 10 ns igaro ondoren, beste x batera alderantzikatuko da.

Autoegiaztapeneko proba-bankua

Auto-egiaztapeneko proba-banku batek uneko egoera egiaztatzeko adierazpen bat dakar.

• $bistaratzea sistema-zereginak, batez ere, arazketa-mezuak bistaratzeko erabiltzen dira simulazioaren fluxua jarraitzeko

hasierako hasiera
A = 0; b = 0; c = 0; #10; // sarrera aplikatu, itxaron
baldin( y ! == 1) hasten bada
$display("000 huts egin du"); // egiaztatu
c = 1; #10; //aplikatu sarrera, itxaron
amaiera
bestela ( y ! == 0) hasten bada
$display(“001 huts egin du”) // egiaztatu
b = 1; c = 0; #10; amaiera
bestela bada (y!==0)
$display (" 010 huts egin du"); // egiaztatu
amaiera
amaierako modulua

$bistaratzea aldagaien, kateen edo esamoldeen balioak bistaratzeko erabiltzen da. Goikotik example, if-else begiztaren bat betetzen den bakoitzean, orduan simulagailuaren erregistroak dagokion $ bistaratuko du.bistaratzea adierazpena. Lehenespenez lerro berri bat dago kateen amaieran.

$bistaratzea (“denbora = %t , A = %b, B = %b, C = % b”, $denbora, A,B,C);

Komatxoetan aipatzen diren karaktereak dauden bezala inprimatuko dira. Letrak %-rekin batera kate formatua adierazten du. %b datu bitarrak irudikatzeko erabiltzen dugu. %d, %h, %o erabil ditzakegu hamartar, hamaseitarra eta zortzikoa irudikatzeko, hurrenez hurren. %g zenbaki errealak adierazteko erabiltzen da. Hauek aurrekontutik kanpoko balioekin ordezkatuko dira aipatutako ordenan. Adibidezample, goiko adierazpena simulazio erregistroan honela bistaratuko da: denbora = 20, A = 0, B =1, C = 0

Taula 1. Verilog taula formatuak

Argudioa	Deskribapena
%h, %H	Bistaratu formatu hamaseimalean
%d, %D	Erakutsi hamartar formatuan
%b, %B	Bistaratu formatu bitarrean
%m, %M	Bistaratu izen hierarkikoa
%s, %S	Bistaratu kate gisa
%t, %T	Bistaratu ordu formatuan
%f, %F	Erakutsi 'erreala' formatu hamartarrean
%e, %E	Erakutsi "erreala" formatu esponentzialean

$bistaratzea batez ere, datuak edo aldagaiak une horretan dagoen bezala inprimatzen ditu C-n printf bezala. $ aipatu behar dugu.bistaratzea behar dugun edozein testurako view simulazio erregistroan.

• $denbora

$denbora simulazioaren uneko ordua itzuliko duen sistema-zeregin bat da.

• $monitorea

$monitorea idazten den datu edo aldagaiaren jarraipena egingo du eta aldagaia aldatzen den bakoitzean, inprimatu egingo da
aldatutako balioa. $display deitzearen antzeko efektua lortzen du bere argumentuetakoren bat lortzen den bakoitzean
eguneratua. $monitorea hari nagusiaren atzeko planoan exekutatzeko sortzen den zeregin bat bezalakoa da eta horrek kontrolatzen du eta
bere argumentu-aldagaien balio-aldaketak erakusten ditu. $monitorea $-ren sintaxi bera dubistaratzea.

$monitorea(“ denbora = %t, A = %b, B = %b, C = % b”, $denbora, A,B,C);

7. iruditik ikus dezakezu kode-lerro berriak gehitu direla testbench-a autoebaluatzeko. $-ren kokapenabistaratzea eta $monitorea test-bankuko atal ezberdinetako adierazpenek emaitza desberdinak emango dituzte (ikus 8. irudia). $denbora adierazpen hauetan aipatutako balioa inprimatzen den unea inprimatzen du. Aldi berean, esan 170000 unitateak, $-ren ondorioz A eta B-ren balioan nola aldea dagoen ikus dezakegu.bistaratzea eta $monitorea adierazpenak.

GTKWave softwarea

GTKWave GTK+ uhin guztiz ezaugarritua da viewLXT, LXT32, VZT, FST eta GHW irakurtzen dituen Unix, Win2 eta Mac OSXrako files baita VCD/EVCD estandarra ere files eta euren aukera ematen du viewing. Bere ofiziala webgunea helbidean dago http://gtkwave.sourceforge.net/ . GTKWave da gomendagarria viewer Icarus Verilog simulazio tresnaren eskutik.

Erabiltzaileak diseinuaren funtzionaltasuna probatzeko proba-banku bat sortu ondoren, erabiltzaileak GTKWave softwarea erabil dezake orain. view uhin-formak.

GTKWave softwarea abiarazteko view uhin-formak, erabiltzaileak Simulatu Testbench botoian klik egin behar du tresna-barraren goiko aldean edo menu nagusitik Tresnak→ Simulazioa→ Simulatu Testbench. Sintaxi-errorerik ez badago, diseinuaren arabera, GTKWave automatikoki abiarazi behar da edo testbench-eko estimuluen emaitzak leihoko Logger atalean bistaratuko dira.

GTKWave softwareak .vcd formatuaren iraulketa irekitzen dufile automatikoki. GTKWave leihoak ez du uhin forma bistaratzen irekitzen denean. Horrek aukera ematen dio erabiltzaileari zein seinale nahi dituen hautatzeko view eta behatu. Seinalea aukeratzeko, erabiltzaileak erakutsi behar du, erabiltzaileak klik egin behar du bere modulu/instantziaren izena leihoaren ezkerraldean SST fitxan. Instantzia bakoitzaren + sakatuz gero, instantzia horrekin erlazionatutako seinaleak ikus ditzakezu beheko atalean. Ondoren, nahi duzun seinalea arrastatu eta jaregin dezakezu edo egin klik bikoitza Seinaleak leihoan bistaratzeko. Guztiak ere hauta ditzakezu (CTRL + A) eta txerta ditzakezu seinaleen leihoan (ikus 9. irudia).

Seinaleak orain seinaleen leihoan gehitzen dira, baina oraindik simulatu gabe dago. Seinale leihoan nahi dituzun seinaleak gehitu ondoren, egin klik seinaleak leihoaren uneko zabalerara egokitzeko eta, ondoren, berriro kargatzeko seinaleak tresna-barran dagoen ikurra. Orain seinaleak ikus ditzakezu dagozkien balioekin.

Seinaleen balioak

Lehenespenez, seinaleen balioak hamaseitar formatuan daude eta uhin guztiak berdez margotuta daude (ondo exekutatzen badira).

Erabiltzaileak seinale horien propietateak alda ditzake seinalean eskuineko botoiarekin klik eginez eta Datuen formatua edo Kolore formatua aukeratuz. Erabiltzaileak seinale huts bat ere txerta dezake seinale taldeen artean atalak egiteko. Nahi duzun emaitza optikoa duzunean, zure konfigurazioak gorde ditzakezu joanez File → Idatzi Gorde File.

GTKWave tresna-barra

Tresna-barrak (ikus 10. irudia) seinalearen oinarrizko funtzioak egiteko aukera ematen dio erabiltzaileari. Azter ditzagun tresna-barrako aukera bakoitza ezkerretik eskuinera.

1. Menu Aukerak: Aukera honen arabera ahal dugu view softwarearekin jolasteko erabil daitezkeen hainbat ezaugarri guztiak. Menu-aukera honen xehetasunak erabiltzailearen gida honen 8. atalean azaltzen dira.
2. Ebaki arrastoak: Seinale-leihoko hautapen-seinalea ezabatzeko/mozteko erabiltzen da
3. Kopiatu arrastoak: hautatutako seinalea seinalearen leihotik kopiatzeko erabiltzen da
4. Itsatsi arrastoak: Kopiatutako/moztutako arrastoa seinalearen leihoko beste leku batean itsatsi daiteke
5. Zoom Fit: erabiltzaileak bistaratzeko aukeratzen duen leihoaren tamainaren arabera seinaleak egokitzeko erabiltzen da
6. Handitu: Seinalearen leihoa handitzeko erabiltzen da
7. Txikiagotu: Seinalearen leihoa txikiagotzeko erabiltzen da
8. Zooma Desegin: seinale-leihoan handitu/urritzeko zooma desegiteko erabiltzen da
9. Zooma hasteko: honek seinaleen leihoa handituko du, seinaleen hasiera-ordua erakutsiz.
10. Handiagotu amaierara: honek seinaleen leihoa handituko du seinaleen amaiera-ordua erakutsiz
11. Bilatu aurreko ertza: Honek markatzailea ezkerreko aldera mugitzen du aurreko ertza adieraziz
12. Aurkitu hurrengo ertza: Honek markatzailea eskuinera mugitzen du hurrengo ertza adieraziz
13. Korritu beheko/goiko lotura: hau erabiliz erabiltzaileak erakutsi nahi duen denbora-tartea ezarri dezakegu. Adibidezample, denbora-markoa ezar dezakegu 0 seg-tik 500 ns-ra, iraupen horretan soilik bistaratuko ditu seinaleak.
14. Berriz kargatu: Birkargatu sakatzen da bistaratzen den seinalean aldaketa bat dagoen bakoitzean. Berriro kargatuko du eta seinalea parametro berrien arabera bistaratuko du. Adibidezample, seinalearen denbora-markoa aldatu ondoren, seinalea berriro kargatu behar dugu seinalea ezarri berri den denbora-tartean bistaratzeko.

Menu Aukerak

GTKWave softwarearen goiko ezkerreko ertzean, erabiltzaileak menuko aukeretara sar daiteke hiru lerro bertikaletan klik eginez (ikus 11. irudia). Erabiltzaileak aukera hauek aurki ditzake Menuko aukeretan:

File

The File azpimenuak sarbidearekin lotutako hainbat elementu ditu files, VCD inportatu-esportatzea files, inprimaketa eta irakurketa/idazketa files eta irteten.

Editatu

Editatu azpimenua erabilgarritasun-funtzio ezberdinak burutzeko erabiltzen da, hala nola uhinaren azpileihoko balioen datuen irudikapena aldatzeko. Editatu azpimenuko aukerak erabiliz, erabiltzaileak seinaleen datu-formatua alda dezake, berrantolatu, aldatu, moztu, nabarmendu, taldekatu, seinaleak iruzkin, seinaleen kolorea, etab.

Search

Bilatu azpimenua sareko izen eta balioen bilaketak egiteko erabiltzen da. VCDko seinaleen eta instantzien hierarkia-maila desberdinetan funtzioak egiten laguntzen du file.

Denbora

Denbora azpimenuak Nabigazioek eta Egoera Paneleko botoiek egiten dituzten funtzioen gain-multzo bat dauka.
Funtzio sinpleak eta denborarekin erlazionatutakoak ahalbidetzen ditu: zooma, denbora-puntu jakin batera mugitzea, seinalea norabide jakin batean aldatzea, etab.

Markagailua

Markatzailearen azpimenua markatzailean hainbat manipulazio egiteko erabiltzen da, baita pantailatik kanpo korritzea kontrolatzeko ere.
Seinalearen leihoan markatzaile ugari gehitzeko funtzionaltasuna ahalbidetzen du. Gehienez 26 izen-markagailu onartzen dira eta guztien denborak desberdinak izan behar dira.

a. Seinale-leihoan Markatzaileak gehitzeko
Egin klik ezkerreko botoian Markatzailea jarri nahi duzun tokian eta sakatu ALT + N. Honek markatzaile izendatu bat (A,B,C, etab.) jarriko du behar den puntuan. Erabiltzaileak hau egiten jarraitu dezake 26 ordu-kokapen ezberdinetan.
Leku-markatzaile guztietan denbora-balioa alderatzeko, Menua > Markatzaileak > Erakutsi Aldatu markatzaileen datuak.
Honek leiho bat irekiko du Markatzaile bakoitzean denbora-balioarekin. Erabiltzaileak eskuz adierazi dezake jarritako marka bakoitzean denbora-balioa eta kendu ditzake 2 markatzaileren arteko denbora-aldea kalkulatzeko.
b. Seinalearen leihoan Markatzailea kentzeko

Erabiltzaileak Menua → Markatzaileak → Bildu izendun markatzailea atalera joan daiteke. Honek seinale-leihoan jarritako azken markatzailea kenduko du. Erabiltzaileak izendun markatzaile guztiak ken ditzake Menua → Markatzaileak → Bildu izendun marka guztiak (12. irudia).

13. Irudian, seinalearen koloreak nola aldatu diren ikus dezakegu. Seinale-leihoan gehitutako Seinale Huts bat ere ikus dezakezu iruzkin batekin - Seinale hutsa.
Kontuan izan 6 izendun markatzaileen presentzia (A – E) eta markatzaile horien arteko denbora-balioaren konpurazioa ps-tan.

View

The View azpimenua egoera-elementuen errendatze grafikoa eta seinalearen azpi-leihoko balioak kontrolatzeko erabiltzen da. Menu honetatik, seinale-leihoa zuri-beltzean edo koloretan bihur dezakezu. The View azpimenuak segunduetatik (segs) ficosegundoetara (fs) bitarteko denbora-dimentsioa aldatzeko aukera ematen du. Erabiltzaileak aukera hau aurki dezake View → Eskalatu denbora-dimentsiora → fs.

Laguntza

Laguntza azpimenuak lineako laguntza gaitzeko eta programaren bertsioaren informazioa bistaratzeko aukerak ditu.

Ondorioa

Dokumentu hau erabiltzaileari bere diseinua arrakastaz simulatzen eta funtzionalitatea egiaztatzen laguntzeko sortu zen, beharrezko proba-bankuaren zirriborroa zuzenduz eta GTKWaverekin batera Icarus Verilog erabiliz uhin-formak bistaratzeko eta emaitzak behatzeko.

Berrikuspen historia

Berrikuspena	Data	Deskribapena
1.00	20ko maiatzaren 2024a	Hasierako kaleratzea.

R19US0011EU0100 Rev.1.0
20ko maiatzaren 2024a
© 2024 Renesas Elektronika

Dokumentuak / Baliabideak

RENESAS ForgeFPGA Software Simulazioa [pdfErabiltzailearen gida REN_r19us0011eu0100, ForgeFPGA Software Simulazioa, ForgeFPGA Software, ForgeFPGA, ForgeFPGA Simulazioa, Software Simulazioa, Simulazioa, Software

Erreferentziak

• Erabiltzailearen eskuliburua