RENESAS ForgeFPGA programinės įrangos modeliavimas

Svarbi informacija

Modeliavimas yra skirtingų įvesties stimulų pritaikymo dizainui technika skirtingu metu, siekiant patikrinti, ar RTL kodas veikia taip, kaip numatyta. Jis naudojamas siekiant patikrinti konstrukcijos tvirtumą. Modeliavimas leidžia vartotojui view susijusių signalų laiko diagramą, kad suprastumėte, kaip projektavimo aprašymas file elgiasi.

Bandymo stendai yra kodo dalys, naudojamos modeliavimui. Paprastas bandomasis stendas sukurs testuojamą įrenginį (UUT) ir valdys įvestį. „Go Configure“ programinė įranga naudoja „Icarus Verilog“ („iVerilog“) ir GTKWave, kad stebėtų modeliavimo bangų formas su bandymo stende pateiktu stimulu.

Šiame dokumente aprašomi veiksmai, kurių reikia atlikti diegiant Icarus savo sistemoje ir kaip paleisti sėkmingą modeliavimą.

Icarus Verilog diegimas

a. Įdiekite naujausią „Icarus Verilog“ („IVerilog“) versiją iš https://bleyer.org/icarus/
b. Būtinai pridėkite IVerilog prie PATH ir leiskite įdiegti GTKWave (žr. 1 pav.)

c. Atidarykite „Go Configure“ programinę įrangą ir pasirinkite dalį: SLG47910 (Rev BB), kad atidarytumėte „Forge Workshop“ (žr. 2 pav.).

d. Viršuje esančios įrankių juostos viduryje spustelėkite FPGA redaktorių arba vartotojas taip pat gali dukart spustelėti FPGA pagrindinę struktūrą lango viduryje.

e. Atsidaro naujas langas, vadinamas Forge Workshop. Viršuje esančioje meniu įrankių juostoje spustelėkite Parinktys → Nustatymai. Dialogo lange Nustatymai eikite į Įrankiai skirtuke Vartotojo nustatymai. Atžymėkite laukelį „Naudoti sistemos aplinką“ ir Icarus Verilog, ir GTKWave. Į nurodytą vietą pridėkite kelią į Iverilog ir GTKWave, išsaugotus jūsų sistemoje (žr. 4 pav.).

Esate pasiruošę imituoti bandymų stendą, o aukščiau atlikti veiksmai užtikrina, kad GTKWave būtų paleista automatiškai, kai imituojamas bandymų stendas Go Configure programinėje įrangoje.

Bandymo stendas

Svarbiausias žingsnis sėkmingai įdiegiant bet kurią sistemą yra patikrinti dizainą ir jo funkcionalumą. Sudėtingos sistemos patikrinimas įdiegus aparatinę įrangą nėra protingas pasirinkimas. Tai neveiksminga pinigų, laiko ir išteklių atžvilgiu. Taigi FPGA atveju „Verilog“ šaltinio kodui išbandyti naudojamas bandymų stendas.

Tarkime, kad turime 11 bitų įvestį ir norime išbandyti įrenginį visoms galimoms įvesties derinių reikšmėms, ty (211). Kadangi tai labai daug derinių, neįmanoma to išbandyti rankiniu būdu. Tokiais atvejais bandymo stendai yra labai naudingi, nes galite automatiškai išbandyti projektą visoms galimoms reikšmėms ir taip patvirtinti bandymo projekto patikimumą. Verilog Testbenches yra naudojami modeliuoti ir analizuoti dizainą, nereikalaujant jokio fizinio aparatūros įrenginio.

Bandomas dizainas, sutrumpintai vadinamas DUT, yra sintezuojamas funkcionalumo, kurį norime išbandyti, modulis. Kitaip tariant, mes norėtume išbandyti grandinės dizainą. Savo DUT galime apibūdinti naudodami vieną iš trijų Verilog modeliavimo stilių – vartų lygio, duomenų srauto arba elgesio.

Bandymo stendas nėra sintetinamas, todėl jis naudojamas tik modeliavimo tikslais. Tai leidžia vartotojui naudoti visą spektrą Verilog konstrukcijų, pvz., raktinius žodžius, tokius kaip "for", "$display" ir "$monitor" ir tt bandymų stendams rašyti. Paprastas bandomasis stendas parodys testuojamo įrenginio (UUT) arba testuojamo įrenginio (DUT) ir disko įvestis.

Bandymo stendo supratimas

Laiko skalės apibrėžimas Testbench

Modeliuojant programinė įranga turi žinoti, kaip buvo apibrėžtas laikas. Vėlavimo vienetas nurodomas naudojant direktyvą „timescale“, kuri nurodo laiko vienetą ir tikslumą po jo sekantiems moduliams. Laiko skalė padeda nustatyti, ką #1 reiškia laiko atžvilgiu. # naudojamas apibrėžti uždelsimą, kuris turi būti įvestas į sistemą pagal laiko vienetą, nurodytą laiko skalėje. Taigi, #1 reiškia 1 ns vėlavimą, jei laiko_vienetas yra ns.

Sintaksė:
`laikas / /

laiko_vienetas yra laikas, kurį reiškia #1 delsa. Time_precision bazė parodo, kiek kablelio tikslumo taškų naudoti, palyginti su laiko vienetais. (Žr. 23 paveikslo 5 eilutę)

Galime naudoti laiko skalės konstrukcijas, kad tame pačiame dizaine būtų naudojami skirtingi laiko vienetai. Vartotojas turi atsiminti, kad delsos specifikacijos nėra sintezuojamos ir negali būti konvertuojamos į aparatinės įrangos logiką. Vėlavimo funkcijos yra skirtos tik modeliavimui. $laiko ir $realiu laiku sistemos funkcijos grąžina esamą laiką ir numatytąjį ataskaitų formatą galima pakeisti kita sistemos užduotimi $timeformat .

ExampLe: 

„laiko skalė 10us/100ns
„laiko skalė 1ns/1ps
#10 atstatyti = 1; // uždelsia signalą 10 ns
#0.49 $display( "T = %0t laiku #0.49", $realiuoju laiku) ;

Nurodytas delsimas yra #0.49, tai yra mažiau nei pusė laiko vieneto. Tačiau nurodytas laiko tikslumas yra 1ps, todėl treniruoklis negali būti mažesnis nei 1ns, todėl jis apvalina nurodytą delsos sakinį ir duoda 0 ns. Taigi šis pareiškimas nesuteikia jokio vėlavimo.

Modeliavimo žurnalas: 

T = 1 laiku #0.49

Modulio deklaracija

Modulio deklaracija bet kuriame bandymų stende skiriasi nuo pagrindinio „Verilog“ kodo. Bandymų stende modulis deklaruojamas be jokių terminalų prievadų kartu su juo. (Žr. 25 paveikslo 5 eilutę)

Sintaksė: 

modulis ;

Po modulio deklaracijos apibrėžiami įvesties ir išvesties signalai, apibrėžti anksčiau pagrindiniame projekte file.
Modeliavimo metu naudojame dviejų tipų signalus vairavimui ir signalų stebėjimui. Reg duomenų tipas išlaikys vertę, kol jam bus priskirta nauja reikšmė. Šiam duomenų tipui reikšmę galima priskirti tik visada arba pradiniame bloke.
Laido duomenų tipas yra panašus į fizinį ryšį. Jame bus reikšmė, kurią lemia prievadas, priskyrimo sakinys arba reg. Šio tipo duomenų negalima naudoti pradiniame arba visada blokuojant. Šiame skyriuje taip pat pateikiami bet kokie parametrai ir sveikieji skaičiai.

ExampLe:
Reg a,b; // DTL kodo įvestis testbench apibrėžiama kaip reg
Viela y; // HDL išvesties signalas apibrėžiamas kaip laidas bandymo stende

DUT egzistavimas

Bandymo stendo tikslas yra patikrinti, ar mūsų DUT modulis veikia. Taigi, norėdami išbandyti modulį, turime sukurti savo projektavimo modulį.

Sintaksė: 

(. (signalas1), . signal1>(signal2));

ExampLe:

ALU d0 (.a(a), // signalas „a“ ALU turi būti prijungtas prie „a“ ALU_tb modulyje
.b(b), // signalas „b“ ALU turi būti prijungtas prie „b“ ALU_tb modulyje
.c(c)) ;// signalas „c“ ALU turi būti prijungtas prie „c“ ALU_tb modulyje

DUT modulį ALU pritaikėme bandymo moduliui. Pavyzdžio pavadinimą (d0) pasirenka vartotojas. Signalai su tašku „“. prieš juos yra ALU modulio viduje esančių signalų pavadinimai, o laidas arba reg, prie kurio jie jungiasi bandymų stende, yra šalia signalo skliausteliuose (). Kiekvieną prievado jungtį rekomenduojama koduoti atskiroje eilutėje, kad bet koks kompiliavimo klaidos pranešimas būtų teisingai nukreiptas į eilutės numerį, kurioje įvyko klaida. Kadangi šie ryšiai užmezgami pagal pavadinimą, jų atsiradimo tvarka nėra svarbi.

DUT egzistavimas taip pat gali būti atliktas moduliams, kuriuose bandymo stendo modulis turi skirtingus signalų pavadinimus. Tinkamas signalų atvaizdavimas yra svarbiausias momentas.

Example: 

ALU d0 (.a(A), // signalas "a" ALU turi būti prijungtas prie "A" ALU_tb modulyje
.clk(clock), // signalas "clk" ALU turi būti prijungtas prie "clock" ALU_tb modulio
.out(OUT)) ; // signalas „out“ ALU turi būti prijungtas prie „OUT“ ALU_tb modulyje

Visada ir pradinis blokas bandymo stende

„Verilog“ yra du nuoseklūs blokai: pradinis ir visada. Būtent šiuose blokuose mes taikome stimulą.

Pradinis blokas

Pradinis blokas, kuris vykdomas tik vieną kartą ir baigiamas, kai įvykdoma paskutinė bloko eilutė. Dirgiklis įrašomas į pradinį bloką. (Žr. 54 pav. 72-5 eilutes)

Sintaksė:
..
pradinė pradžia
$ dumpfile();
$dumpvars();
..(įveskite stimulą)
pabaiga

pradinis blokas pradeda vykdyti modeliavimo pradžioje momentu t = 0. Pradedant nuo pirmosios eilutės tarp pradžios ir pabaigos, kiekviena eilutė vykdoma iš viršaus į apačią, kol pasiekiama delsa. Pasiekus uždelsimą, šio bloko vykdymas laukia, kol praeis delsos laikas (10 laiko vienetų), ir tada vėl pradeda vykdyti.
Vartotojas gali apibrėžti dirgiklius naudodamas kilpas (for, while, if-else), taip pat šiame pradiniame bloke, o ne įvesdamas visas kombinacijas rankiniu būdu.

 

Example:
Pradinė pradžia
A = 0; b = 0; // pradėti vykdyti
#10 a = 0; b = 1; // vykdymas yra t = 10 laiko vienetų
#10 a = 1; b = 0; // vykdymas yra t = 20 laiko vienetų
pabaiga

Sąvartynas Files

Kitas dalykas, kurį reikia nepamiršti, yra $ deklaracijasąvartynasfiles ir $sąvartynai pradinio bloko viduje (žr. 55 paveikslo 56-5 eilutę). $sąvartynasfile naudojamas tinklų ir registrų verčių pokyčiams išmesti a file tai įvardijama kaip jos argumentas.

Pavyzdžiui,ampLe:

$sąvartynasfile(„alu_tb.vcd“);

išmes pakeitimus į a file pavadintas alu_tb.vcd. Pakeitimai fiksuojami a file vadinamas VCD file tai reiškia vertės pasikeitimo sąvartyną. VCD (vertės keitimo išmetimas) saugo visą informaciją apie vertės pokyčius. Negalime turėti daugiau nei vieno $ sąvartynofile teiginiai Verilog modeliavime.

$sąvartynai naudojamas norint nurodyti, kurie kintamieji turi būti išmesti ( file paminėjo $dumpfile). Paprasčiausias būdas jį naudoti be jokių argumentų. Bendra $dumpvars sintaksė yra

$sąvartynai ( <, >);

Iš esmės galime nurodyti, kurie moduliai ir kurie modulių kintamieji bus išmesti. Paprasčiausias būdas tai naudoti – nustatyti 0 lygį ir modulio pavadinimą kaip viršutinį modulį (paprastai viršutinį bandymo stendo modulį).

$sąvartynai(0, alu_tb);

Kai lygis nustatytas į 0 ir nurodomas tik modulio pavadinimas, jis pašalina VISUS to modulio kintamuosius ir visus VISUS žemesnio lygio modulius, kuriuos sukuria šis aukščiausias modulis. Jei kurio nors modulio nepatenkina šis viršutinis modulis, jo kintamasis nebus taikomas. Dar vienas dalykas, $ deklaracijasąvartynasfile turi būti prieš $dumpvars arba bet kokias kitas sistemos užduotis, kurios nurodo išrašymą. Šie sąvartynai files turi būti deklaruoti prieš stimulo įvestis, kitaip šiose iškelties reikšmės nebus išsaugotos files.

Visada blokuoti

Priešingai nei pirminiai teiginiai, blokas visada vykdomas pakartotinai, nors vykdymas prasideda laiku t = 0. Pvz.ample, laikrodžio signalas yra būtinas nuoseklioms grandinėms, tokioms kaip „flip-flops“, veikti. Ją reikia tiekti nuolat. Taigi laikrodžio veikimo kodą testavimo stende galime parašyti taip (žr. 52 paveikslo 5 eilutę):

visada
#10 clk = ~clk;
pabaigos modulis

Aukščiau pateiktas teiginys vykdomas po 10 ns, pradedant nuo t = 0. Clk reikšmė bus apversta po 10 ns nuo ankstesnės vertės. Taigi generuojamas 20 ns impulso pločio laikrodžio signalas. Todėl šis teiginys generuoja 50 MHz dažnio signalą. Svarbu pažymėti, kad signalo inicijavimas atliekamas prieš visada blokuojant. Jei neatliksime inicijavimo dalies, clk signalas bus x nuo t – 0, o po 10 ns jis bus apverstas į kitą x.

Savitikros bandymo stendas

Savitikros bandymo stende yra teiginys, skirtas patikrinti esamą būseną.

• $ekranas Sistemos užduotys daugiausia naudojamos derinimo pranešimams rodyti, kad būtų galima stebėti modeliavimo eigą

pradinė pradžia
A = 0; b = 0; c = 0; #10; // taikyti įvestį, palaukti
jei( y ! == 1) prasideda
$display("000 nepavyko"); //patikrinti
c = 1; #10 ; //taikyti įvestį, palaukti
pabaiga
kitaip jei ( y ! == 0) prasideda
$display("001 nepavyko") // patikrinkite
b = 1; c = 0; #10 ; pabaiga
kitaip jei(y!==0)
$display („010 nepavyko“); //patikrinti
pabaiga
pabaigos modulis

$ekranas naudojamas kintamųjų, eilučių ar išraiškų reikšmėms rodyti. Iš aukščiau pateikto buvample, kai įvykdoma kuri nors iš if-else kilpų, simuliatoriaus žurnale bus rodomas atitinkamas $ekranas pareiškimas. Pagal numatytuosius nustatymus eilučių pabaigoje yra nauja eilutė.

$ekranas ("laikas = %t , A = %b, B = %b, C = % b", $laiko, A, B, C);

Cbutėse minimi simboliai bus atspausdinti tokie, kokie jie yra. Raidė kartu su % nurodo eilutės formatą. Dvejetainiams duomenims pavaizduoti naudojame %b. Galime naudoti %d, %h, %o, kad pavaizduotų atitinkamai dešimtainį, šešioliktainį ir aštuntainį skaičių. %g naudojamas realiesiems skaičiams išreikšti. Jos bus pakeistos vertėmis už citatos ribų nurodyta tvarka. Pavyzdžiui,ample, aukščiau pateiktas teiginys modeliavimo žurnale bus rodomas kaip: laikas = 20, A = 0, B =1, C = 0

Lentelė 1. Verilog lentelės formatai

Argumentas	Aprašymas
%h, %H	Rodyti šešioliktainiu formatu
%d, %D	Rodyti dešimtaine forma
%b, %B	Rodyti dvejetainiu formatu
%m, %M	Rodyti hierarchinį pavadinimą
%s, %S	Rodyti kaip eilutę
%t, %T	Rodyti laiko formatu
%f, %F	Rodyti „tikrą“ dešimtainiu formatu
%e, %E	Rodyti „tikrą“ eksponentinį formatą

$ekranas daugiausia spausdina duomenis arba kintamąjį, kokie yra tuo metu, kaip printf C. Turime paminėti $ekranas kad ir kokį tekstą turėtume view modeliavimo žurnale.

• $laiko

$laiko yra sistemos užduotis, kuri grąžins dabartinį modeliavimo laiką.

• $stebėti

$stebėti stebės duomenis ar kintamąjį, kuriam jis parašytas, ir, kai kintamasis pasikeičia, spausdins
pasikeitusią vertę. Panašus efektas pasiekiamas skambinant $display kiekvieną kartą, kai gaunamas bet kuris jo argumentas
atnaujinta. $stebėti yra tarsi užduotis, kuri yra sukurta vykdyti pagrindinės gijos fone, kuri stebi ir
rodo savo argumentų kintamųjų reikšmių pokyčius. $stebėti turi tą pačią sintaksę kaip $ekranas.

$stebėti(“ laikas = %t, A = %b, B = %b, C = % b, $laiko, A, B, C);

Iš 7 paveikslo galite pastebėti, kad buvo pridėtos naujos kodų eilutės, kad būtų galima savarankiškai įvertinti bandymų stendą. $ vietaekranas ir $stebėti teiginiai skirtingose ​​bandymo stendo dalyse duos skirtingus rezultatus (žr. 8 pav.). $laiko paminėtas šiuose pareiškimuose spausdina laiką, kada vertė spausdinama. Tuo pačiu metu vienetas tarkime 170000, matome, kaip skiriasi A ir B vertės dėl $ekranas ir $stebėti pareiškimus.

GTKWave programinė įranga

GTKWave yra visapusiška GTK+ banga view„Unix“, „Win32“ ir „Mac OSX“, kurios skaito LXT, LXT2, VZT, FST ir GHW files, taip pat standartinis VCD/EVCD files ir leidžia jų viewing. Jo oficialus websvetainė yra adresu http://gtkwave.sourceforge.net/ . Rekomenduojama naudoti GTKWave viewer Icarus Verilog modeliavimo įrankis.

Kai vartotojas sėkmingai sukuria bandymų stendą, kad patikrintų dizaino funkcionalumą, vartotojas dabar gali naudoti GTKWave programinę įrangą view bangos formos.

Norėdami paleisti GTKWave programinę įrangą view Naudotojas turi spustelėti mygtuką Imituoti bandymo stendą įrankių juostos viršuje arba pagrindiniame meniu Įrankiai → Modeliavimas → Imituoti bandymų stendą. Jei nėra sintaksės klaidų, priklausomai nuo dizaino, GTKWave turėtų būti paleista automatiškai arba stimulų rezultatai bandymo stende bus rodomi lango skiltyje Logger.

GTKWave programinė įranga atidaro .vcd formato iškeltąfile automatiškai. GTKWave lange nerodoma bangos forma, kai jis atsidaro. Tai suteikia vartotojui galimybę pasirinkti, kokių signalų jis nori view ir stebėti. Norėdami pasirinkti signalą, vartotojas turi parodyti, vartotojas turi spustelėti savo modulio / egzemplioriaus pavadinimą kairėje lango pusėje po SST skirtuku. Spustelėję kiekvieno egzemplioriaus +, apatinėje dalyje galite pamatyti signalus, susijusius su tuo atveju. Tada galite nuvilkti norimą signalą arba dukart spustelėti juos, kad būtų rodomi lange Signalai. Taip pat galite pasirinkti visus (CTRL + A) ir įterpti juos į signalų langą (žr. 9 pav.).

Signalai dabar pridedami prie signalo lango, bet dar turi būti imituojami. Pridėję norimus signalus į signalų langą, spustelėkite signalus pritaikyti prie esamo lango pločio ir iš naujo įkelti signalus iš perkrovimo įrankių juostoje esantis simbolis. Dabar galite matyti signalus su atitinkamomis reikšmėmis.

Signalo reikšmės

Pagal numatytuosius nustatymus signalų reikšmės yra šešioliktainiu formatu, o visos bangos yra žalios spalvos (jei veikia teisingai).

Vartotojas gali pakeisti šių signalų savybes dešiniuoju pelės mygtuku spustelėdamas signalą ir pasirinkęs Duomenų formatas arba Spalvos formatas. Vartotojas taip pat gali įterpti tuščią signalą, kad sudarytų dalis tarp signalų grupių. Kai turėsite norimą optinį rezultatą, galite išsaugoti savo konfigūracijas eidami File → Rašyti Išsaugoti File.

GTKWave įrankių juosta

Įrankių juosta (žr. 10 pav.) leidžia vartotojui atlikti pagrindines signalo funkcijas. Aptarkime kiekvieną įrankių juostos parinktį iš kairės į dešinę.

1. Meniu parinktys: Pagal šią parinktį galime view visos įvairios programinės įrangos funkcijos, kurias galima naudoti norint žaisti su programine įranga. Išsami informacija apie šią meniu parinktį pateikta šio vartotojo vadovo 8 skyriuje.
2. Iškirpti pėdsakus: Naudojamas pasirinkimo signalui ištrinti/iškirpti iš signalo lango
3. Kopijuoti pėdsakus: Naudojamas pasirinktam signalui kopijuoti iš signalo lango
4. Įklijuokite pėdsakus: Nukopijuotas / iškirptas pėdsakas gali būti įklijuotas kitoje signalo lango vietoje
5. Mastelio keitimas: naudojamas signalams pritaikyti pagal vartotojo pasirinkto rodyti lango dydį
6. Priartinti: naudojamas signalo langui priartinti
7. Sumažinti: naudojamas signalo langui sumažinti
8. Atšaukti mastelį: naudojamas signalo lango priartinimui / sumažinimui atšaukti
9. Padidinkite mastelį, kad pradėtumėte: padidins signalo lango mastelį, rodydamas signalų pradžios laiką.
10. Padidinti iki pabaigos: padidins signalo langą, rodantį signalų pabaigos laiką
11. Raskite ankstesnį kraštą: tai perkelia žymeklį į kairę pusę, nurodant ankstesnį kraštą
12. Raskite kitą kraštą: tai perkelia žymeklį į dešinę, nurodant kitą kraštą
13. Slinkite apatinę / viršutinę jungtį: naudodami tai galime nustatyti laiko tarpą, per kurį vartotojas nori rodyti. Pavyzdžiui,ample, mes galime nustatyti laiko tarpą nuo 0 sek. iki 500 ns, jis rodys tik tos trukmės signalus.
14. Įkelti iš naujo: Perkrovimas paspaudžiamas kiekvieną kartą, kai pasikeičia rodomas signalas. Jis perkraus ir parodys signalą pagal naujus parametrus. Pavyzdžiui,ample, pakeitę signalo laiko tarpą, turime iš naujo įkelti signalą, kad signalas būtų rodomas naujame nustatytame laiko intervale.

Meniu parinktys

Kairiajame viršutiniame GTKWave programinės įrangos kampe vartotojas gali pasiekti meniu parinktis spustelėdamas tris vertikalias linijas (žr. 11 pav.). Meniu parinktyse vartotojas gali rasti šias parinktis:

File

The File submeniu yra įvairių elementų, susijusių su prieiga files, importuojantis-eksportuojantis VCD files, spausdinimas ir skaitymas / rašymas files ir išeinant.

Redaguoti

Submeniu Redaguoti naudojamas įvairioms paslaugų funkcijoms atlikti, pavyzdžiui, keisti reikšmių duomenų pateikimą bangos antriniame lange. Naudodamasis parinktimis pomeniu Redaguoti, vartotojas gali keisti signalų duomenų formatą, juos pertvarkyti, perkelti, apkarpyti, paryškinti, grupuoti signalus, komentuoti signalus, keisti signalų spalvą ir kt.

Paieška

Paieškos submeniu naudojamas tinklo pavadinimų ir verčių paieškai atlikti. Tai padeda atlikti funkcijas skirtinguose VCD signalų ir egzempliorių hierarchijos lygiuose file.

Laikas

Laiko submeniu yra funkcijų, kurias atlieka navigacijos ir būsenos skydelio mygtukai, superrinkinys.
Tai leidžia atlikti paprastas, su laiku susijusias funkcijas, tokias kaip mastelio keitimas, judėjimas į tam tikrą laiko tašką, signalo perkėlimas tam tikra kryptimi ir kt.

Žymeklis

Žymeklio submeniu naudojamas įvairioms manipuliacijoms su žymekliu atlikti, taip pat valdyti slinkimą ne ekrane.
Tai suteikia galimybę signalo lange pridėti daugybę žymeklių. Leidžiama ne daugiau kaip 26 vardų žymekliai, o laikas turi būti skirtingas.

a. Norėdami pridėti žymeklius signalo lange
Kairiuoju pelės mygtuku spustelėkite reikiamą tašką, kuriame norite patalpinti žymeklį, ir paspauskite ALT + N. Taip pavadintas žymeklis (A,B,C ir tt) bus įdėtas į reikiamą tašką. Vartotojas gali tęsti tai 26 skirtingose ​​​​laiko vietose.
Norėdami palyginti laiko reikšmę visuose vietų žymekliuose, Meniu → Žymekliai → Rodyti keitimo žymeklio duomenis.
Tai atvers langą su laiko reikšme prie kiekvieno žymeklio. Vartotojas gali rankiniu būdu užsirašyti laiko reikšmę prie kiekvieno uždėto žymeklio ir jas atimti, kad apskaičiuotų laiko skirtumą tarp 2 žymeklių.
b. Norėdami pašalinti žymeklį signalo lange

Vartotojas gali eiti į Meniu → Žymekliai → Rinkti pavadintą žymeklį. Tai pašalins paskutinio pavadinimo žymeklį, esantį signalo lange. Vartotojas gali pašalinti visus pavadintus žymeklius, eidamas į Meniu → Žymekliai → Surinkti visus pavadintus žymeklius (12 pav.).

13 paveiksle matome, kaip buvo pakeistos signalo spalvos. Tuščią signalą, pridėtą prie signalo lango, taip pat galite stebėti su komentaru – Tuščias signalas.
Taip pat atkreipkite dėmesį į 6 pavadintų žymenų buvimą (A – E) ir laiko reikšmės tarp šių žymenų perskaičiavimą ps.

View

The View submeniu naudojamas valdyti įvairius atributus, susijusius su grafiniu būsenos elementų atvaizdavimu ir reikšmėmis signalo antriniame lange. Šiame meniu signalo langą galite konvertuoti į nespalvotą arba spalvotą. The View submeniu taip pat leidžia keisti laiko matmenis nuo sekundžių (sek.) iki fikosekundžių (fs). Vartotojas gali rasti šią parinktį View → Keisti laiko dimensiją → fs.

Pagalba

Pagalbos submeniu yra parinktys, leidžiančios įjungti internetinę pagalbą, taip pat rodyti informaciją apie programos versiją.

Išvada

Šis dokumentas buvo sukurtas siekiant padėti vartotojui sėkmingai imituoti savo dizainą ir patikrinti funkcionalumą, pataisant reikiamo bandymo stendo brėžinį ir naudojant Icarus Verilog kartu su GTKWave, kad būtų rodomos bangos formos ir stebimi rezultatai.

Revizijos istorija

Peržiūra	Data	Aprašymas
1.00	20 m. gegužės 2024 d	Pradinis išleidimas.

R19US0011EU0100 Rev.1.0
20 m. gegužės 2024 d
© 2024 Renesas Electronics

Dokumentai / Ištekliai

RENESAS ForgeFPGA programinės įrangos modeliavimas [pdfVartotojo vadovas REN_r19us0011eu0100, ForgeFPGA programinės įrangos modeliavimas, ForgeFPGA programinė įranga, ForgeFPGA, ForgeFPGA modeliavimas, programinės įrangos modeliavimas, modeliavimas, programinė įranga

Nuorodos

• Vartotojo vadovas