RENESAS ForgeFPGA programmatūras simulācija

Svarīga informācija

Simulācija ir paņēmiens dažādu ievades stimulu pielietošanai dizainam dažādos laikos, lai pārbaudītu, vai RTL kods darbojas paredzētajā veidā. To izmanto, lai pārbaudītu konstrukcijas izturību. Simulācija ļauj lietotājam view saistīto signālu laika diagramma, lai saprastu, kā dizaina apraksts dizainā file uzvedas.

Pārbaudes stendi ir koda daļas, ko izmanto simulācijai. Vienkāršs testbends izveidos testējamo vienību (UUT) un vada ievadi. Programmatūra Go Configure izmanto Icarus Verilog (iVerilog) un GTKWave, lai novērotu simulācijas viļņu formas ar testa stendā sniegto stimulu.

Šajā dokumentā ir aprakstītas darbības, kas jāveic, instalējot Icarus savā sistēmā, un kā veikt veiksmīgu simulāciju.

Icarus Verilog instalēšana

a. Instalējiet jaunāko Icarus Verilog (IVerilog) versiju no https://bleyer.org/icarus/
b. Noteikti pievienojiet IVerilog PATH un ļaujiet tai instalēt GTKWave (skatiet 1. attēlu)

c. Atveriet programmu Go Configure un atlasiet daļu: SLG47910 (Rev BB), lai atvērtu Forge Workshop (skatiet 2. attēlu).

d. Noklikšķiniet uz FPGA redaktora rīkjoslas vidū augšpusē vai arī lietotājs var veikt dubultklikšķi uz FPGA Core struktūras loga vidū.

e. Tiek atvērts jauns logs ar nosaukumu Forge Workshop. Augšpusē esošajā izvēlņu rīkjoslā noklikšķiniet uz Opcijas → Iestatījumi. Dialoglodziņā Iestatījumi cilnē Lietotāja iestatījumi dodieties uz Rīki. Noņemiet atzīmi no izvēles rūtiņas Izmantot sistēmas vides lodziņu gan Icarus Verilog, gan GTKWave. Pievienojiet jūsu sistēmā saglabāto ceļu uz Iverilog un GTKWave norādītajā vietā (skatiet 4. attēlu).

Jūs esat gatavs simulēt testa stendu, un iepriekš minētās darbības nodrošina, ka GTKWave tiek palaists automātiski, simulējot testēšanas stendu Go Configure programmatūrā.

Testbends

Vissvarīgākais solis, lai veiksmīgi ieviestu jebkuru sistēmu, ir pārbaudīt dizainu un tā funkcionalitāti. Sarežģītas sistēmas pārbaude pēc aparatūras ieviešanas nav saprātīga izvēle. Tas ir neefektīvs naudas, laika un resursu ziņā. Tādējādi FPGA gadījumā Verilog pirmkoda pārbaudei tiek izmantots testbends.

Pieņemsim, ka mums ir 11 bitu ieeja, un mēs vēlamies pārbaudīt ierīci visām iespējamām ievades kombinācijas vērtībām, piemēram, (211). Tā kā šis ir ļoti liels kombināciju skaits, to nav iespējams pārbaudīt manuāli. Šādos gadījumos testa stendi ir ļoti noderīgi, jo jūs varat automātiski pārbaudīt dizainu visām iespējamām vērtībām un tādējādi apstiprināt testa konstrukcijas uzticamību. Verilog Testbenches izmanto, lai modelētu un analizētu dizainu, neizmantojot nekādas fiziskas aparatūras ierīces.

Testējamais dizains, saīsināts kā DUT, ir sintezējams funkcionalitātes modulis, kuru vēlamies pārbaudīt. Citiem vārdiem sakot, mēs vēlētos pārbaudīt ķēdes dizainu. Mēs varam aprakstīt mūsu DUT, izmantojot vienu no trim Verilog modelēšanas stiliem — vārtu līmenis, datu plūsma vai uzvedības.

Testbends nav sintezējams, tāpēc to izmanto tikai simulācijas nolūkos. Tas ļauj lietotājam izmantot pilnu Verilog konstrukciju klāstu, piemēram, atslēgvārdus, piemēram, “for”, “$display” un “$monitor” utt., lai uzrakstītu testa stendus. Vienkāršs testēšanas stends izveidos testējamās vienības (UUT) vai testējamās ierīces (DUT) un piedziņas ievades.

Izpratne par testa stendu

Laika skalas definīcija Testbench

Simulējot, programmatūrai ir jāzina, kā laiks ir definēts. Aizkaves vienība tiek norādīta, izmantojot `timescale direktīvu, kas nosaka laika vienību un precizitāti moduļiem, kas tai seko. Laika grafiks palīdz noteikt, ko #1 nozīmē laika izteiksmē. # izmanto, lai definētu sistēmā ievadāmo aizkavi saskaņā ar laika skalā norādīto laika vienību. Tātad, #1 nozīmē 1 ns aizkavi, ja laika vienība ir ns.

Sintakse:
`laiks / /

time_unit ir laiks, ko apzīmē aizkave #1. Bāze time_precision norāda, cik decimāldaļas izmantot attiecībā pret laika vienībām. (Skatīt 23. rindiņu 5. attēlā)

Mēs varam izmantot laika skalas konstrukcijas, lai vienā dizainā izmantotu dažādas laika vienības. Lietotājam ir jāatceras, ka aizkaves specifikācijas nav sintezējamas un tās nevar pārveidot par aparatūras loģiku. Aizkaves funkcijas ir paredzētas tikai simulācijas nolūkiem. $laiks un $reāllaikā sistēmas funkcijas atgriež pašreizējo laiku, un noklusējuma atskaites formātu var mainīt ar citu sistēmas uzdevumu $timeformat .

Example: 

`laiks 10us/100ns
`laika skala 1ns/1ps
#10 atiestatīšana = 1; // aizkavē signālu par 10 ns
#0.49 $displejs( “T = %0t laikā #0.49”, $realtime) ;

Norādītā aizkave ir #0.49, kas ir mazāka par pusi laika vienības. Tomēr laika precizitāte ir norādīta kā 1ps, un tāpēc simulators nevar būt mazāks par 1ns, kas ļauj noapaļot doto aizkaves paziņojumu un iegūt 0ns. Tātad šis paziņojums nenodrošina nekādu kavēšanos.

Simulācijas žurnāls: 

T = 1 laikā #0.49

Moduļa deklarācija

Moduļa deklarācija jebkurā testa stendā atšķiras no galvenā Verilog koda. Pārbaudes stendā modulis tiek deklarēts bez termināļa portiem kopā ar to. (Skatīt 25. rindiņu 5. attēlā)

Sintakse: 

modulis ;

Pēc moduļa deklarācijas tiek definēti ieejas un izejas signāli, kas definēti iepriekš galvenajā projektā file.
Simulācijas laikā mēs izmantojam divus signālu veidus braukšanas un signālu novērošanai. Reg datu tips saglabās vērtību, līdz tam tiks piešķirta jauna vērtība. Šim datu tipam vērtību var piešķirt tikai vienmēr vai sākotnējā blokā.
Vadu datu tips ir līdzīgs fiziska savienojuma datu tipam. Tajā būs vērtība, ko virza ports, piešķiršanas priekšraksts vai reg. Šo datu tipu nevar izmantot sākotnējā vai vienmēr blokā. Šajā sadaļā tiek veikta arī jebkura parametra un vesela skaitļa deklarācija.

Example:
Reg a,b; // ievade ABL kodā ir definēta kā reg in testbench
Vads y; // izejas signāls ABL ir definēts kā vads testēšanas stendā

DUT instantiācija

Pārbaudes stenda mērķis ir pārbaudīt, vai mūsu DUT modulis darbojas. Tāpēc mums ir jāizveido mūsu dizaina modulis, lai pārbaudītu moduli.

Sintakse: 

(. (signāls1), . signāls1>(signāls2));

Example:

ALU d0 (.a(a), // signālam “a” ALU jābūt savienotam ar “a” ALU_tb modulī
.b(b), // signālam “b” ALU jābūt savienotam ar “b” modulī ALU_tb
.c(c)) ;// signālam “c” ALU jābūt savienotam ar “c” ALU_tb modulī

Mēs esam izveidojuši DUT moduli ALU testa modulim. Gadījuma nosaukumu (d0) izvēlas lietotājs. Signāli ar punktu "." to priekšā ir ALU moduļa iekšpusē esošo signālu nosaukumi, savukārt vads vai reg., ar kuru tie savienojas testa stendā, atrodas blakus signālam iekavās (). Katru porta savienojumu ieteicams kodēt atsevišķā rindā, lai jebkurš kompilācijas kļūdas ziņojums pareizi norādītu uz līnijas numuru, kurā radusies kļūda. Tā kā šie savienojumi tiek veidoti pēc nosaukuma, to parādīšanās secībai nav nozīmes.

DUT instantiāciju var veikt arī moduļiem, kur testa stenda modulim ir dažādi signālu nosaukumi. Pareiza signālu kartēšana ir svarīga momentu veidošanas laikā.

Example: 

ALU d0 (.a(A), // signālam “a” ALU jābūt savienotam ar “A” ALU_tb modulī
.clk(clock), // signālam "clk" ALU jābūt savienotam ar moduli "clock" ALU_tb
.out(OUT)) ; // signālam “out” ALU jābūt savienotam ar “OUT” modulī ALU_tb

Vienmēr un sākotnējais bloks testa stendā

Verilog ir divi secīgi bloki, sākotnējais un vienmēr. Tieši šajos blokos mēs pielietojam stimulu.

Sākotnējais bloks

Sākotnējais bloks, kas tiek izpildīts tikai vienu reizi un beidzas, kad tiek izpildīta bloka pēdējā rinda. Stimuls tiek ierakstīts sākotnējā blokā. (Skatiet 54.–72. rindu 5. attēlā)

Sintakse:
..
sākotnējais sākums
$dumpfile();
$dumpvars();
..(ievadiet stimulu)
beigas

sākotnējais bloks sāk savu izpildi simulācijas sākumā laikā t = 0. Sākot ar pirmo rindiņu starp sākumu un beigām, katra rinda tiek izpildīta no augšas uz leju, līdz tiek sasniegta aizkave. Kad tiek sasniegta aizkave, šī bloka izpilde gaida, līdz ir pagājis aizkaves laiks (10 laika vienības), un pēc tam atkal sāk izpildi.
Lietotājs var definēt stimulus, izmantojot cilpas (for, while, if-else), kā arī šajā sākotnējā blokā, nevis ievadot visas kombinācijas manuāli.

 

Example:
Sākotnējais sākums
A = 0; b = 0; // sākt izpildi
#10 a = 0; b = 1; // izpilde ir t = 10 laika vienība
#10 a = 1; b = 0; // izpilde ir t = 20 laika vienība
beigas

Izgāztuve Files

Vēl viena lieta, kas jāpatur prātā, ir USD deklarācijaizgāztuvefiles un $dumpvars sākotnējā bloka iekšpusē (sk. 55.–56. rindu 5. attēlā). $izgāztuvefile izmanto, lai izmestu tīklu un reģistru vērtību izmaiņas a file tas tiek nosaukts kā arguments.

Piemēram,ample:

$izgāztuvefile(“alu_tb.vcd”);

izmetīs izmaiņas a file ar nosaukumu alu_tb.vcd. Izmaiņas tiek ierakstītas a file sauc par VCD file kas apzīmē vērtības izmaiņu dump. VCD (vērtības izmaiņu dump) saglabā visu informāciju par vērtību izmaiņām. Mums nevar būt vairāk par vienu $ dumpfile paziņojumi Verilog simulācijā.

$dumpvars tiek izmantots, lai norādītu, kuri mainīgie ir jāizmet ( file pieminēja $dumpfile). Vienkāršākais veids, kā to izmantot, ir bez argumentiem. $dumpvars vispārējā sintakse ir

$dumpvars ( <, >);

Mēs būtībā varam norādīt, kuri moduļi un kuri moduļu mainīgie tiks izmesti. Vienkāršākais veids, kā to izmantot, ir iestatīt līmeni uz 0 un moduļa nosaukumu kā augšējo moduli (parasti augšējo testbanda moduli).

$dumpvars(0, alu_tb);

Ja līmenis ir iestatīts uz 0 un ir norādīts tikai moduļa nosaukums, tas izmet VISUS šī moduļa mainīgos un visus mainīgos VISOS zemākā līmeņa moduļos, ko instantē šis augstākais modulis. Ja kāds modulis nav izveidots ar šo augšējo moduli, tā mainīgais netiks aptverts. Vēl viena lieta, USD deklarācijaizgāztuvefile ir jānorāda pirms $dumpvars vai jebkura cita sistēmas uzdevuma, kas norāda izgāztuvi. Šīs izgāztuves files ir jādeklarē pirms stimulēšanas ievades citiem, šajā izgāznē vērtība netiks saglabāta files.

Vienmēr bloķēt

Pretēji sākotnējiem paziņojumiem, bloks vienmēr tiek izpildīts atkārtoti, lai gan izpilde sākas laikā t = 0. Piemēram,ample, pulksteņa signāls ir būtisks tādu secīgu ķēžu darbībai kā flip-flops. Tas ir jāpiegādā nepārtraukti. Tādējādi mēs varam rakstīt pulksteņa darbības kodu testa stendā šādi (skatiet 52. rindu 5. attēlā):

vienmēr
#10 clk = ~clk;
gala modulis

Iepriekš minētais paziņojums tiek izpildīts pēc 10 ns, sākot no t = 0. Clk vērtība tiks apgriezta pēc 10 ns no iepriekšējās vērtības. Tādējādi ģenerējot pulksteņa signālu ar impulsa platumu 20 ns. Tāpēc šis paziņojums ģenerē signālu ar frekvenci 50 MHz. Ir svarīgi atzīmēt, ka signāla inicializācija tiek veikta pirms vienmēr bloķēšanas. Ja mēs neizpildīsim inicializācijas daļu, clk signāls būs x no t – 0, un pēc 10 ns tas tiks apgriezts uz citu x.

Pašpārbaudes testēšanas stends

Pašpārbaudes testēšanas stendā ir ietverts paziņojums pašreizējā stāvokļa pārbaudei.

• $displejs sistēmas uzdevums galvenokārt tiek izmantoti, lai parādītu atkļūdošanas ziņojumus, lai izsekotu simulācijas plūsmai

sākotnējais sākums
A = 0; b = 0; c = 0; #10; // lietot ievadi, pagaidiet
if( y ! == 1) sākas
$displejs("000 neizdevās"); //pārbaudi
c = 1; #10 ; //lietot ievadi, pagaidiet
beigas
cits, ja ( y ! == 0) sākas
$display(“001 neizdevās”) // pārbaudiet
b = 1; c = 0; #10 ; beigas
citādi ja(y!==0)
$displejs (“010 neizdevās”); //pārbaudi
beigas
gala modulis

$displejs tiek izmantots mainīgo, virkņu vai izteiksmju vērtību parādīšanai. No iepriekš minētā bijample, ja kāda no if-else cilpām ir izpildīta, simulatora žurnālā tiks parādīts atbilstošs $displejs paziņojums. Virkņu beigās pēc noklusējuma ir jauna rindiņa.

$displejs (“laiks = %t , A = %b, B = %b, C = % b”, $laiks, A, B, C);

Pēdiņās minētās rakstzīmes tiks izdrukātas tādas, kādas tās ir. Burts kopā ar % apzīmē virknes formātu. Mēs izmantojam %b, lai attēlotu bināros datus. Mēs varam izmantot %d, %h, %o, lai attēlotu attiecīgi decimālo, heksadecimālo un oktālo. %g izmanto reālu skaitļu izteikšanai. Tās tiks aizstātas ar vērtībām ārpus citāta norādītajā secībā. Piemēram,ample, iepriekš minētais paziņojums simulācijas žurnālā tiks parādīts šādi: laiks = 20, A = 0, B =1, C = 0

Tabula 1. Verilog tabulu formāti

Arguments	Apraksts
%h, %H	Parādīt heksadecimālā formātā
%d, %D	Parādīt decimāldaļās
%b, %B	Parādīt binārā formātā
%m, %M	Parādīt hierarhisko nosaukumu
%s, %S	Parādīt kā virkni
%t, %T	Displejs laika formātā
%f, %F	Parādīt 'reālo' decimālā formātā
%e, %E	Parādīt “īstu” eksponenciālā formātā

$displejs galvenokārt izdrukā datus vai mainīgo tādus, kādi tie ir tajā brīdī, piemēram, printf valodā C. Jāpiemin $displejs jebkuram tekstam, kas mums ir vajadzīgs view simulācijas žurnālā.

• $laiks

$laiks ir sistēmas uzdevums, kas atgriezīs pašreizējo simulācijas laiku.

• $uzraudzīt

$uzraudzīt pārraudzīs datus vai mainīgo, kam tas ir rakstīts, un ikreiz, kad mainās mainīgais, tas tiks drukāts
mainītā vērtība. Tas panāk līdzīgu efektu, izsaucot $display katru reizi, kad tiek saņemts kāds no tā argumentiem
atjaunināts. $uzraudzīt ir kā uzdevums, kas ir radīts, lai palaistu galvenā pavediena fonā, kas uzrauga un
parāda savu argumentu mainīgo vērtību izmaiņas. $uzraudzīt ir tāda pati sintakse kā $displejs.

$uzraudzīt(“ laiks = %t, A = %b, B = %b, C = % b”, $laiks, A, B, C);

No 7. attēla var novērot, ka ir pievienotas jaunas kodu rindas, lai veiktu testa stenda pašnovērtējumu. $ izvietojumsdisplejs un $uzraudzīt apgalvojumi dažādās testa stenda sadaļās dos atšķirīgus rezultātus (sk. 8. attēlu). $laiks šajos paziņojumos minētais drukā laiku, kurā vērtība tiek drukāta. Tajā pašā laika vienība, piemēram, 170000 XNUMX, mēs varam redzēt, kā A un B vērtība atšķiras $ dēļ.displejs un $uzraudzīt paziņojumiem.

GTKWave programmatūra

GTKWave ir pilnībā aprīkots GTK+ vilnis viewUnix, Win32 un Mac OSX, kas lasa LXT, LXT2, VZT, FST un GHW files, kā arī standarta VCD/EVCD files un ļauj viņu viewing. Tās oficiālais webvietne atrodas plkst http://gtkwave.sourceforge.net/ . Ieteicams izmantot GTKWave viewer ar Icarus Verilog simulācijas rīku.

Kad lietotājs ir veiksmīgi izveidojis testa stendu, lai pārbaudītu dizaina funkcionalitāti, lietotājs tagad var izmantot GTKWave programmatūru, lai view viļņu formas.

Lai palaistu GTKWave programmatūru, lai view viļņu formām, lietotājam ir jānoklikšķina uz pogas Simulēt Testbench rīkjoslas augšpusē vai no galvenās izvēlnes Tools → Simulation → Simulate Testbench. Ja nav sintakses kļūdu, tad atkarībā no dizaina GTKWave ir jāpalaiž automātiski vai arī stimulu rezultāti testbendē tiks parādīti loga sadaļā Logger.

Programmatūra GTKWave atver .vcd formāta izgāztuvifile automātiski. GTKWave logs nerāda viļņu formu, kad tas tiek atvērts. Tas dod lietotājam iespēju izvēlēties, kādus signālus tas vēlas view un novērot. Lai izvēlētos signālu, lietotājam ir jāparāda, lietotājam jānoklikšķina uz sava moduļa/instances nosaukuma loga kreisajā pusē zem cilnes SST. Noklikšķinot uz katras instances +, apakšējā sadaļā varat redzēt signālus, kas ir saistīti ar šo gadījumu. Pēc tam varat vilkt un nomest vajadzīgo signālu vai veikt dubultklikšķi uz tā, lai tas tiktu parādīts logā Signāli. Varat arī atlasīt visus (CTRL + A) un ievietot tos signālu logā (sk. 9. attēlu).

Signāli tagad ir pievienoti signālu logam, bet tas vēl nav simulēts. Pēc vajadzīgo signālu pievienošanas signāla logam noklikšķiniet uz lai pielāgotu signālus pašreizējam loga platumam un pēc tam atkārtoti ielādētu signālus no pārlādēšanas rīkjoslā atrodas simbols. Tagad varat redzēt signālus ar to attiecīgajām vērtībām.

Signāla vērtības

Pēc noklusējuma signālu vērtības ir heksadecimālā formātā, un visi viļņi ir zaļā krāsā (ja tie darbojas pareizi).

Lietotājs var mainīt šo signālu īpašības, ar peles labo pogu noklikšķinot uz signāla un izvēloties Data Format vai Color Format. Lietotājs var arī ievietot tukšu signālu, lai izveidotu sadaļas starp signālu grupām. Kad jums ir vēlamais optiskais rezultāts, varat saglabāt savas konfigurācijas, dodoties uz File → Rakstiet Saglabāt File.

GTKWave rīkjosla

Rīkjosla (sk. 10. attēlu) ļauj lietotājam veikt signāla pamatfunkcijas. Apspriedīsim katru rīkjoslas opciju no kreisās uz labo pusi.

1. Izvēlnes opcijas: Saskaņā ar šo opciju mēs varam view visas dažādās programmatūras funkcijas, kuras var izmantot, lai spēlētos ar programmatūru. Sīkāka informācija par šo izvēlnes opciju ir aprakstīta šīs lietotāja rokasgrāmatas 8. sadaļā.
2. Izgriezt pēdas: To izmanto, lai dzēstu/izgrieztu atlases signālu no signāla loga
3. Kopēt pēdas: To izmanto, lai kopētu izvēlēto signālu no signāla loga
4. Ielīmējiet pēdas: nokopēto/izgriezto trasi var ielīmēt citā vietā signāla logā
5. Zoom Fit: to izmanto, lai pielāgotu signālus atbilstoši lietotāja izvēlētā loga izmēram
6. Pietuvināt: to izmanto, lai tuvinātu signāla logu
7. Tālināt: to izmanto, lai tālinātu signāla logu
8. Tālummaiņa Atsaukt: to izmanto, lai atsauktu tuvināšanu/tālināšanu signāla logā
9. Tālummainiet, lai sāktu: tas tuvinās signāla logu, parādot signālu sākuma laiku.
10. Tālummaiņa līdz beigām: tas tuvinās signāla logu, kas parāda signālu beigu laiku
11. Atrodiet iepriekšējo malu: Tas pārvieto marķieri uz kreiso pusi, norādot iepriekšējo malu
12. Atrodiet nākamo malu: Tas pārvieto marķieri pa labi, norādot nākamo malu
13. Ritiniet apakšējo/augšējo saiti: izmantojot šo, mēs varam iestatīt laika posmu, kurā lietotājs vēlas parādīt. Piemēram,ampMēs varam iestatīt laika posmu no 0 s līdz 500 ns, tas rādīs signālus tikai šajā periodā.
14. Pārlādēt: Pārlādēšana tiek nospiesta ikreiz, kad tiek mainīts parādītais signāls. Tas pārlādēs un parādīs signālu atbilstoši jaunajiem parametriem. Piemēram,ampPēc signāla laika diapazona maiņas mums ir atkārtoti jāielādē signāls, lai parādītu signālu jaunajā iestatītajā laika posmā.

Izvēlnes opcijas

Programmatūras GTKWave kreisajā augšējā stūrī lietotājs var piekļūt izvēlnes opcijām, noklikšķinot uz trim vertikālajām līnijām (sk. 11. attēlu). Lietotājs sadaļā Izvēlnes opcijas var atrast šādas opcijas:

File

The File apakšizvēlnē ir dažādi ar piekļuvi saistīti vienumi files, importē-eksportē VCD files, drukāšana un lasīšana/rakstīšana files un izejot.

Rediģēt

Apakšizvēlne Rediģēt tiek izmantota, lai veiktu dažādas utilītas funkcijas, piemēram, mainītu vērtību datu attēlojumu viļņu apakšlogā. Izmantojot opcijas apakšizvēlnē Rediģēt, lietotājs var mainīt signālu datu formātu, pārkārtot tos, pārvietot, apgriezt, izcelt, grupēt signālus, komentēt signālus, mainīt signālu krāsu utt.

Meklēt

Apakšizvēlne Meklēt tiek izmantota, lai veiktu meklēšanu tīkla nosaukumos un vērtībās. Tas palīdz veikt funkcijas dažādos VCD signālu un gadījumu hierarhijas līmeņos file.

Laiks

Laika apakšizvēlnē ir ietverta navigācijas un statusa paneļa pogu veikto funkciju virskopa.
Tas nodrošina vienkāršas, ar laiku saistītas funkcijas, piemēram, tālummaiņu, pārvietošanos uz noteiktu laika punktu, signāla pārvietošanu noteiktā virzienā utt.

Marķieris

Marķiera apakšizvēlne tiek izmantota, lai veiktu dažādas manipulācijas ar marķieri, kā arī kontrolētu ritināšanu ārpus ekrāna.
Tas nodrošina daudzu marķieru pievienošanas funkcionalitāti signāla logam. Ir atļauti ne vairāk kā 26 vārdu marķieri, un visiem laikiem ir jābūt atšķirīgiem.

a. Lai signāla logā pievienotu marķierus
Noklikšķiniet ar peles kreiso taustiņu vajadzīgajā vietā, kur vēlaties novietot marķieri, un nospiediet ALT + N. Tas ievietos nosaukto marķieri (A, B, C utt.) vajadzīgajā vietā. Lietotājs var turpināt to darīt 26 dažādās laika vietās.
Lai salīdzinātu laika vērtību visos vietu marķieros, Izvēlne → Marķieri → Rādīt izmaiņu marķiera datus.
Tas atvērs logu ar laika vērtību pie katra marķiera. Lietotājs var manuāli atzīmēt laika vērtību pie katra ievietotā marķiera un atņemt to, lai aprēķinātu laika starpību starp 2 marķieriem.
b. Lai noņemtu marķieri signāla logā

Lietotājs var doties uz Izvēlne → Marķieri → Apkopot nosaukto marķieri. Tas noņems signāla logā ievietoto pēdējo marķieri. Lietotājs var noņemt visus nosauktos marķierus, dodoties uz Izvēlne → Marķieri → Apkopot visus nosauktos marķierus (12. attēls).

13. attēlā redzams, kā ir izmainītas signāla krāsas. Signāla logam pievienoto Tukšo signālu var novērot arī ar komentāru – Blank Signal.
Ņemiet vērā arī 6 nosaukto marķieru (A–E) klātbūtni un laika vērtības palielināšanu starp šiem marķieriem ps.

View

The View apakšizvēlne tiek izmantota, lai kontrolētu dažādus atribūtus, kas saistīti ar statusa vienumu grafisko atveidi, kā arī vērtības signāla apakšlogā. Šajā izvēlnē varat pārveidot signāla logu uz melnbaltu vai krāsainu. The View apakšizvēlne ļauj arī mainīt laika izmēru, sākot no sekundēm (sekundēm) līdz fikosekundēm (fs). Lietotājs var atrast šo opciju View → Mērogot laika dimensijā → fs.

Palīdzība

Palīdzības apakšizvēlnē ir opcijas tiešsaistes palīdzības iespējošanai, kā arī programmas versijas informācijas parādīšanai.

Secinājums

Šis dokuments tika izveidots, lai palīdzētu lietotājam veiksmīgi simulēt to dizainu un pārbaudīt funkcionalitāti, labojot vajadzīgā testa stenda uzmetumu un izmantojot Icarus Verilog kopā ar GTKWave, lai parādītu viļņu formas un novērotu rezultātus.

Pārskatīšanas vēsture

Pārskatīšana	Datums	Apraksts
1.00	20. gada 2024. maijs	Sākotnējā izlaišana.

R19US0011EU0100 Rev.1.0
20. gada 2024. maijs
© 2024 Renesas Electronics

Dokumenti / Resursi

RENESAS ForgeFPGA programmatūras simulācija [pdfLietotāja rokasgrāmata REN_r19us0011eu0100, ForgeFPGA programmatūras simulācija, ForgeFPGA programmatūra, ForgeFPGA, ForgeFPGA simulācija, programmatūras simulācija, simulācija, programmatūra

Atsauces

• Lietotāja rokasgrāmata