Simulacija softvera RENESAS ForgeFPGA

Važne informacije

Simulacija je tehnika primjene različitih ulaznih stimulansa na dizajn u različito vrijeme kako bi se provjerilo da li se RTL kod ponaša na željeni način. Koristi se za provjeru robusnosti dizajna. Simulacija omogućava korisniku da view vremenski dijagram povezanih signala da bi se razumjelo kako je dizajn dizajna u dizajnu file ponaša se.

Testbench su dijelovi koda koji se koriste za simulaciju. Jednostavan testbench će instancirati jedinicu pod testom (UUT) i pokretati ulaz. Softver Go Configure koristi Icarus Verilog (iVerilog) i GTKWave da posmatra talasne oblike simulacije sa stimulusom koji se nalazi u testbenchu.

Ovaj dokument opisuje korake koje treba poduzeti dok instalirate Icarus na vaš sistem i kako pokrenuti uspješnu simulaciju.

Instaliranje Icarus Verilog

a. Instalirajte najnoviju verziju Icarus Verilog (IVerilog) sa https://bleyer.org/icarus/
b. Obavezno dodajte IVerilog na PATH i pustite ga da instalira GTKWave (vidi sliku 1)

c. Otvorite Go Configure Software i odaberite dio: SLG47910 (Rev BB) da otvorite Forge Workshop (pogledajte sliku 2).

d. Kliknite na FPGA Editor u sredini trake sa alatkama na vrhu ili korisnik može dvaput kliknuti na strukturu FPGA Core u sredini prozora.

e. Otvara se novi prozor pod nazivom Forge Workshop. Na traci sa alatkama menija na vrhu, kliknite na Opcije → Podešavanja. U dijaloškom okviru Postavke idite na Alati na kartici Korisničke postavke. Poništite odabir polja Koristi “okruženje sistemskog okruženja” i za Icarus Verilog i za GTKWave. Dodajte putanju do Iverilog i GTKWave sačuvane u vašem sistemu u zadati prostor (pogledajte sliku 4).

Svi ste spremni da simulirate testbench i gornji koraci osiguravaju da se GTKWave automatski pokrene kada simulirate testbench na Go Configure softveru.

Testbench

Najvažniji korak u uspješnoj implementaciji bilo kojeg sistema je provjera dizajna i njegove funkcionalnosti. Provjera složenog sistema nakon implementacije hardvera nije mudar izbor. To je neefikasno u smislu novca, vremena i resursa. Stoga, u slučaju FPGA, testbench se koristi za testiranje Verilog izvornog koda.

Pretpostavimo da imamo ulaz od 11 bita i želimo da testiramo uređaj za sve moguće vrijednosti kombinacije ulaza, tj. (211). Kako se radi o velikom broju kombinacija, nemoguće ga je testirati ručno. U takvim slučajevima, testni stolovi su vrlo korisni jer možete automatski testirati dizajn za sve moguće vrijednosti i time potvrditi pouzdanost dizajna testa. Verilog Testbench se koristi za simulaciju i analizu dizajna bez potrebe za bilo kakvim fizičkim hardverskim uređajem.

Dizajn koji se testira, skraćeno DUT, je modul koji se može sintetizirati funkcionalnosti koju želimo testirati. Drugim riječima, željeli bismo testirati dizajn kola. Možemo opisati naš DUT koristeći jedan od tri stila modeliranja u Verilogu – Gate-level, Dataflow ili Behavioral.

Testbench se ne može sintetizirati, stoga se koristi samo u svrhe simulacije. Ovo omogućava korisniku da koristi čitav niz Verilog konstrukcija, npr. ključne riječi kao što su “for”, “$display” i “$monitor” itd. za pisanje testnih stolova. Jednostavna testna ploča će instancirati jedinicu pod testom (UUT) ili uređaj pod testom (DUT) i ulaze za pogon.

Razumijevanje Testbench-a

Definicija vremenske skale u Testbench-u

Prilikom simulacije, softver mora znati kako je vrijeme definirano. Jedinica kašnjenja je specificirana pomoću `timescale direktive, koja specificira vremensku jedinicu i preciznost za module koji je slijede. `Vremenska skala pomaže u određivanju šta broj 1 znači u smislu vremena. # se koristi za definisanje kašnjenja koje treba uvesti u sistem u skladu sa vremenskom jedinicom navedenom u vremenskoj skali. Dakle, #1 znači 1 ns kašnjenja ako je time_unit u ns.

sintaksa:
`vremenski okvir / /

time_unit je količina vremena koju predstavlja kašnjenje od #1. Baza time_precision predstavlja koliko decimalnih tačaka preciznosti treba koristiti u odnosu na vremenske jedinice. (Pogledajte red 23 na slici 5)

Možemo koristiti konstrukcije vremenskog okvira za korištenje različitih vremenskih jedinica u istom dizajnu. Korisnik treba zapamtiti da specifikacije kašnjenja nisu sintetizirane i ne mogu se pretvoriti u hardversku logiku. Funkcije kašnjenja su u potpunosti za potrebe simulacije. $vrijeme i $realnom vremenu sistemske funkcije vraćaju trenutno vrijeme i zadani format izvještavanja se može promijeniti s drugim sistemskim zadatkom $timeformat.

Example: 

`vremenski okvir 10us/100ns
`vremenski okvir 1ns/1ps
#10 reset = 1; // odgađa signal za 10 ns
#0.49 $display( “T = %0t u vremenu #0.49”, $realtime) ;

Navedeno kašnjenje je #0.49 što je manje od pola jedinice vremena. Međutim, vremenska preciznost je specificirana na 1ps i stoga simulator ne može biti manji od 1ns što ga čini da zaokruži datu izjavu kašnjenja i daje 0ns. Dakle, ova izjava ne daje nikakvo odlaganje.

Dnevnik simulacije: 

T = 1 u vremenu #0.49

Deklaracija modula

Deklaracija modula u bilo kojoj testbench je za razliku od glavnog Verilog koda. U testbench-u, modul je deklarisan bez ikakvih terminalnih portova zajedno sa njim. (Pogledajte red 25 na slici 5)

sintaksa: 

modul ;

Nakon deklaracije modula slijedi definiranje ulaznih i izlaznih signala definiranih ranije u glavnom dizajnu file.
Koristimo dva tipa signala za vožnju i praćenje signala tokom simulacije. Reg tip podataka će zadržati vrijednost sve dok mu se ne dodijeli nova vrijednost. Ovom tipu podataka može se dodijeliti vrijednost samo u uvijek ili početnom bloku.
Žičani tip podataka je kao kod fizičke veze. Sadržavat će vrijednost koju pokreće port, naredba o dodjeli ili reg. Ovaj tip podataka se ne može koristiti u početnom ili uvijek bloku. Bilo koji parametar i deklaracija cijelog broja također se rade u ovom odjeljku.

Example:
Reg a,b; // ulaz u HDL kodu je definiran kao reg u testbench-u
Wire y; // izlazni signal u HDL-u je definiran kao žica u testbench-u

DUT instancija

Svrha testne ploče je da provjeri da li naš DUT modul funkcionira. Stoga, moramo instancirati naš dizajnerski modul za testiranje modula.

sintaksa: 

(. (signal1), . signal1>(signal2));

Example:

ALU d0 (.a(a), // signal “a” u ALU bi trebao biti povezan sa “a” u ALU_tb modulu
.b(b), // signal “b” u ALU bi trebao biti povezan sa “b” u ALU_tb modulu
.c(c)) ;// signal “c” u ALU bi trebao biti povezan sa “c” u ALU_tb modulu

Instancirali smo DUT modul ALU u test modul. Ime instance (d0) je izbor korisnika. Signali sa tačkom "." ispred njih su nazivi za signale unutar ALU modula, dok je žica ili reg na koji se spajaju u ispitnom stolu pored signala u zagradi (). Preporučuje se kodiranje svake veze porta u zasebnom redu tako da svaka poruka o grešci kompilacije ispravno ukazuje na broj reda u kojem se greška dogodila. Pošto su ove veze napravljene po imenu, redosled kojim se pojavljuju je nebitan.

Instancija DUT-a se također može napraviti za module gdje modul testbench-a ima različita imena signala. Ispravno mapiranje signala je ono što je važno prilikom instanciranja.

Example: 

ALU d0 (.a(A), // signal “a” u ALU-u treba spojiti na “A” u ALU_tb modulu
.clk(clock), // signal “clk” u ALU treba biti povezan na “clock” ALU_tb modul
.out(OUT)) ; // signal “out” u ALU bi trebao biti spojen na “OUT” u ALU_tb modulu

Uvijek i početni blok u testbenchu

Postoje dva uzastopna bloka u Verilogu, početni i uvijek. U tim blokovima primjenjujemo stimulans.

Početni blok

Početni blok koji se izvršava samo jednom i završava kada se izvrši posljednji red bloka. Stimulus je upisan u početni blok. (Vidi red 54-72 na slici 5)

Sintaksa:
..
početni početak
$dumpfile();
$dumpvars();
..(unesite stimulus)
kraj

početni blok počinje da se izvršava na početku simulacije u trenutku t = 0. Počevši od prvog reda između početka i kraja, svaki red se izvršava od vrha do dna dok se ne postigne kašnjenje. Kada se dostigne kašnjenje, izvršenje ovog bloka čeka dok vrijeme kašnjenja (10-vremenskih jedinica) ne prođe, a zatim ponovo pokreće izvršenje.
Korisnik može definirati stimuluse koristeći petlje (for, while, if-else) i unutar ovog početnog bloka umjesto da ručno unese sve kombinacije.

 

Example:
Initial Begin
A = 0; b = 0; // početak izvršavanja
#10 a = 0; b = 1; // izvršenje je u vremenu t = 10 jedinica
#10 a = 1; b = 0; // izvršenje je u vremenu t = 20 jedinica
kraj

Dump Files

Još jedna stvar koju treba imati na umu je deklaracija $dumpfiles i $dumpvars unutar početnog bloka (vidi red 55-56 na slici 5). $dumpfile se koristi za dump promjene vrijednosti mreža i registara u a file koji je imenovan kao njegov argument.

Za nprample:

$dumpfile(“alu_tb.vcd”);

će izbaciti promjene u a file pod nazivom alu_tb.vcd. Promjene su zabilježene u a file pod nazivom VCD file što je skraćenica za dump promjene vrijednosti. VCD (dump promjene vrijednosti) pohranjuje sve informacije o promjenama vrijednosti. Ne možemo imati više od jednog $dump-afile izjave u Verilog simulaciji.

$dumpvars koristi se za određivanje koje će se varijable izbaciti (u file spomenuo $dumpfile). Najjednostavniji način da ga koristite je bez ikakvog argumenta. Opšta sintaksa $dumpvars je

$dumpvars ( <, >);

U osnovi možemo odrediti koji će moduli i koje varijable u modulima biti izbačeni. Najjednostavniji način da se ovo koristi je postavljanje nivoa na 0 i naziv modula kao gornji modul (obično gornji modul testbench).

$dumpvars(0, alu_tb);

Kada je nivo postavljen na 0, a specificirano je samo ime modula, on izbacuje SVE varijable tog modula i sve varijable u SVIM modulima nižeg nivoa koje instancira ovaj gornji modul. Ako bilo koji modul nije instanciran ovim gornjim modulom, tada njegova varijabla neće biti pokrivena. Još jedna stvar, deklaracija $dumpfile mora doći prije $dumpvars ili bilo kojeg drugog sistemskog zadatka koji specificira dump. Ove deponije files mora biti deklariran prije unosa stimulansa, inače, nikakva vrijednost neće biti sačuvana u ovom dumpu files.

Uvijek blokiraj

Suprotno početnim naredbama, uvijek se blok ponavlja, iako izvršavanje počinje u trenutku t = 0. Na primjerampTako je signal takta neophodan za rad sekvencijalnih kola kao što su flip-flops. Potrebno ga je kontinuirano snabdjevati. Dakle, možemo napisati kod za rad sata u testbench-u kao (vidi red 52 na slici 5):

uvijek
#10 clk = ~clk;
endmodule

Gornja izjava se izvršava nakon 10 ns počevši od t = 0. Vrijednost clk će se invertirati nakon 10 ns od prethodne vrijednosti. Tako se generiše takt signal širine impulsa od 20 ns. Stoga ova izjava generiše signal frekvencije 50 MHz. Važno je napomenuti da se inicijalizacija signala vrši prije bloka uvijek. Ako ne uradimo dio inicijalizacije, clk signal će biti x od t – 0, a nakon 10 ns će biti invertiran u drugi x.

Self-Checking Testbench

Testna ploča za samoprovjeru uključuje izjavu za provjeru trenutnog stanja.

• $displej sistemski zadaci se uglavnom koriste za prikaz debug poruka za praćenje toka simulacije

početni početak
A = 0 ; b = 0 ; c = 0; #10; // primijeni unos, čekaj
if( y ! == 1) počinje
$display(“000 nije uspjelo”); //provjeri
c = 1; #10 ; //primijeni unos, čekaj
kraj
inače ako ( y ! == 0) počinje
$display(“001 nije uspio”) // provjeriti
b = 1; c = 0; #10 ; kraj
inače if(y!==0)
$display (“ 010 nije uspio”); //provjeri
kraj
endmodule

$displej koristi se za prikaz vrijednosti varijabli, nizova ili izraza. Iz gore navedenog prampda, kad god je bilo koja od petlje if-else zadovoljena, onda će zapisnik simulatora prikazati svoj odgovarajući $displej izjava. Na kraju stringova se podrazumevano nalazi novi red.

$displej (“vrijeme = %t , A = %b, B = %b, C = % b”, $vrijeme, A,B,C);

Znakovi spomenuti u citatima bit će odštampani onakvi kakvi jesu. Slovo zajedno sa % označava format stringa. Koristimo %b za predstavljanje binarnih podataka. Možemo koristiti %d, %h, %o za predstavljanje decimalnog, heksadecimalnog i oktalnog. %g se koristi za izražavanje realnih brojeva. One će biti zamijenjene vrijednostima izvan citata navedenim redoslijedom. Za nprampda, gornja izjava će biti prikazana u dnevniku simulacije kao: vrijeme = 20, A = 0, B =1, C = 0

Table 1. Verilog formati tablice

Argument	Opis
%h, %H	Prikaz u heksadecimalnom formatu
%d, %D	Prikaz u decimalnom obliku
%b, %B	Prikaz u binarnom formatu
%m, %M	Prikaži hijerarhijsko ime
%s, %S	Prikaži kao string
%t, %T	Prikaz u vremenskom formatu
%f, %F	Prikaži 'stvarno' u decimalnom formatu
%e, %E	Prikaži 'stvarno' u eksponencijalnom formatu

$displej uglavnom ispisuje podatke ili varijablu kakav je u tom trenutku kao printf u C. Moramo spomenuti $displej za koji god tekst moramo view u dnevniku simulacije.

• $vrijeme

$vrijeme je sistemski zadatak koji će vratiti trenutno vrijeme simulacije.

• $monitor

$monitor će pratiti podatke ili varijablu za koje je napisana i kad god se varijabla promijeni, ispisat će se
promenjenu vrednost. Postiže sličan efekat pozivanja $display svaki put kada dobije bilo koji od njegovih argumenata
ažurirano. $monitor je poput zadatka koji se pokreće u pozadini glavne niti koja prati i
prikazuje promjene vrijednosti svojih varijabli argumenata. $monitor ima istu sintaksu kao $displej.

$monitor(“ vrijeme = %t, A = %b, B = %b, C = % b”, $vrijeme, A,B,C);

Sa slike 7 možete primijetiti da su dodane nove linije kodova za samoevaluaciju testne ploče. Plasman $displej i $monitor izjave u različitim sekcijama testbench-a će dati različite rezultate (vidi sliku 8). $vrijeme spomenuto u ovim izjavama ispisuje vrijeme za koje se vrijednost ispisuje. U isto vrijeme, recimo 170000, možemo vidjeti kako postoji razlika u vrijednosti za A i B zbog $displej i $monitor izjave.

GTKWave softver

GTKWave je potpuno opremljen GTK+ talas viewer za Unix, Win32 i Mac OSX koji čita LXT, LXT2, VZT, FST i GHW files kao i standardni VCD/EVCD files i dozvoljava njihovu viewing. Zvanično webstranica je na http://gtkwave.sourceforge.net/ . GTKWave se preporučuje viewer od Icarus Verilog alata za simulaciju.

Nakon što je korisnik uspješno kreirao testbench za testiranje funkcionalnosti dizajna, korisnik sada može koristiti GTKWave softver za view talasne oblike.

Za pokretanje GTKWave softvera na view talasnih oblika, korisnik treba da klikne na dugme Simulate Testbench na vrhu trake sa alatkama ili iz glavnog menija Tools→ Simulation→ Simulate Testbench. Ako nema sintaksičkih grešaka, u zavisnosti od dizajna, GTKWave bi trebao biti pokrenut automatski ili će rezultati stimulusa u testbench-u biti prikazani u Logger sekciji prozora.

Softver GTKWave otvara dump formata .vcdfile automatski. Prozor GTKWave ne prikazuje talasni oblik kada se otvori. Ovo daje korisniku mogućnost da odabere koje signale želi view i posmatraj. Za odabir signala, korisnik treba da prikaže, korisnik treba da klikne na naziv svog modula/instance na lijevoj strani prozora ispod SST kartice. Klikom na + svake instance, možete vidjeti signale koji su povezani s tom instancom u donjem dijelu. Zatim možete prevući i ispustiti željeni signal ili dvaput kliknuti na njih da bi se prikazali u prozoru Signals. Također možete odabrati sve (CTRL + A) i umetnuti ih u prozor sa signalima (pogledajte sliku 9).

Signali se sada dodaju u signalni prozor, ali ga tek treba simulirati. Nakon što dodate željene signale u prozor za signale, kliknite na da prilagodite signale trenutnoj širini prozora, a zatim ponovo učitate signale iz ponovnog učitavanja simbol prisutan na traci sa alatkama. Sada možete vidjeti signale sa njihovim odgovarajućim vrijednostima.

Vrijednosti signala

Prema zadanim postavkama, vrijednosti signala su u heksadecimalnom formatu i svi valovi su obojeni zelenom bojom (ako ispravno rade).

Korisnik može promijeniti svojstva ovih signala desnim klikom na signal i odabirom Format podataka ili Format boje. Korisnik također može umetnuti prazan signal kako bi napravio sekcije između grupe signala. Kada dobijete željeni optički rezultat, možete sačuvati svoje konfiguracije tako što ćete otići File → Napiši Sačuvaj File.

GTKWave Toolbar

Traka sa alatkama (vidi sliku 10) omogućava korisniku da izvrši osnovne funkcije za signal. Razgovarajmo o svakoj opciji na traci s alatima s lijeva na desno.

1. Opcije menija: Pod ovom opcijom možemo view sve različite karakteristike softvera koje se mogu koristiti za igranje sa softverom. Detalji u okviru ove opcije menija su pokriveni u odeljku 8 ovog uputstva za upotrebu.
2. Cut Traces: Koristi se za brisanje/rezanje odabranog signala iz prozora signala
3. Kopiraj tragove: Koristi se za kopiranje odabranog signala iz prozora signala
4. Paste Traces: Kopirani/izrezani trag se može zalijepiti na drugu lokaciju u prozoru signala
5. Zoom Fit: Koristi se za uklapanje signala prema veličini prozora koji korisnik odabere da prikaže
6. Zoom In: Koristi se za zumiranje prozora signala
7. Zoom Out: Koristi se za umanjivanje signalnog prozora
8. Zoom Undo: koristi se za poništavanje uvećanja/umanjivanja prikaza signalnog prozora
9. Zumirajte za početak: ovo će zumirati prozor signala, prikazujući vrijeme početka signala.
10. Zumiraj do kraja: ovo će zumirati prozor signala koji prikazuje vrijeme završetka signala
11. Pronađite prethodnu ivicu: Ovo pomiče marker na lijevu stranu ukazujući na prethodnu ivicu
12. Pronađite sljedeću ivicu: Ovo pomiče marker udesno označavajući sljedeću ivicu
13. Pomičite donju/gornju vezu: pomoću ovoga možemo postaviti vremenski okvir u kojem korisnik želi prikazati. Za nprampda, možemo postaviti vremenski okvir na 0 sec do 500 ns, prikazat će signale samo ispod tog trajanja.
14. Ponovno učitaj: Ponovno punjenje se pritisne kad god dođe do promjene prikazanog signala. Ponovo će se učitati i prikazati signal prema novim parametrima. Za nprampDakle, nakon promjene vremenskog okvira signala, moramo ponovo učitati signal da bi se signal prikazao u novom postavljenom vremenskom okviru.

Opcije menija

Iz lijevog gornjeg ugla softvera GTKWave, korisnik može pristupiti opcijama menija klikom na tri vertikalne linije (vidi sliku 11). Pod opcijama menija korisnik može pronaći sljedeće opcije:

File

The File podmeni sadrži razne stavke koje se odnose na pristup files, uvoz-izvoz VCD-a files, štampanje i čitanje/pisanje files i izlaz.

Uredi

Podmeni Edit se koristi za obavljanje različitih uslužnih funkcija kao što je promena prikaza podataka vrednosti u podprozoru talasa. Koristeći opcije u podmeniju Uredi, korisnik može promijeniti format podataka signala, preurediti ih, pomjeriti ih, skratiti, označiti, grupirati signale, komentirati signale, promijeniti boju signala itd.

PRETRAGA

Podmeni Traži se koristi za pretraživanje imena i vrijednosti mreže. Pomaže u izvođenju funkcija na različitim nivoima hijerarhije signala i instanci u VCD-u file.

Vrijeme

Podmeni vremena sadrži nadskup funkcija koje obavljaju dugmad Navigacije i Status Panel.
Omogućuje jednostavne, vremenski povezane funkcije kao što su zumiranje, pomicanje na određenu vremensku tačku, pomicanje signala u određenom smjeru, itd.

Marker

Podmeni markera se koristi za obavljanje raznih manipulacija na markeru, kao i za kontrolu pomeranja van ekrana.
Omogućuje funkcionalnost dodavanja brojnih markera na signalni prozor. Dozvoljeno je najviše 26 markera imena i vremena za sva moraju biti različita.

a. Za dodavanje markera u prozor signala
Kliknite levim tasterom miša na traženu tačku gde želite da se marker postavi i pritisnite ALT + N. Ovo će postaviti imenovani marker (A,B,C, itd.) na traženu tačku. Korisnik to može nastaviti raditi na 26 različitih vremenskih lokacija.
Da biste uporedili vremensku vrednost na svim markerima mesta, Meni → Markeri → Prikaži promene markera.
Ovo će otvoriti prozor sa vrijednošću vremena na svakom markeru. Korisnik može ručno zabilježiti vremensku vrijednost na svakom postavljenom markeru i oduzeti ih kako bi izračunao vremensku razliku između 2 markera.
b. Za uklanjanje markera u prozoru signala

Korisnik može ići u Meni → Markeri → Sakupi imenovani marker. Ovo će ukloniti poslednji marker koji se nalazi u prozoru signala. Korisnik može ukloniti sve imenovane markere odlaskom na Meni → Markeri → Sakupi sve imenovane markere (Slika 12).

Na slici 13 možemo vidjeti kako su se promijenile boje signala. Prazan signal koji je dodan u signalni prozor možete vidjeti i uz komentar – Prazan signal.
Takođe obratite pažnju na prisustvo 6 imenovanih markera (A – E) i izračunavanje vremenske vrednosti između ovih markera u ps.

View

The View podmeni se koristi za kontrolu različitih atributa koji se bave grafičkim prikazom statusnih stavki kao i vrijednosti u podprozoru signala. Iz ovog menija možete pretvoriti signalni prozor u crno-bijeli ili obojeni. The View podmeni vam takođe omogućava da promenite vremensku dimenziju u rasponu od sekundi (sekunde) do fikosekundi (fs). Korisnik može pronaći ovu opciju View → Skala u vremensku dimenziju → fs.

Upomoć

Podmeni pomoći sadrži opcije za omogućavanje pomoći na mreži kao i prikaz informacija o verziji programa.

Zaključak

Ovaj dokument je kreiran da pomogne korisniku u uspješnoj simulaciji njihovog dizajna i verifikaciji funkcionalnosti ispravljanjem nacrta potrebnog testbench-a i korištenjem Icarus Verilog-a zajedno sa GTKWave-om za prikaz valnih oblika i promatranje rezultata.

Istorija revizija

Revizija	Datum	Opis
1.00	20. maja 2024	Prvo izdanje.

R19US0011EU0100 Rev.1.0
20. maja 2024
© 2024 Renesas Electronics

Dokumenti / Resursi

Simulacija softvera RENESAS ForgeFPGA [pdf] Korisnički priručnik REN_r19us0011eu0100, ForgeFPGA softverska simulacija, ForgeFPGA softver, ForgeFPGA, ForgeFPGA simulacija, softverska simulacija, simulacija, softver

Reference

• Uputstvo za upotrebu