RENESAS ForgeFPGA Software Simulation
Fampahalalana manan-danja
Ny simulation dia teknika iray hampiharana famporisihana fampidirana isan-karazany amin'ny famolavolana amin'ny fotoana samihafa mba hanamarinana raha toa ka mandeha araka ny tokony ho izy ny kaody RTL. Ampiasaina izy io mba hanamarinana ny fahamendrehan'ny famolavolana. Ny simulation dia mamela ny mpampiasa view ny diagrama momba ny famantarana mifandraika amin'izany mba hahatakarana ny fomba famaritana ny famolavolana amin'ny famolavolana file mitondra tena.
Testbenches dia sombin-kaody ampiasaina amin'ny simulation. Ny testbench tsotra dia hametraka ny Unit Under Test (UUT) ary hitondra ny fampidirana. Ny rindrambaiko Go Configure dia mampiasa ny Icarus Verilog (iVerilog) sy ny GTKWave hijerena ny onjam-pamokarana miaraka amin'ny fanentanana omena ao amin'ny testbench.
Ity antontan-taratasy ity dia mamaritra ny dingana tokony hatao mandritra ny fametrahana Icarus amin'ny rafitrao sy ny fomba fampandehanana simulation mahomby.
Fametrahana Icarus Verilog
a. Apetraho ny kinova farany an'ny Icarus Verilog (IVerilog) avy amin'ny https://bleyer.org/icarus/
b. Ataovy azo antoka ny manampy IVerilog amin'ny PATH ary avelao izy hametraka GTKWave (Jereo ny sary 1)
c. Sokafy ny Software Go Configure ary safidio ny ampahany: SLG47910(Rev BB) hanokafana ny Workshop Forge (jereo ny sary 2).
d. Kitiho ny FPGA Editor eo afovoan'ny barazy eo ambony na ny mpampiasa dia afaka manindry indroa ny rafitra FPGA Core eo afovoan'ny varavarankely.
e. Misy varavarankely vaovao misokatra antsoina hoe Forge Workshop. Ao amin'ny menio fitaovana eo an-tampony, tsindrio ny Options → Settings. Ao amin'ny boaty fifanakalozan-kevitra Settings, mandehana ao amin'ny Tools eo ambanin'ny tabilao User Settings. Esory ny fampiasana "boaty tontolo iainana rafitra" ho an'ny Icarus Verilog sy GTKWave. Ampio ny lalana mankany Iverilog sy GTKWave voatahiry ao amin'ny rafitrao amin'ny habaka nomena (jereo ny sary 4).
Napetraka avokoa ianareo rehetra hanao simulate testbench ary ireo dingana etsy ambony ireo dia miantoka fa ny GTKWave dia mandeha ho azy rehefa manao simulate testbench amin'ny rindrambaiko Go Configure.
Testbench
Ny dingana lehibe indrindra amin'ny fanatanterahana ny rafitra rehetra dia ny fanamarinana ny famolavolana sy ny asany. Ny fanamarinana rafitra sarotra aorian'ny fampiharana ny fitaovana dia tsy safidy tsara. Tsy mahomby amin'ny vola sy ny fotoana ary ny loharanon-karena. Noho izany, amin'ny trangan'ny FPGA, ny testbench dia ampiasaina hitsapana ny kaody loharano Verilog.
Eritrereto hoe manana input 11 bits isika, ary tiantsika ny hizaha toetra ny fitaovana ho an'ny sanda mety ho fitambaran'ny fampidirana (211). Koa satria fitambarana maro be ity dia tsy azo atao ny mitsapa azy amin'ny tanana. Amin'ny toe-javatra toy izany, ny testbenches dia tena ilaina satria azonao atao ny mitsapa ho azy ny famolavolana ho an'ny sanda rehetra azo atao ary noho izany, hamafiso ny fahamendrehan'ny famolavolana fitsapana. Verilog Testbenches dia ampiasaina amin'ny fanaovana simulation sy famakafakana ny endrika tsy mila fitaovana ara-batana.
Ny endrika andrana, nohafohezina hoe DUT, dia maodely azo amboarina amin'ny fiasa tiantsika hotsapaina. Raha lazaina amin'ny teny hafa, ny famolavolana ny faritra no tiantsika hotsapaina. Azontsika atao ny mamaritra ny DUT amin'ny fampiasana ny iray amin'ireo fomba modely telo ao amin'ny Verilog - Ambaratonga vavahady, Dataflow, na Fitondran-tena.
Ny testbench dia tsy azo synthesizable, noho izany dia ampiasaina amin'ny tanjona simulation ihany. Izany dia ahafahan'ny mpampiasa mampiasa karazana Verilog feno, ohatra, teny fanalahidy toy ny "for", "$display" ary "$monitor" sns. amin'ny fanoratana testbenches. Ny testbench tsotra dia hametraka ny Unit Under Test (UUT) na Device Under Test (DUT) ary ny fampidirana fiara.
Fahatakarana ny Testbench
Famaritana ny fandaharam-potoana ao amin'ny Testbench
Rehefa manao simulating dia mila mahafantatra ny fomba namaritana ny fotoana ny logiciel. Ny singa fanemorana dia voafaritra amin'ny alàlan'ny `directive `timescale, izay mamaritra ny singan'ny fotoana sy ny fahamarinan'ny maody manaraka azy. Manampy amin'ny famaritana ny dikan'ny #1 amin'ny lafin'ny fotoana ny `fotoana. # dia ampiasaina hamaritana ny fahatarana hampidirina ao amin'ny rafitra mifanaraka amin'ny singam-potoana voatondro amin'ny fe-potoana. Noho izany, ny #1 dia midika fa 1 ns ny fahatarana raha ao amin'ny ns ny singa_fotoana.
Syntax:
`fe-potoana / /
time_unit dia ny fotoana asehon'ny fahatarana ny #1. Ny fototry ny ora_famaritana dia maneho ny isan'ny teboka desimal amin'ny fahitsiana ampiasaina raha oharina amin'ny singam-potoana. (Jereo ny andalana faha-23 amin’ny sary 5)
Azontsika atao ny mampiasa ny fandrafetana fandaharam-potoana mba hampiasana singam-potoana samihafa amin'ny endrika mitovy. Ny mpampiasa dia mila mitadidy fa ny fanemorana voafaritra dia tsy azo synthesizable ary tsy azo ovaina ho lojika hardware. Ny asa fanemorana dia natao ho an'ny tanjona simulation. $Time ary $amin'ny fotoana katroka mamerina ny fotoana ankehitriny ny fiasan'ny rafitra ary azo ovaina amin'ny asa rafitra hafa $timeformat ny lamina fanaovana tatitra mahazatra.
Example:
`fe-potoana 10us/100ns
`fe-potoana 1ns/1ps
#10 reset = 1; // mampihemotra 10 ns ny famantarana
#0.49 $display( “T = %0t amin'ny fotoana #0.49”, $realtime);
Ny fahatarana voalaza dia #0.49 izay latsaky ny antsasaky ny ora iray. Na izany aza, ny fe-potoana voafaritra dia voafaritra ho 1ps ary noho izany ny simulator dia tsy afaka mandeha kely noho ny 1ns izay mahatonga azy io hanodidina ny fanambarana fanemorana nomena ary manome 0ns. Noho izany, ity fanambarana ity dia tsy manome fahatarana.
Log Simulation:
T = 1 amin'ny fotoana #0.49
Fanambarana Module
Ny fanambarana Module amin'ny testbench rehetra dia tsy mitovy amin'ny kaody Verilog lehibe. Ao amin'ny testbench, ny module dia nambara fa tsy misy seranana terminal miaraka aminy. (Jereo ny andalana faha-25 amin’ny sary 5)
Syntax:
module ;
Ny fanambarana maody dia arahin'ny famaritana ny mari-pamantarana fidirana sy fivoahana voafaritra teo aloha ao amin'ny famolavolana lehibe file.
Mampiasa karazana famantarana roa izahay ho an'ny fiara sy ny fanaraha-maso famantarana mandritra ny simulation. Ny reg datatype dia mitazona ny sanda mandra-pahatongan'ny sanda vaovao omena azy. Ity karazana data ity dia tsy azo omena sanda afa-tsy amin'ny sakana foana na voalohany.
Ny tariby datatype dia toy ny an'ny fifandraisana ara-batana. Izy io dia hihazona ny sanda izay tarihin'ny seranan-tsambo, manendry fanambarana, na reg. Ity karazana data ity dia tsy azo ampiasaina amin'ny voalohany na sakana foana. Ny paramètre sy ny fanambarana integer dia atao ato amin'ity fizarana ity ihany koa.
Example:
Reg a,b; // ny fampidirana ao amin'ny kaody HDL dia voafaritra ho reg ao amin'ny testbench
Wire y; // famantarana mivoaka amin'ny HDL dia voafaritra ho tariby ao amin'ny testbench
DUT Instantiation
Ny tanjon'ny testbench dia ny hanamarina raha mandeha ny module DUT. Noho izany, mila mametraka ny modely ho an'ny famolavolana isika mba hizaha toetra ny module.
Syntax:
(. (famantarana1), . signal1>(signal2));
Example:
ALU d0 (.a(a), // famantarana "a" ao amin'ny ALU dia tokony hifandray amin'ny "a" ao amin'ny ALU_tb module
.b(b), // famantarana "b" ao amin'ny ALU dia tokony hifandray amin'ny "b" ao amin'ny module ALU_tb
.c(c)); // famantarana "c" ao amin'ny ALU dia tokony hifandray amin'ny "c" ao amin'ny module ALU_tb
Izahay dia nametraka ny DUT module ALU ho amin'ny mody fitsapana. Ny anaran'ny ohatra (d0) dia safidin'ny mpampiasa. Ireo famantarana misy fe-potoana "." eo anoloan'izy ireo ny anaran'ny famantarana ao anatin'ny mody ALU, fa ny tariby na reg izay ampifandraisina amin'ny dabilio fitsapana dia eo akaikin'ny famantarana ao anaty fononteny (). Amporisihina ny asio code isaky ny seranan-tsambo amin'ny tsipika misaraka mba hanondro marina ny laharana misy ny hadisoana rehetra amin'ny famoriam-bola. Satria ireo fifandraisana ireo dia atao amin'ny anarana, ny filaharan'izy ireo dia tsy misy dikany.
Ny fandefasana DUT dia azo atao ihany koa ho an'ny maody izay manana anarana famantarana hafa ny maodely testbench. Ny fametahana sari-tany marina ny famantarana no zava-dehibe rehefa instantiating.
Example:
ALU d0 (.a(A), // famantarana "a" ao amin'ny ALU dia tokony hifandray amin'ny "A" ao amin'ny ALU_tb module
.clk (famantaranandro), // famantarana "clk" ao amin'ny ALU dia tokony hifandray amin'ny "famantaranandro" ALU_tb module
.mivoaka(MIALA)); // famantarana "mivoaka" ao amin'ny ALU dia tokony hifandray amin'ny "OUT" ao amin'ny module ALU_tb
Fanakanana foana & voalohany amin'ny Testbench
Misy sakana roa misesy ao amin'ny Verilog, voalohany sy foana. Ao anatin'ireo sakana ireo no ampiharana ny stimulus.
Sakana voalohany
Ny sakana voalohany izay atao indray mandeha ihany ary tapitra rehefa vita ny andalana farany amin'ny sakana. Ny stimulus dia voasoratra ao amin'ny bloc voalohany. (Jereo ny andalana 54-72 eo amin’ny sary 5)
Syntaxe:
..
manomboka voalohany
$manaryfile();
$dumpvars();
..(miditra stimulus)
tapitra
ny sakana voalohany dia manomboka ny fanatanterahana azy amin'ny fanombohan'ny simulation amin'ny fotoana t = 0. Manomboka amin'ny andalana voalohany eo anelanelan'ny fanombohana sy fiafarana, ny andalana tsirairay dia manatanteraka avy any ambony ka hatrany ambany mandra-pahatongan'ny fahatarana. Rehefa tonga ny fanemorana, ny fanatanterahana an'io sakana io dia miandry mandra-pahatapitry ny fotoana fanemorana (isa 10) ary avy eo dia mamerina ny famonoana indray.
Ny mpampiasa dia afaka mamaritra ny fanentanana amin'ny alàlan'ny tadivavarana (ho an'ny, raha, raha hafa) ao anatin'ity sakana voalohany ity fa tsy miditra amin'ny tanana rehetra.
Example:
Fanombohana voalohany
A = 0; b = 0; // manomboka ny famonoana
#10 a = 0; b = 1; // Ny famonoana dia amin'ny t = 10-unit fotoana
#10 a = 1; b = 0; // Ny famonoana dia amin'ny t = 20-unit fotoana
tapitra
fanariam Files
Ny zavatra iray hafa tokony hotadidina dia ny fanambarana ny $fanariamfiles ary $dumpvars ao anatin'ilay sakana voalohany (jereo ny andalana 55-56 amin'ny sary 5). Ny $fanariamfile dia ampiasaina hanariana ny fiovan'ny sandan'ny harato sy rejisitra ao anaty a file izany no atao hoe argument.
Ho an'ny example:
$fanariamfile(“alu_tb.vcd”);
dia hanary ny fiovana amin'ny a file antsoina hoe alu_tb.vcd. Voarakitra ao anaty a file atao hoe VCD file izay midika hoe fanariam-panovàna sanda. Ny VCD (value change dump) dia mitahiry ny vaovao rehetra momba ny fiovan'ny sanda. Tsy afaka manana $ dump mihoatra ny iray isikafile fanambarana ao amin'ny simulation Verilog.
Ny $dumpvars dia ampiasaina mba hamaritana hoe iza no variables hariana (ao amin'ny file voalazan'ny $ dumpfile). Ny fomba tsotra indrindra hampiasana azy dia tsy misy adihevitra. Ny syntax ankapoben'ny $ dumpvars dia
$dumpvars ( <, >);
Amin'ny ankapobeny dia azontsika atao ny mamaritra hoe inona ireo môdôly, ary iza amin'ireo variana amin'ny môdôly no hariana. Ny fomba tsotra indrindra hampiasana izany dia ny fametrahana ny haavon'ny 0 ary ny anaran'ny mody ho toy ny maody ambony (matetika ny maody testbench ambony).
$dumpvars(0, alu_tb);
Rehefa apetraka amin'ny 0 ny haavony, ary ny anaran'ny mody ihany no voatondro, dia ariany daholo ny fari-piainana REHETRA an'io maody io sy ny fari-piainana rehetra ao amin'ny maodely ambany kokoa REHETRA natsangan'ity maody ambony ity. Raha misy môdely tsy navoakan'ity môdely ambony ity, dia tsy ho voarakotra ny fari-piadidiany. Zavatra iray hafa, ny fanambarana ny $fanariamfile dia tsy maintsy tonga alohan'ny $ dumpvars na asa rafitra hafa izay mamaritra ny dump. Manary ireny files dia tsy maintsy ambara alohan'ny fampidirana stimulus raha tsy izany, tsy misy sandany hotehirizina ao amin'ireo fanariam-pako ireo files.
Block foana
Mifanohitra amin'ireo fanambarana voalohany, ny sakana iray dia miverimberina manatanteraka, na dia manomboka amin'ny fotoana t = 0 aza ny famonoana.ampNy famantarana famantaranandro dia tena ilaina amin'ny fampandehanana ny fizaran-tany toy ny Flip-flops. Mila omena tsy tapaka. Noho izany, azontsika atao ny manoratra ny kaody ho an'ny fampandehanana ny famantaranandro amin'ny testbench toy ny (jereo ny andalana 52 amin'ny sary 5):
FOANA
#10 clk = ~ clk;
endmodule
Ny fanambarana etsy ambony dia tanterahina aorian'ny 10 ns manomboka amin'ny t = 0. Ny sandan'ny clk dia hivadika aorian'ny 10 ns amin'ny sanda teo aloha. Noho izany, mamorona famantarana famantaranandro ny 20 ns pulse sakany. Noho izany, ity fanambarana ity dia miteraka famantarana matetika 50 MHz. Zava-dehibe ny manamarika fa, ny fanombohana ny famantarana dia atao alohan'ny fanakanana foana. Raha tsy ataontsika ny ampahany fanombohana, ny famantarana clk dia ho x avy amin'ny t - 0, ary aorian'ny 10 ns dia hivadika ho x hafa.
Self-Checking Testbench
Ny testbench manamarina ny tenany dia misy fanambarana hanamarinana ny fanjakana ankehitriny.
- $miseho Ny asan'ny rafitra dia ampiasaina indrindra hanehoana hafatra debug hanaraha-maso ny fandehan'ny simulation
manomboka voalohany
A = 0 ; b = 0 ; c = 0; #10; // ampiharo fampidirana, andraso
raha(y ! == 1) manomboka
$display("000 tsy nahomby") ; //check
c = 1; #10 ; //ampiharo ny fampidirana, andraso
tapitra
raha tsy izany dia manomboka (y ! == 0).
$display("001 tsy nahomby") // jereo
b = 1; c = 0; #10 ; tapitra
raha tsy izany (y!==0)
$display (“Tsy nahomby ny 010”); //check
tapitra
endmodule
$miseho dia ampiasaina hanehoana ny sandan'ny fari-pahalalana, tady, na fomba fiteny. Avy amin'ny ex etsy ambonyample, isaky ny misy afa-po ny loop if-else, dia ny log simulator dia hampiseho ny $ tsirairaymiseho fanambarana. Misy tsipika vaovao amin'ny alàlan'ny default amin'ny faran'ny tady.
$miseho (“fotoana = %t , A = %b, B = %b, C = % b”, $Time, A, B, C);
Ireo tarehintsoratra voalaza ao amin'ny teny nindramina dia hatao pirinty araka ny maha izy azy. Ny litera miaraka amin'ny % dia manondro ny endrika kofehy. Mampiasa %b izahay hanehoana angona binary. Afaka mampiasa %d, %h, %o isika raha maneho ny decimal, hexadecimal, ary octal. Ny %g dia ampiasaina hanehoana isa tena izy. Ireo dia hosoloina ireo soatoavina ivelan'ny teny nalaina ao amin'ny filaharana voalaza. Ho an'ny example, ny fanambarana etsy ambony dia haseho ao amin'ny log simulation toy ny: fotoana = 20, A = 0, B = 1, C = 0
LOHA 1. Verilog Table Formats
| fandresen-dahatra | Description |
| %h, %H | Aseho amin'ny endrika Hexadecimal |
| %d, %D | Asehoy amin'ny endrika decimal |
| %b, %B | Asehoy amin'ny endrika binary |
| %m, %M | Asehoy ny anarana ambaratonga |
| %s, %S | Asehoy ho tady |
| %t, %T | Asehoy amin'ny endrika ora |
| %f, %F | Asehoy amin'ny endrika desimal ny 'tena' |
| %e, %E | Asehoy amin'ny endrika exponential ny 'tena' |
$miseho manonta ny angon-drakitra na miovaova indrindra amin'izay fotoana izay toy ny printf ao amin'ny C. Tsy maintsy manonona $miseho na inona na inona lahatsoratra tsy maintsy ataontsika view ao amin'ny log simulation.
- $Time
$Time dia asa rafitra izay hamerina ny fotoana ankehitriny ny simulation.
- $manara-maso
$manara-maso dia hanara-maso ny angon-drakitra na ny variable izay nanoratana azy ary na oviana na oviana ny fiovana dia hanonta
ny sanda niova. Mahazo vokatra mitovy amin'izany amin'ny fiantsoana ny $display isaky ny mahazo ny hevitra rehetra ao aminy
nohavaozina. $manara-maso dia toy ny asa izay spawned mihazakazaka ao ambadiky ny kofehy lehibe izay manara-maso sy
mampiseho ny fiovan'ny sandan'ny fari-piadidiany. $manara-maso manana fehezanteny mitovy amin'ny $miseho.
$manara-maso(“fotoana = %t, A = %b, B = %b, C = % b”, $Time, A, B, C);
Avy amin'ny sary 7 dia azonao atao ny mahita fa misy andalana vaovao misy kaody nampiana mba hanombantombanana ny testbench. Ny fametrahana ny $miseho ary $manara-maso Ny fanambarana ao amin'ny fizarana samihafa amin'ny testbench dia hanome valiny samihafa (jereo ny sary 8). $Time voalaza ao amin'ireo fanambarana ireo dia manonta ny fotoana hanontana ny sandany. Amin'izay fotoana izay ihany koa dia milaza ny 170000 ny vondrona, afaka mahita ny tsy fitovian'ny sanda ho an'ny A sy B noho ny $miseho ary $manara-maso fanambarana.
GTKWave Software
GTKWave dia onja GTK+ misongadina tanteraka viewer ho an'ny Unix, Win32, ary Mac OSX izay mivaky LXT, LXT2, VZT, FST, ary GHW files ary koa ny VCD/EVCD mahazatra files ary mamela azy ireo viewing. Ny ofisialy webny site dia amin'ny http://gtkwave.sourceforge.net/ . GTKWave no soso-kevitra viewer avy amin'ny fitaovana simulation Icarus Verilog.
Rehefa vita soa aman-tsara ny mpampiasa ny testbench mba hitsapana ny fiasan'ny ny famolavolana, ny mpampiasa izao dia afaka mampiasa ny GTKWave rindrambaiko mba view ny onjam-peo.
Hanombohana ny rindrambaiko GTKWave ho view ny onjam-peo, ny mpampiasa dia mila manindry ny bokotra Simulate Testbench eo an-tampon'ny fitaovana na avy amin'ny menio lehibe Tools → Simulation → Simulate Testbench. Raha tsy misy hadisoana syntax dia miankina amin'ny famolavolana dia tokony halefa ho azy ny GTKWave na ny valin'ny fanentanana ao amin'ny testbench dia haseho ao amin'ny fizarana Logger amin'ny varavarankely.
Ny rindrambaiko GTKWave dia manokatra ny fanariam-pamokarana .vcdfile ho azy. Ny varavarankely GTKWave dia tsy mampiseho ny onjam-peo rehefa misokatra. Izany dia manome fahafahana ny mpampiasa hisafidy izay famantarana tiany view ary diniho. Raha te hisafidy ny famantarana dia mila aseho ny mpampiasa, mila manindry ny anaran'ny module / ohatra eo amin'ny ilany havia amin'ny varavarankely eo ambanin'ny tabilao SST ny mpampiasa. Amin'ny fipihana ny + amin'ny tranga tsirairay, dia afaka mahita ireo famantarana mifandraika amin'io tranga io ianao ao amin'ny fizarana ambany. Avy eo dia azonao atao ny misintona sy mandatsaka ny mari-pamantarana tianao na tsindrio indroa izy ireo mba haseho ao amin'ny varavarankely Signals. Azonao atao ihany koa ny misafidy ny rehetra (CTRL + A) ary ampidiro ao amin'ny varavarankely famantarana (jereo ny sary 9).
Ampidirina ao amin'ny varavarankelin'ny famantarana izao ny famantarana fa mbola tsy azo atao simulate. Aorian'ny fampidirana ireo famantarana irina amin'ny varavarankely famantarana, tsindrio eo
mba hampifanaraka ny famantarana amin'ny sakan'ny varavarankely ankehitriny ary avy eo avereno indray ny famantarana avy amin'ny reload
marika hita eo amin'ny bara fitaovana. Azonao atao izao ny mahita ireo famantarana miaraka amin'ny sandany tsirairay avy.
Soatoavina famantarana
Amin'ny alàlan'ny default, ny sandan'ny famantarana dia amin'ny endrika hexadecimal ary ny onja rehetra dia miloko maitso (raha mandeha tsara).
Ny mpampiasa dia afaka manova ny fananan'ireo famantarana ireo amin'ny alàlan'ny fipihana havanana amin'ny famantarana ary misafidy Data Format na Color Format. Azon'ny mpampiasa atao koa ny mampiditra famantarana tsy misy dikany mba hanaovana fizarana eo anelanelan'ny vondrona famantarana. Rehefa manana ny vokatra optika irina ianao, dia azonao atao ny mitahiry ny fandrindranao amin'ny alàlan'ny fandehanana File → Soraty Save File.
GTKWave Toolbar
Ny fitaovana (jereo ny sary 10) dia mamela ny mpampiasa hanao asa fototra ho an'ny famantarana. Andeha hodinihintsika ny safidy tsirairay eo amin'ny bara fitaovan'ny ankavia miankavanana.
- Menu Options: Amin'ity safidy ity dia azontsika atao view ny endri-javatra isan-karazany amin'ny rindrambaiko izay azo ampiasaina hilalaovana amin'ny rindrambaiko. Ny antsipirian'ity safidy sakafo ity dia voarakitra ao amin'ny Fizarana faha-8 amin'ity torolàlana mpampiasa ity.
- Tapaho Traces: Ampiasaina hamafa/manapaka ny famantarana voafantina avy amin'ny varavarankely famantarana
- Copy Traces: Ampiasaina handikana ny famantarana voafantina avy amin'ny varavarankely famantarana
- Mametaka Traces: Azo apetaka amin'ny toerana hafa ao amin'ny varavarankelin'ny famantarana ny diky voadika/tapaka
- Zoom Fit: Ampiasaina mba hifanaraka amin'ireo famantarana araka ny haben'ny varavarankely nosafidian'ny mpampiasa haseho
- Zoom In: Ampiasaina hanamarihana ny varavarankelin'ny famantarana
- Zoom Out: Ampiasaina hanamarihana ny varavarankelin'ny famantarana
- Zoom Undo: ampiasaina izy io mba hanafoanana ny zoom in/out amin'ny varavarankely famantarana
- Zoom manomboka: ity dia hampisondrotra ny varavarankelin'ny famantarana, mampiseho ny fotoana fanombohan'ny famantarana.
- Zoom hatramin'ny farany: izany dia hampisondrotra ny varavarankelin'ny famantarana mampiseho ny fotoana fiafaran'ny famantarana
- Tadiavo ny sisiny teo aloha: Mamindra ny marika ho amin'ny ilany havia manondro ny sisiny teo aloha izany
- Tadiavo ny sisiny manaraka: Mamindra ny marika miankavanana izany manondro ny sisiny manaraka
- Soraty ny fatorana ambany/ambony: Amin'ny fampiasana an'ity dia afaka mametraka ny fe-potoana izay tian'ny mpampiasa haseho. Ho an'ny example, azontsika atao ny mametraka ny fe-potoana ho 0 sec hatramin'ny 500 ns, dia hampiseho ny famantarana ao anatin'io fotoana io ihany.
- Avereno: Voatsindry ny famerenana isaky ny misy fiovana amin'ny famantarana aseho. Hamerina sy hampiseho ny famantarana araka ny mari-pamantarana vaovao. Ho an'ny example, rehefa avy nanova ny fe-potoana ny famantarana, dia mila reload ny famantarana mba hampisehoana ny famantarana ao amin'ny fe-potoana vaovao napetraka.
Menu Options
Avy amin'ny zoro ambony havia amin'ny rindrambaiko GTKWave, ny mpampiasa dia afaka miditra amin'ny safidy sakafo amin'ny fipihana ny tsipika mitsangana telo (jereo ny sary 11). Ny mpampiasa dia afaka mahita ireto safidy manaraka ireto eo ambanin'ny safidy Menu:
File
ny File Ny submenu dia misy zavatra isan-karazany mifandraika amin'ny fidirana files, manafatra-manondrana VCD files, fanontana, ary mamaky/manoratra files ary mivoaka.
Ovay
Ny submenu Edit dia ampiasaina amin'ny fanatanterahana asa fampiasa isan-karazany toy ny fanovana ny fanehoana angon-drakitra momba ny soatoavina ao amin'ny subwindow onja. Amin'ny fampiasana ireo safidy eo ambanin'ny submenu Edit, ny mpampiasa dia afaka manova ny format data amin'ny famantarana, mandamina azy ireo, manova azy ireo, manapaka azy, manasongadina azy, famantarana vondrona, maneho hevitra momba ny famantarana, manova ny lokon'ny famantarana, sns.
Mitady
Ny submenu Search dia ampiasaina hanaovana fikarohana amin'ny anarana sy ny soatoavina. Manampy amin'ny fanatanterahana asa amin'ny ambaratonga ambaratonga samihafa amin'ny famantarana sy tranga ao amin'ny VCD file.
Time
Ny zana-menaka ora dia misy superset amin'ny asa ataon'ny Navigations sy ny bokotra Status Panel.
Izy io dia mamela ny fiasa tsotra, mifandraika amin'ny fotoana, toy ny zooming, mifindra amin'ny teboka iray manokana, manova ny famantarana amin'ny lalana iray, sns.
fanamarihan-toerana
Ny submenu marika dia ampiasaina hanaovana fanodinkodinana isan-karazany amin'ny marika ary koa hifehezana ny horonan-taratasy ivelan'ny efijery.
Izy io dia mamela ny fampandehanana manampy marika marobe amin'ny varavarankely famantarana. Famaritana anarana 26 ambony indrindra no avela ary tsy maintsy hafa ny fotoana ho an'ny rehetra.
a. Mba hampidirana marika eo amin'ny varavarankely famantarana
Tsindrio havia eo amin'ny teboka ilaina izay tianao hapetraka ny Marker ary tsindrio ny ALT + N. Izany dia hametraka marika anarana (A,B,C, sns) amin'ny teboka ilaina. Ny mpampiasa dia afaka manohy manao izany amin'ny toerana 26 amin'ny fotoana samihafa.
Mba hampitahana ny sandan'ny fotoana amin'ny marika toerana rehetra, Menu → Markers → Show Change Marker Data.
Hanokatra varavarankely misy ny sandan'ny fotoana isaky ny Marker izany. Ny mpampiasa dia afaka manamarika amin'ny tanana ny sandan'ny fotoana isaky ny marika napetraka ary manaisotra azy ireo mba hanombanana ny elanelana misy eo amin'ny marika 2.
b. Mba hanesorana Marker amin'ny varavarankely famantarana
Afaka mandeha any amin'ny Menu → Markers → Collect Named Marker. Izany dia hanaisotra ny marika nomena anarana farany napetraka ao amin'ny varavarankely famantarana. Ny mpampiasa dia afaka manaisotra ny anarana rehetra marika amin'ny alàlan'ny fandehanana any amin'ny Menu → Markers → Collect All Name Marker (sary 12).
Ao amin'ny sary 13, hitantsika ny fomba niova ny loko famantarana. Azonao atao ny mijery Signal Blank ampidirina amin'ny varavarankely famantarana miaraka amin'ny fanehoan-kevitra - Signal Blank.
Mariho koa ny fisian’ny marika 6 nomena anarana (A – E) sy ny fampitahana ny sandan’ny fotoana eo amin’ireo marika ireo ao amin’ny ps.
View
ny View Ny submenu dia ampiasaina hifehezana ireo toetra isan-karazany mifandraika amin'ny famadihana an-tsary ireo singa misy sata ary koa ny soatoavina ao amin'ny varavarankelin'ny famantarana. Avy amin'ity sakafo ity dia azonao atao ny manova ny varavarankely famantarana ho Mainty & White na miloko ihany koa. ny View Ny submenu koa dia ahafahanao manova ny haben'ny fotoana manomboka amin'ny segondra (secs) mankany amin'ny ficoseconds (fs). Ny mpampiasa dia afaka mahita ity safidy ity View → Haben'ny fotoana → fs.
Vonjeo
Ny submenu fanampiana dia misy safidy ahafahana manome fanampiana an-tserasera ary koa ny fampisehoana fampahalalana momba ny dikan-teny.
Famaranana
Ity antontan-taratasy ity dia noforonina mba hanampiana ny mpampiasa amin'ny fanaovana simulation am-pahombiazana ny famolavolana azy sy ny fanamarinana ny fampiasa amin'ny alàlan'ny fanitsiana ny fandrafetana ny testbench ilaina ary ny fampiasana Icarus Verilog miaraka amin'ny GTKWave hanehoana ny onjam-peo sy hijery ny valiny.
Tantara fanavaozana
| fanitsiana | Daty | Description |
| 1.00 | 20 Mey 2024 | Famoahana voalohany. |
R19US0011EU0100 Rev.1.0
20 Mey 2024
© 2024 Renesas Electronics
Documents / Loharano
 |
RENESAS ForgeFPGA Software Simulation [pdf] Torolàlana ho an'ny mpampiasa REN_r19us0011eu0100, ForgeFPGA Software Simulation, ForgeFPGA Software, ForgeFPGA, ForgeFPGA Simulation, Software Simulation, Simulation, Software |