F-Tile JESD204C Intel FPGA IP Disinn Example

Dwar il-F-Tile JESD204C Intel® FPGA IP Design Example Gwida għall-Utent

Din il-gwida għall-utent tipprovdi l-karatteristiċi, linji gwida għall-użu, u deskrizzjoni dettaljata dwar id-disinn examples għall-F-Tile JESD204C Intel® FPGA IP bl-użu ta 'apparat Intel Agilex™.

Udjenza Intenzjonata

Dan id-dokument huwa maħsub għal:

• Perit tad-disinn biex jagħmel l-għażla tal-IP matul il-fażi tal-ippjanar tad-disinn fil-livell tas-sistema
• Disinjaturi tal-ħardwer meta jintegraw l-IP fid-disinn tal-livell tas-sistema tagħhom
• Inġiniera tal-validazzjoni matul is-simulazzjoni fil-livell tas-sistema u l-fażi tal-validazzjoni tal-ħardwer

Dokumenti Relatati
It-tabella li ġejja telenka dokumenti ta' referenza oħra li huma relatati mal-F-Tile JESD204C Intel FPGA IP.

Tabella 1. Dokumenti Relatati

Referenza	Deskrizzjoni
F-Tile JESD204C Gwida għall-Utent Intel FPGA IP	Jipprovdi informazzjoni dwar l-F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Rilaxx Noti	Jelenka l-bidliet li saru għall-F-Tile JESD204C F-Tile JESD204C f'rilaxx partikolari.
Folja tad-Data tal-Apparat Intel Agilex	Dan id-dokument jiddeskrivi l-karatteristiċi elettriċi, il-karatteristiċi tal-bidla, l-ispeċifikazzjonijiet tal-konfigurazzjoni, u l-ħin għall-apparati Intel Agilex.

Akronimi u Glossarju

Tabella 2. Lista tal-akronimi

Akronimu	Espansjoni
LEMC	Arloġġ Multiblock Estiż Lokali
FC	Frejm arloġġ rata
ADC	Konvertitur Analoġiku għal Diġitali
DAC	Konvertitur Diġitali għal Analogu
DSP	Proċessur tas-Sinjal Diġitali
TX	Trasmettitur
RX	Riċevitur

Akronimu	Espansjoni
DLL	Saff ta' rabta tad-dejta
CSR	Kontroll u reġistru tal-istatus
CRU	Arloġġ u Reset Unit
ISR	Interrotta Rutina tas-Servizz
FIFO	L-Ewwel Fil-First-Out
SERDES	Serializzatur Deserializer
ECC	Kodiċi ta' Korrezzjoni ta' Żbalji
FEC	Korrezzjoni ta 'Żball' il Quddiem
SERR	Sejbien ta' Żball Uniku (f'ECC, korrett)
DERR	Sejbien ta' Żbalji Doppju (f'ECC, fatali)
PRBS	Sekwenza binarja psewdorandom
MAC	Kontrollur tal-Aċċess għall-Midja. MAC jinkludi sublayer tal-protokoll, saff tat-trasport, u saff tal-link tad-data.
PHY	Saff Fiżiku. PHY tipikament jinkludi s-saff fiżiku, SERDES, sewwieqa, riċevituri u CDR.
PCS	Sottosaff tal-Kodifikazzjoni Fiżika
PMA	Medju Fiżiku Medju
RBD	Dewmien tal-Buffer RX
UI	Intervall ta' l-Unità = it-tul tal-bit tas-serje
Għadd RBD	RX Buffer Dewmien l-aħħar wasla tal-karreġġjata
RBD offset	Opportunità ta 'rilaxx ta' RX Buffer Delay
SH	Issinkronizza l-header
TL	Saff tat-trasport
EMIB	Inkorporat Multi-die Interconnect Bridge

Tabella 3. Lista tal-Glossarju

Terminu	Deskrizzjoni
Apparat tal-Konvertitur	Konvertitur ADC jew DAC
Apparat Loġiku	FPGA jew ASIC
Ottettu	Grupp ta' 8 bits, li jservi bħala input għal 64/66 encoder u output mid-decoder
Nibble	Sett ta '4 bits li hija l-unità bażi tax-xogħol tal-ispeċifikazzjonijiet JESD204C
Blokk	Simbolu ta' 66 bit iġġenerat mill-iskema ta' kodifikazzjoni 64/66
Rata tal-Linja	Rata tad-dejta effettiva ta 'rabta serjali Rata tal-Linja tal-Korsija = (Mx Sx N'x 66/64 x FC) / L
Link Arloġġ	Link Arloġġ = Lane Line Rate/66.
Qafas	Sett ta' ottetti konsekuttivi li fihom il-pożizzjoni ta' kull ottett tista' tiġi identifikata b'referenza għal sinjal ta' allinjament tal-qafas.
Frame Arloġġ	Arloġġ tas-sistema li jaħdem bir-rata tal-frejm, li għandu jkun 1x u 2x link clock.

Terminu	Deskrizzjoni
Samples għal kull frejm arloġġ	Samples għal kull arloġġ, it-total samples fl-arloġġ tal-qafas għall-apparat tal-konvertitur.
LEMC	Arloġġ intern użat biex jallinja l-konfini tal-multiblock estiż bejn il-korsiji u fir-referenzi esterni (SYSREF jew Subklassi 1).
Sottoklassi 0	Ebda appoġġ għal latency deterministiku. Id-dejta għandha tiġi rilaxxata immedjatament fuq korsija għal korsija deskew fuq riċevitur.
Sottoklassi 1	Latency deterministiku bl-użu ta' SYSREF.
Link Multipunt	Konnessjonijiet bejn l-apparati ma '2 jew aktar apparati konvertitur.
64B/66B Kodifikazzjoni	Kodiċi tal-linja li timmappa data ta '64 bit għal 66 bit biex tifforma blokka. L-istruttura tad-dejta tal-livell bażi hija blokka li tibda b'header ta 'sinkronizzazzjoni ta' 2-bit.

Tabella 4. Simboli

Terminu	Deskrizzjoni
L	Numru ta' korsiji għal kull mezz ta' konvertitur
M	Numru ta' konvertituri għal kull apparat
F	Numru ta' ottetti għal kull qafas fuq korsija waħda
S	Numru ta' samples trażmessi għal kull konvertitur wieħed għal kull ċiklu ta 'qafas
N	Riżoluzzjoni tal-konvertitur
N'	Numru totali ta' bits kull sample fil-format tad-dejta tal-utent
CS	Numru ta' bits ta' kontroll għal kull konverżjoni sample
CF	Numru ta' kliem ta' kontroll għal kull perjodu ta' arloġġ tal-qafas għal kull link
HD	Format tad-dejta tal-utent ta' Densità Għolja
E	Numru ta' multiblock f'multiblock estiż

F-Tile JESD204C Intel FPGA IP Disinn Example Gwida Quick Start

Id-disinn F-Tile JESD204C Intel FPGA IP examples għall-apparat Intel Agilex fih testbench li jissimula u disinn tal-ħardwer li jappoġġja l-kumpilazzjoni u l-ittestjar tal-hardware.
Tista 'tiġġenera d-disinn F-Tile JESD204C examples permezz tal-katalgu IP fis-softwer Intel Quartus® Prime Pro Edition.

Figura 1. Żvilupp Stages għad-Disinn Example

Disinn Eżample Block Diagram

Figura 2. F-Tile JESD204C Disinn Example Dijagramma ta' Blokk ta' Livell Għoli

Id-disinn example tikkonsisti fil-moduli li ġejjin:

• Sistema tad-Disinjatur tal-Pjattaforma
  • F-Tile JESD204C Intel FPGA IP
  • JTAG sal-pont Avalon Master
  • Kontrollur I/O parallel (PIO).
  • Serial Port Interface (SPI)—modulu kaptan— IOPLL
  • Ġeneratur SYSREF
  • Example Design (ED) Control CSR
  • Irrisettja sequencers
• Sistema PLL
• Ġeneratur tal-mudell
• Kontroll tal-mudell

Tabella 5. Disinn Eżample Moduli

Komponenti	Deskrizzjoni
Sistema tad-Disinjatur tal-Pjattaforma	Is-sistema tad-Disinjatur tal-Pjattaforma tistanzia l-mogħdija tad-dejta tal-IP F-Tile JESD204C u l-periferali ta 'appoġġ.
F-Tile JESD204C Intel FPGA IP	Din is-subsistema tad-Disinjatur tal-Pjattaforma fiha l-IPs TX u RX F-Tile JESD204C instanzjati flimkien mal-PHY duplex.
JTAG sal-pont Avalon Master	Dan il-pont jipprovdi aċċess għall-host tal-console tas-sistema għall-IP immappjat bil-memorja fid-disinn permezz tal-JTAG interface.
Kontrollur I/O parallel (PIO).	Dan il-kontrollur jipprovdi interface immappjat bil-memorja għal sampling u sewqan ta 'skop ġenerali I/O ports.
kaptan SPI	Dan il-modulu jieħu ħsieb it-trasferiment tas-serje tad-dejta tal-konfigurazzjoni għall-interface SPI fit-tarf tal-konvertitur.
Ġeneratur SYSREF	Il-ġeneratur SYSREF juża l-arloġġ tal-link bħala arloġġ ta 'referenza u jiġġenera impulsi SYSREF għall-IP F-Tile JESD204C. Nota: Dan id-disinn example juża l-ġeneratur SYSREF biex juri l-inizjalizzazzjoni tal-link IP duplex F-Tile JESD204C. Fl-applikazzjoni tal-livell tas-sistema tas-subklassi 204 F-Tile JESD1C, trid tiġġenera s-SYSREF mill-istess sors bħall-arloġġ tal-apparat.
IOPLL	Dan id-disinn example juża IOPLL biex jiġġenera arloġġ tal-utent għat-trażmissjoni tad-dejta fl-IP F-Tile JESD204C.
ED Kontroll CSR	Dan il-modulu jipprovdi kontroll u status ta' sejbien SYSREF, u kontroll u status tal-mudell tat-test.
Irrisettja sequencers	Dan id-disinn example jikkonsisti minn 2 sekwencers reset: Irrisettja s-Sekwenza 0—Jittratta r-reset għal TX/RX Avalon® streaming domain, domain Avalon immappjat bil-memorja, PLL ċentrali, TX PHY, TX qalba, u ġeneratur SYSREF. Irrisettja Sekwenza 1—Jittratta r-reset għal RX PHY u RX core.
Sistema PLL	Sors primarju tal-arloġġ għall-qsim tal-IP iebes F-tile u EMIB.
Ġeneratur tal-mudell	Il-ġeneratur tal-mudell jiġġenera PRBS jew ramp mudell.
Kontroll tal-mudell	Il-kontrollur tal-mudell jivverifika l-PRBS jew ramp mudell riċevut, u jimmarka żball meta jsib nuqqas ta' qbil ta' data sample.

Rekwiżiti tas-Software

Intel juża s-softwer li ġej biex jittestja d-disinn examples f'sistema Linux:

• Software Intel Quartus Prime Pro Edition
• Questa*/ModelSim* jew VCS*/VCS MX simulatur

Ġenerazzjoni tad-Disinn

Biex tiġġenera d-disinn example mill-editur tal-parametru IP:

1. Oħloq proġett immirat lejn il-familja ta 'apparat Intel Agilex F-tile u agħżel l-apparat mixtieq.
2. Fil-Katalgu IP, Għodda ➤ Katalgu IP, agħżel F-Tile JESD204C Intel FPGA IP.
3. Speċifika isem tal-ogħla livell u l-folder għall-varjazzjoni tal-IP tad-dwana tiegħek. Ikklikkja OK. L-editur tal-parametri iżid l-ogħla livell .ip file għall-proġett kurrenti awtomatikament. Jekk inti mitlub biex iżżid manwalment il-.ip file għall-proġett, ikklikkja Proġett ➤ Żid/ Neħħi Files fil-Proġett biex iżżid il- file.
4. Taħt l-Eżample Tab tad-disinn, speċifika d-disinn exampil-parametri kif deskritti fid-Disinn Example Parametri.
5. Ikklikkja Iġġenera Example Disinn.

Is-softwer jiġġenera d-disinn kollu files fis-sub-direttorji. Dawn files huma meħtieġa biex imexxu simulazzjoni u kumpilazzjoni.

Disinn Eżample Parametri
L-editur tal-parametru F-Tile JESD204C Intel FPGA IP jinkludi l-Example Tab tad-disinn għalik biex tispeċifika ċerti parametri qabel ma tiġġenera d-disinn example.

Tabella 6. Parametri fl-Eżample Disinn Tab

Parametru	Għażliet	Deskrizzjoni
Agħżel Disinn	Kontroll tal-Konsola tas-Sistema Xejn	Agħżel il-kontroll tal-console tas-sistema biex taċċessa d-disinn example mogħdija tad-data permezz tal-console tas-sistema.
Simulazzjoni	Mixgħul, Mitfi	Ixgħel għall-IP biex jiġġenera dak meħtieġ files għas-simulazzjoni tad-disinn example.
Sinteżi	Mixgħul, Mitfi	Ixgħel għall-IP biex jiġġenera dak meħtieġ files għall-kumpilazzjoni Intel Quartus Prime u dimostrazzjoni tal-ħardwer.
format HDL (għal simulazzjoni)	Verilog VDHL	Agħżel il-format HDL tal-RTL files għal simulazzjoni.
format HDL (għal sintesi)	Verilog biss	Agħżel il-format HDL tal-RTL files għal sinteżi.

Parametru	Għażliet	Deskrizzjoni
Iġġenera modulu SPI bi 3 wajers	Mixgħul, Mitfi	Ixgħel biex tippermetti interface SPI bi 3 wajers minflok 4 wajers.
Mod Sysref	Ċans wieħed Perjodiku Gapped perjodiku	Agħżel jekk tridx li l-allinjament SYSREF ikun mod ta 'polz one-shot, perjodiku, jew perjodiku gapped, ibbażat fuq ir-rekwiżiti tad-disinn tiegħek u l-flessibilità tal-ħin. One-shot—Agħżel din l-għażla biex tippermetti li SYSREF tkun modalità tal-polz one-shot. Il-valur tal-bit tar-reġistru sysref_ctrl[17] huwa 0. Wara li l-F-Tile JESD204C IP reset deasserts, ibdel il-valur tar-reġistru sysref_ctrl[17] minn 0 għal 1, imbagħad għal 0, għal polz SYSREF ta 'one-shot. Perjodiku — SYSREF fil-modalità perjodika għandu ċiklu ta' xogħol 50:50. Il-perjodu SYSREF huwa E*SYSREF_MULP. Gapped period — SYSREF għandu ċiklu ta' xogħol programmabbli ta' granularità ta' ċiklu ta' arloġġ ta' rabta waħda. Il-perjodu SYSREF huwa E*SYSREF_MULP. Għall-issettjar ta' ċiklu ta' xogħol barra mill-firxa, il-blokka tal-ġenerazzjoni SYSREF għandha awtomatikament tiddeduċi ċiklu ta' xogħol 1:50. Irreferi għall- SYSREF Ġeneratur sezzjoni għal aktar informazzjoni dwar is-SYSREF perjodu.
Agħżel il-bord	Xejn	Agħżel il-bord għad-disinn example. Xejn—Din l-għażla teskludi aspetti tal-ħardwer għad-disinn example. L-assenjazzjonijiet tal-brilli kollha se jkunu ssettjati għal pins virtwali.
Mudell tat-Test	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Agħżel il-ġeneratur tal-mudell u l-mudell tat-test tal-kontrollur. Ġeneratur tal-mudell — JESD204C appoġġ ġeneratur tal-mudell PRBS għal kull data sample. Dan ifisser li l-wisa 'tad-data hija għażla N + CS. Il-ġeneratur u l-kontrollur tal-mudell PRBS huma utli għall-ħolqien ta 'data sample stimulu għall-ittestjar u mhuwiex kompatibbli mal-mod tat-test PRBS fuq il-konvertitur ADC/DAC. Ramp Pattern Generator — JESD204C link saff jaħdem b'mod normali iżda t-trasport aktar tard huwa diżattivat u l-input mill-formatter jiġi injorat. Kull korsija tittrasmetti fluss ta' ottet identiku li jiżdied minn 0x00 għal 0xFF u mbagħad jirrepeti. Ramp test tal-mudell huwa attivat minn prbs_test_ctl. PRBS Pattern Checker-JESD204C PRBS scrambler huwa sinkronizzar waħdu u huwa mistenni li meta l-qalba IP tkun kapaċi jiddekowdja link up, iż-żerriegħa scrambling hija diġà sinkronizzata. PRBS scrambling żerriegħa se tieħu sa 8 octets biex inizjalizzaw lilhom infushom. Ramp Pattern Checker-JESD204C scrambling huwa sinkronizzar waħdu u huwa mistenni li meta l-qalba IP tkun kapaċi jiddekowdja link up, iż-żerriegħa scrambling hija diġà sinkronizzata. L-ewwel ottett validu huwa mgħobbi bħala l-ramp valur inizjali. Id-dejta sussegwenti trid tiżdied sa 0xFF u tinqaleb għal 0x00. Ramp il-kontrollur tal-mudell għandu jiċċekkja għal disinn identiku fil-korsiji kollha.
Ippermetti loopback serjali intern	Mixgħul, Mitfi	Agħżel loopback serjali intern.
Ippermetti Kanal tal-Kmand	Mixgħul, Mitfi	Agħżel il-mudell tal-kanal tal-kmand.

Struttura tad-Direttorju
Id-disinn F-Tile JESD204C example direttorji fihom iġġenerat files għad-disinn examples.

Figura 3. Struttura tad-Direttorju għal F-Tile JESD204C Intel Agilex Design Example

Tabella 7. Direttorju Files

Folders	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulazzjoni/mentor	modelsim_sim.tcl tb_top_waveform.do
simulazzjoni/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulazzjoni tad-Disinn Eżample Testbench

Id-disinn example testbench jissimula d-disinn iġġenerat tiegħek.

Figura 4. Proċedura

Biex tissimula d-disinn, wettaq il-passi li ġejjin:

1. Ibdel id-direttorju tax-xogħol għalample_design_directory>/simulation/ .
2. Fil-linja tal-kmand, mexxi l-iskrittura tas-simulazzjoni. It-tabella hawn taħt turi l-kmandi biex imexxu s-simulaturi appoġġjati.

Simulatur	Kmand
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (mingħajr Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Is-simulazzjoni tispiċċa b'messaġġi li jindikaw jekk il-ġirja kinitx ta' suċċess jew le.

Figura 5. Simulazzjoni b'suċċess
Din il-figura turi l-messaġġ ta 'simulazzjoni ta' suċċess għas-simulatur VCS.

Il-kumpilazzjoni tad-Disinn Eżample

Biex tiġbor il-kumpilazzjoni biss exampil-proġett, segwi dawn il-passi:

1. Tiżgura disinn tal-kumpilazzjoni exampil-ġenerazzjoni hija kompluta.
2. Fis-softwer Intel Quartus Prime Pro Edition, iftaħ il-proġett Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Fuq il-menu Ipproċessar, ikklikkja Ibda l-Kompilazzjoni.

Deskrizzjoni dettaljata għall-F-Tile JESD204C Disinn Example

Id-disinn F-Tile JESD204C example juri l-funzjonalità tal-istriming tad-data bl-użu tal-mod loopback.
Tista 'tispeċifika l-issettjar tal-parametri tal-għażla tiegħek u tiġġenera d-disinn example.
Id-disinn example hija disponibbli biss fil-modalità duplex kemm għall-varjant Base u PHY. Tista' tagħżel varjant Bażi biss jew PHY biss iżda l-IP jiġġenera d-disinn example għall-Bażi u PHY.

Nota:  Xi konfigurazzjonijiet ta' rata għolja tad-dejta jistgħu jfallu fil-ħin. Biex tevita l-falliment tal-ħin, ikkunsidra li tispeċifika l-valur tal-multiplikatur tal-frekwenza tal-arloġġ tal-qafas aktar baxx (FCLK_MULP) fit-tab Konfigurazzjonijiet tal-editur tal-parametri IP Intel FPGA tal-F-Tile JESD204C.

Komponenti tas-Sistema

Id-disinn F-Tile JESD204C example jipprovdi fluss ta 'kontroll ibbażat fuq softwer li juża l-unità ta' kontroll iebes bi jew mingħajr appoġġ console tas-sistema.

Id-disinn example tippermetti konnessjoni awtomatika f'modi ta 'loopback interni u esterni.

JTAG sa Avalon Master Bridge
Il-JTAG lil Avalon Master Bridge jipprovdi konnessjoni bejn is-sistema ospitanti biex taċċessa l-IP F-Tile JESD204C immappjata bil-memorja u r-reġistri tal-kontroll u l-istatus tal-IP periferali permezz tal-JTAG interface.

Figura 6. Sistema b'JTAG lil Avalon Master Bridge Core

Nota:  L-arloġġ tas-sistema għandu jkun mill-inqas 2X aktar mgħaġġel mill-JTAG arloġġ. L-arloġġ tas-sistema huwa mgmt_clk (100MHz) f'dan id-disinn example.

Parallel I/O (PIO) Core
Il-qalba ta 'input/output parallel (PIO) b'interface ta' Avalon tipprovdi interface mappjat bil-memorja bejn port slave mappjat bil-memorja ta 'Avalon u portijiet I/O għal skopijiet ġenerali. Il-portijiet tal-I/O jgħaqqdu jew mal-loġika tal-utent fuq iċ-ċippa, jew mal-pinnijiet tal-I/O li jgħaqqdu ma' apparati esterni għall-FPGA.

Figura 7. PIO Core b'Portijiet ta 'Input, Portijiet ta' Output, u Appoġġ IRQ
B'mod awtomatiku, il-komponent tad-Disinjatur tal-Pjattaforma jiddiżattiva l-Linja tas-Servizz ta' Interruzzjoni (IRQ).

Il-portijiet PIO I/O huma assenjati fl-ogħla livell HDL file ( io_ status għall-portijiet tad-dħul, io_ kontroll għall-portijiet tal-ħruġ).

It-tabella hawn taħt tiddeskrivi l-konnettività tas-sinjal għall-portijiet tal-I/O tal-istatus u tal-kontroll għall-iswiċċ DIP u l-LED fuq il-kit tal-iżvilupp.

Tabella 8. Portijiet PIO Core I/O

Port	Bit	Sinjal
Out_port	0	L-ipprogrammar SPI USER_LED sar
	31:1	Riżervat
Fil-port	0	USER_DIP enable loopback serjali intern Mitfi = 1 Fuq = 0
	1	USER_DIP SYSREF iġġenerat mill-FPGA enable Off = 1 Fuq = 0
	31:2	Riżervat.

SPI Master
Il-modulu prinċipali SPI huwa komponent standard tad-Disinjatur tal-Pjattaforma fil-librerija standard tal-Katalgu IP. Dan il-modulu juża l-protokoll SPI biex jiffaċilita l-konfigurazzjoni ta’ konvertituri esterni (eżample, ADC, DAC, u ġeneraturi ta' arloġġi esterni) permezz ta' spazju ta' reġistru strutturat ġewwa dawn l-apparati.

Il-kaptan SPI għandu interface mappat bil-memorja Avalon li jgħaqqad mal-kaptan Avalon (JTAG lejn il-pont prinċipali ta' Avalon) permezz tal-interkonnessjoni mappjata bil-memorja ta' Avalon. Il-kaptan SPI jirċievi struzzjonijiet ta 'konfigurazzjoni mill-kaptan Avalon.

Il-modulu kaptan SPI jikkontrolla sa 32 skjav SPI indipendenti. Ir-rata baud SCLK hija kkonfigurata għal 20 MHz (diviżibbli b'5).
Dan il-modulu huwa kkonfigurat għal interface ta '4 wajers, wisa' ta '24 bit. Jekk tintgħażel l-għażla Iġġenera 3-Wire SPI Module, modulu addizzjonali jiġi instanzjat biex jikkonverti l-output ta '4-wire tal-kaptan SPI għal 3-wire.

IOPLL
L-IOPLL jiġġenera l-arloġġ meħtieġ biex jiġġenera frame_clk u link_clk. L-arloġġ ta' referenza għall-PLL huwa konfigurabbli iżda limitat għar-rata/fattur tad-dejta ta' 33.

• Għad-disinn example li tappoġġja rata tad-dejta ta '24.33024 Gbps, ir-rata tal-arloġġ għal frame_clk u link_clk hija 368.64 MHz.
• Għad-disinn example li tappoġġja rata tad-dejta ta '32 Gbps, ir-rata tal-arloġġ għal frame_clk u link_clk hija 484.848 MHz.

Ġeneratur SYSREF
SYSREF huwa sinjal ta 'ħin kritiku għall-konvertituri tad-dejta b'interface F-Tile JESD204C.

Il-ġeneratur SYSREF fid-disinn example huwa użat għall-għan ta 'dimostrazzjoni tal-inizjalizzazzjoni tal-link IP JESD204C duplex biss. Fl-applikazzjoni tal-livell tas-sistema tas-subklassi 204 JESD1C, trid tiġġenera SYSREF mill-istess sors bħall-arloġġ tal-apparat.

Għall-F-Tile JESD204C IP, il-multiplikatur SYSREF (SYSREF_MULP) tar-reġistru tal-kontroll SYSREF jiddefinixxi l-perjodu SYSREF, li huwa multiplu n-integer tal-parametru E.

Trid tiżgura E*SYSREF_MULP ≤16. Per example, jekk E=1, l-issettjar legali għal SYSREF_MULP għandu jkun fi ħdan 1–16, u jekk E=3, l-issettjar legali għal SYSREF_MULP għandu jkun fi ħdan 1–5.

Nota:  Jekk issettja SYSREF_MULP barra mill-firxa, il-ġeneratur SYSREF jiffissa l-issettjar għal SYSREF_MULP=1.
Tista' tagħżel jekk tridx li t-tip SYSREF ikun polz one-shot, perjodiku, jew perjodiku gapped permezz tal-Example Tab tad-Disinn fl-editur tal-parametri IP tal-F-Tile JESD204C Intel FPGA.

Tabella 9. Examples ta' Counter SYSREF Perjodiku u Gapped Periodic

E	SYSREF_MULP	PERJODU SYSREF (E*SYSREF_MULP* 32)	Iċ-Ċiklu tax-Xogħol	Deskrizzjoni
1	1	32	1..31 (Programmabbli)	Gapped Periodiku
1	1	32	16 (Fissa)	Perjodiku
1	2	64	1..63 (Programmabbli)	Gapped Periodiku
1	2	64	32 (Fissa)	Perjodiku
1	16	512	1..511 (Programmabbli)	Gapped Periodiku
1	16	512	256 (Fissa)	Perjodiku
2	3	19	1..191 (Programmabbli)	Gapped Periodiku
2	3	192	96 (Fissa)	Perjodiku
2	8	512	1..511 (Programmabbli)	Gapped Periodiku
2	8	512	256 (Fissa)	Perjodiku
2	9 (Illegali)	64	32 (Fissa)	Gapped Periodiku
2	9 (Illegali)	64	32 (Fissa)	Perjodiku

 

Tabella 10. Reġistri ta' Kontroll SYSREF
Tista' terġa' tikkonfigura r-reġistri ta' kontroll SYSREF b'mod dinamiku jekk l-issettjar tar-reġistru huwa differenti mill-issettjar li speċifikajt meta ġġenerajt id-disinn example. Ikkonfigura r-reġistri SYSREF qabel ma l-F-Tile JESD204C Intel FPGA IP ma jkunx reset. Jekk tagħżel il-ġeneratur estern SYSREF permezz tal-
sysref_ctrl[7] reġistru bit, tista 'tinjora s-settings għat-tip SYSREF, multiplikatur, duty cycle u fażi.

Bits	Valur Default	Deskrizzjoni
sysref_ctrl[1:0]	2'b00: Tir wieħed 2'b01: Perjodiku 2'b10: Gapped period	tip SYSREF. Il-valur default jiddependi fuq l-issettjar tal-modalità SYSREF fil- Example Disinn tab fl-editur tal-parametri IP F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	multiplikatur SYSREF. Dan il-qasam SYSREF_MULP huwa applikabbli għat-tip SYSREF perjodiku u perjodiku vojt. Trid tikkonfigura l-valur multiplikatur biex tiżgura li l-valur E*SYSREF_MULP ikun bejn 1 sa 16 qabel ma l-IP F-Tile JESD204C ma jkunx reset. Jekk il-valur E*SYSREF_MULP huwa barra minn din il-medda, il-valur multiplikatur default għal 5'b00001.
sysref_ctrl[7]	Mogħdija tad-data duplex: 1'b1 Passaġġ tad-data Simplex TX jew RX: 1'b0	SYSREF tagħżel. Il-valur default jiddependi fuq l-issettjar tal-mogħdija tad-dejta fl-Example Tab tad-Disinn fl-editur tal-parametri IP tal-F-Tile JESD204C Intel FPGA. 0: Simplex TX jew RX (SYSREF Esterni) 1: Duplex (SYSREF Intern)
sysref_ctrl[16:8]	9'h0	Ċiklu ta' xogħol SYSREF meta t-tip SYSREF huwa perjodiku jew perjodiku vojt. Int trid tikkonfigura ċ-ċiklu ta' xogħol qabel ma l-IP F-Tile JESD204C ma jkunx reset. Valur massimu = (E*SYSREF_MULP*32)-1 Għall-eżample: Ċiklu ta' xogħol ta' 50% = (E*SYSREF_MULP*32)/2 Iċ-ċiklu tad-dazju default għal 50% jekk ma tikkonfigurax dan il-qasam tar-reġistru, jew jekk tikkonfigura l-qasam tar-reġistru għal 0 jew aktar mill-valur massimu permess.
sysref_ctrl[17]	1'b0	Kontroll manwali meta t-tip SYSREF huwa one-shot. Ikteb 1 biex issettja s-sinjal SYSREF għal għoli. Ikteb 0 biex issettja s-sinjal SYSREF għal baxx. Ikollok bżonn tikteb 1 imbagħad 0 biex toħloq polz SYSREF f'modalità one-shot.
sysref_ctrl[31:18]	22'h0	Riżervat.

Irrisettja Sequencers
Dan id-disinn example jikkonsisti f'żewġ sekwencers reset:

• Irrisettja s-Sekwenza 0—Jittratta r-reset għal TX/RX Avalon streaming domain, domain Avalon immappjat bil-memorja, PLL qalba, TX PHY, qalba TX, u ġeneratur SYSREF.
• Irrisettja Sekwenza 1—Jittratta r-reset għal RX PHY u RX Core.

3-Wire SPI
Dan il-modulu huwa fakultattiv biex jikkonverti l-interface SPI għal 3-wajers.

Sistema PLL
F-tile għandu tliet PLLs tas-sistema abbord. Dawn il-PLLs tas-sistema huma s-sors primarju ta 'l-arloġġ għal qsim ta' IP iebes (MAC, PCS, u FEC) u EMIB. Dan ifisser li, meta tuża l-mod ta 'clocking tas-sistema PLL, il-blokki mhumiex ikkontrollati mill-arloġġ PMA u ma jiddependux fuq arloġġ li ġej mill-qalba FPGA. Kull sistema PLL tiġġenera biss l-arloġġ assoċjat ma 'interface ta' frekwenza waħda. Per example, għandek bżonn żewġ PLLs tas-sistema biex tħaddem interface wieħed f'1 GHz u interface wieħed f'500 MHz. L-użu ta' sistema PLL jippermettilek tuża kull korsija b'mod indipendenti mingħajr bidla fl-arloġġ tal-karreġġjata li taffettwa korsija ġirien.
Kull sistema PLL tista' tuża kwalunkwe waħda mit-tmien arloġġi ta' referenza FGT. PLLs tas-sistema jistgħu jaqsmu arloġġ ta' referenza jew ikollhom arloġġi ta' referenza differenti. Kull interface tista 'tagħżel liema sistema PLL tuża, iżda, ladarba magħżula, hija ffissata, mhux konfigurabbli mill-ġdid bl-użu ta' rikonfigurazzjoni dinamika.

Informazzjoni Relatata
F-tile Architecture u PMA u FEC Direct PHY IP User Guide

Aktar informazzjoni dwar is-sistema PLL clocking mode fl-apparat Intel Agilex F-tile.

Ġeneratur tal-mudell u Kontroll
Il-ġeneratur tal-mudell u l-kontrollur huma utli għall-ħolqien ta 'data samples u monitoraġġ għal skopijiet ta' ttestjar.
Tabella 11. Ġeneratur tal-Disinn Appoġġjat

Ġeneratur tal-mudell	Deskrizzjoni
Ġeneratur tal-mudell PRBS	Id-disinn F-Tile JESD204C exampIl-ġeneratur tal-mudell PRBS jappoġġja l-grad li ġej ta’ polinomji: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ġeneratur tal-mudell	Ir-ramp il-valur tal-mudell jiżdied b'1 għal kull s sussegwentiample mal-ġeneratur wisa ' ta ' N, u rolls fuq għal 0 meta l-bits fil-sample huma 1. Ippermetti l-ramp ġeneratur tal-mudell billi tikteb 1 sa bit 2 tar-reġistru tst_ctl tal-blokka ta 'kontroll ED.
Kanal tal-kmand ramp ġeneratur tal-mudell	Id-disinn F-Tile JESD204C example jappoġġja kmand channel ramp ġeneratur tal-mudell għal kull korsija. Ir-ramp il-valur tal-mudell jiżdied b'1 għal kull 6 bits ta' kliem tal-kmand. Iż-żerriegħa tal-bidu hija mudell ta' inkrement fil-korsiji kollha.

Tabella 12. Iċċekkjar tal-mudell appoġġjat

Iċċekkjar tal-mudell	Deskrizzjoni
Kontroll tal-mudell PRBS	Iż-żerriegħa scrambling fil-kontrollur tal-mudell hija awtosinkronizzata meta l-IP F-Tile JESD204C tikseb allinjament deskew. Il-kontrollur tal-mudell jeħtieġ 8 ottetti għaż-żerriegħa scrambling biex tissinkronizza waħedha.
Ramp kontrollur tal-mudell	L-ewwel data valida sample għal kull konvertitur (M) huwa mgħobbi bħala l-valur inizjali tar-ramp mudell. Dejta sussegwenti sampil-valuri għandhom jiżdiedu b'1 f'kull ċiklu tal-arloġġ sal-massimu u mbagħad jinqalgħu għal 0.

Iċċekkjar tal-mudell	Deskrizzjoni
	Per example, meta S=1, N=16 u WIDTH_MULP = 2, il-wisa' tad-dejta għal kull konvertitur hija S * WIDTH_MULP * N = 32. Id-dejta massima sampil-valur tal-le huwa 0xFFFF. Ir-ramp verifikatur tal-mudell jivverifika li mudelli identiċi huma riċevuti madwar il-konvertituri kollha.
Kanal tal-kmand ramp kontrollur tal-mudell	Id-disinn F-Tile JESD204C example jappoġġja kmand channel ramp kontrollur tal-mudell. L-ewwel kelma tal-kmand (6 bits) riċevuta hija mgħobbija bħala l-valur inizjali. Kliem tal-kmand sussegwenti fl-istess korsija għandhom jiżdiedu sa 0x3F u jduru għal 0x00. Il-kanal tal-kmand ramp kontrolli tal-kontroll tal-mudell għal ramp mudelli tul il-korsiji kollha.

F-Tile JESD204C TX u RX IP
Dan id-disinn example jippermettilek tikkonfigura kull TX/RX fil-modalità simplex jew duplex.
Konfigurazzjonijiet duplex jippermettu dimostrazzjoni tal-funzjonalità tal-IP bl-użu ta' loopback serjali intern jew estern. Is-CSRs fi ħdan l-IP mhumiex ottimizzati 'l bogħod biex jippermettu l-kontroll tal-IP u l-osservazzjoni tal-istatus.

F-Tile JESD204C Disinn Example Arloġġ u Irrisettja

Id-disinn F-Tile JESD204C example għandha sett ta 'arloġġ u reset sinjali.

Tabella 13.Disinn Eżample Arloġġi

Sinjal tal-Arloġġ	Direzzjoni	Deskrizzjoni
mgmt_clk	Input	Arloġġ differenzjali LVDS bi frekwenza ta '100 MHz.
refclk_xcvr	Input	Arloġġ ta' referenza tat-transceiver bi frekwenza tar-rata/fattur tad-dejta ta' 33.
refclk_core	Input	Arloġġ ta 'referenza tal-qalba bl-istess frekwenza bħal refclk_xcvr.
in_sysref	Input	Sinjal SYSREF. Il-frekwenza massima SYSREF hija rata tad-dejta/(66x32xE).
sysref_out	Output
txlink_clk rxlink_clk	Intern	Arloġġ tal-link TX u RX bi frekwenza tar-rata tad-data/66.
txframe_clk rxframe_clk	Intern	Arloġġ tal-frejm TX u RX bi frekwenza tar-rata tad-dejta/33 (FCLK_MULP=2) Arloġġ tal-frejm TX u RX bi frekwenza tar-rata tad-dejta/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Intern	Arloġġ tal-fażi TX u RX bi frekwenza tar-rata tad-dejta/66 (FCLK_MULP=2) L-arloġġ tal-fażi TX u RX huwa dejjem għoli (1'b1) meta FCLK_MULP=1
spi_SCLK	Output	SPI baud rate arloġġ bi frekwenza ta '20 MHz.

Meta tgħabbi d-disinn example f'apparat FPGA, avveniment intern ninit_done jiżgura li l-JTAG għall-pont Avalon Master huwa reset kif ukoll il-blokki l-oħra kollha.

Il-ġeneratur SYSREF għandu reset indipendenti tiegħu biex jinjetta relazzjoni asinkronika intenzjonali għall-arloġġi txlink_clk u rxlink_clk. Dan il-metodu huwa aktar komprensiv fl-emulazzjoni tas-sinjal SYSREF minn ċippa esterna tal-arloġġ.

Tabella 14. Disinn Eżample Resets

Irrisettja Sinjal	Direzzjoni	Deskrizzjoni
global_rst_n	Input	Imbotta buttuna reset globali għall-blokki kollha, ħlief il-JTAG sal-pont Avalon Master.
ninit_done	Intern	Output minn Reset Release IP għall-JTAG sal-pont Avalon Master.
edctl_rst_n	Intern	Il-blokka tal-Kontroll ED hija reset minn JTAG sal-pont Avalon Master. Il-portijiet hw_rst u global_rst_n ma jirresettjawx il-blokk tal-Kontroll ED.
hw_rst	Intern	Asserixxi u deassert hw_rst billi tikteb lir-reġistru rst_ctl tal-blokk ED Control. mgmt_rst_in_n jasserixxi meta hw_rst jiġi affermat.
mgmt_rst_in_n	Intern	Irrisettja għall-interfaces mappjati bil-memorja Avalon ta’ diversi IPs u inputs ta’ reset sequencers:  j20c_reconfig_reset għal F-Tile JESD204C IP duplex Native PHY spi_rst_n għall-kaptan SPI pio_rst_n għall-istatus u l-kontroll PIO reset_in0 port ta' reset sequencer 0 u 1 Il-port global_rst_n, hw_rst, jew edctl_rst_n jasserixxi reset fuq mgmt_rst_in_n.
sysref_rst_n	Intern	Irrisettja għall-blokk tal-ġeneratur SYSREF fil-blokk tal-Kontroll ED bl-użu tas-sekwencer reset 0 reset_out2 port. Il-reset sequencer 0 reset_out2 port jneħħi r-reset jekk il-qalba PLL tkun imsakkra.
core_pll_rst	Intern	Irrisettja l-qalba PLL permezz tal-reset sequencer 0 reset_out0 port. Il-qalba PLL reset meta mgmt_rst_in_n reset huwa affermat.
j204c_tx_avs_rst_n	Intern	Jissettja l-interfaċċja mmappjata bil-memorja tal-F-Tile JESD204C TX Avalon permezz tas-sekwencer tar-reset 0. L-interface tal-mappa tal-memorja TX Avalon jasserixxi meta mgmt_rst_in_n jiġi affermat.
j204c_rx_avs_rst_n	Intern	Jissettja l-interfaċċja mmappjata bil-memorja F-Tile JESD204C TX Avalon permezz ta' reset sequencer 1. L-interface mappjata bil-memorja RX Avalon tafferma meta mgmt_rst_in_n jiġi affermat.
j204c_tx_rst_n	Intern	Jirreset il-link F-Tile JESD204C TX u s-saffi tat-trasport fid-dominji txlink_clk, u txframe_clk. Is-sequencer reset 0 reset_out5 port reset j204c_tx_rst_n. Dan reset jneħħi jekk il-qalba PLL tkun imsakkra, u s-sinjali tx_pma_ready u tx_ready jiġu affermati.
j204c_rx_rst_n	Intern	Jirreset il-link F-Tile JESD204C RX u s-saffi tat-trasport fid-dominji, rxlink_clk, u rxframe_clk.

Irrisettja Sinjal	Direzzjoni	Deskrizzjoni
		Ir-reset sequencer 1 reset_out4 port reset j204c_rx_rst_n. Dan ir-reset jneħħi jekk il-qalba PLL tkun imsakkra, u s-sinjali rx_pma_ready u rx_ready jiġu affermati.
j204c_tx_rst_ack_n	Intern	Irrisettja s-sinjal tal-handshakes b'j204c_tx_rst_n.
j204c_rx_rst_ack_n	Intern	Irrisettja s-sinjal tal-handshakes b'j204c_rx_rst_n.

Figura 8. Dijagramma taż-żmien għad-Disinn Eżample Resets

F-Tile JESD204C Disinn Example Sinjali

Tabella 15. Sinjali tal-Interface tas-Sistema

Sinjal	Direzzjoni	Deskrizzjoni
Arloġġi u Resets
mgmt_clk	Input	Arloġġ ta' 100 MHz għall-ġestjoni tas-sistema.
refclk_xcvr	Input	Arloġġ ta 'referenza għal F-tile UX QUAD u System PLL. Ekwivalenti għal rata/fattur tad-dejta ta’ 33.
refclk_core	Input	Arloġġ ta 'referenza PLL tal-qalba. Japplika l-istess frekwenza tal-arloġġ bħal refclk_xcvr.
in_sysref	Input	Sinjal SYSREF minn ġeneratur estern SYSREF għall-implimentazzjoni tas-Subklassi 204 JESD1C.
sysref_out	Output	Sinjal SYSREF għall-implimentazzjoni tas-sottoklassi 204 JESD1C ġġenerat mill-apparat FPGA għad-disinn example link għan inizjalizzazzjoni biss.

 

Sinjal	Direzzjoni	Deskrizzjoni
SPI
spi_SS_n[2:0]	Output	Attiv baxx, iskjav SPI tagħżel sinjal.
spi_SCLK	Output	Arloġġ tas-serje SPI.
spi_sdio	Input/Output	Output data mill-kaptan għall-iskjav estern. Daħħal id-dejta minn slave estern għall-kaptan.

Sinjal	Direzzjoni	Deskrizzjoni
Nota:Meta l-għażla Iġġenera 3-Wire SPI Module hija attivata.
spi_MISO Nota: Meta l-għażla Iġġenera 3-Wire SPI Module ma tkunx attivata.	Input	Input tad-dejta minn slave estern għall-kaptan SPI.
spi_MOSI Nota: Meta l-għażla Iġġenera 3-Wire SPI Module ma tkunx attivata.	Output	Data tal-ħruġ mill-kaptan SPI għall-iskjav estern.

 

Sinjal	Direzzjoni	Deskrizzjoni
ADC / DAC
tx_serial_data[LINK*L-1:0]	Output	Data tal-ħruġ tas-serje b'veloċità għolja differenzjali għal DAC. L-arloġġ huwa inkorporat fil-fluss tad-dejta tas-serje.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Data ta 'input tas-serje b'veloċità għolja differenzjali minn ADC. L-arloġġ jiġi rkuprat mill-fluss tad-dejta tas-serje.
rx_serial_data_n[LINK*L-1:0]

 

Sinjal	Direzzjoni	Deskrizzjoni
Għan Ġenerali I/O
immexxi mill-utent[3:0]	Output	Jindika l-istatus għall-kundizzjonijiet li ġejjin: [0]: L-ipprogrammar SPI sar [1]: Żball fil-link TX [2]: Żball fil-link RX [3]: Żball tal-kontroll tal-mudell għad-dejta tal-istrimjar tal-Avalon
user_dip[3:0]	Input	Input tal-iswiċċ DIP tal-mod tal-utent: [0]: Jippermettu loopback serjali intern [1]: Jippermettu SYSREF iġġenerat mill-FPGA [3:2]: Riżervat

 

Sinjal	Direzzjoni	Deskrizzjoni
Out-of-band (OOB) u Status
rx_patchk_data_error[LINK-1:0]	Output	Meta dan is-sinjal jiġi affermat, jindika li l-kontrollur tal-mudell skopra żball.
rx_link_error[LINK-1:0]	Output	Meta dan is-sinjal jiġi affermat, jindika JESD204C RX IP affermat interruzzjoni.
tx_link_error[LINK-1:0]	Output	Meta dan is-sinjal jiġi affermat, jindika li JESD204C TX IP afferma interruzzjoni.
emb_lock_out	Output	Meta dan is-sinjal jiġi affermat, jindika JESD204C RX IP kiseb lock EMB.
sh_lock_out	Output	Meta dan is-sinjal jiġi affermat, jindika JESD204C RX IP sync header huwa msakkar.

 

Sinjal	Direzzjoni	Deskrizzjoni
Avalon Streaming
rx_avst_valid[LINK-1:0]	Input	Jindika jekk il-konvertitur sampid-data lis-saff tal-applikazzjoni hija valida jew invalida. 0: Id-dejta mhix valida 1: Id-dejta hija valida
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Konvertitur sample data għas-saff tal-applikazzjoni.

F-Tile JESD204C Disinn Example Reġistri ta' Kontroll

Id-disinn F-Tile JESD204C example reġistri fil-blokk ED Control jużaw byte-indirizzar (32 bit).

Tabella 16. Disinn Eżample Mappa tal-Indirizz
Dawn ir-reġistri tal-blokok tal-Kontroll ED ta' 32 bit huma fid-dominju mgmt_clk.

Komponent	Indirizz
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontroll SPI	0x0102_0000 – 0x0102_001F
Kontroll PIO	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Irrisettja Sequencer 0	0x0102_0100 – 0x0102_01FF
Irrisettja Sequencer 1	0x0102_0200 – 0x0102_02FF
Kontroll ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabella 17. Tip ta' Aċċess għar-Reġistru u Definizzjoni
Din it-tabella tiddeskrivi t-tip ta' aċċess għar-reġistru għall-IPs Intel FPGA.

Tip ta' Aċċess	Definizzjoni
RO/V	Software li jinqara biss (l-ebda effett fuq il-kitba). Il-valur jista' jvarja.
RW	Is-softwer jaqra u jirritorna l-valur tal-bit kurrenti. Is-softwer jikteb u jistabbilixxi l-bit għall-valur mixtieq.
RW1C	Is-softwer jaqra u jirritorna l-valur tal-bit kurrenti. Is-softwer jikteb 0 u m'għandux effett. Is-softwer jikteb 1 u jneħħi l-bit għal 0 jekk il-bit ġie ssettjat għal 1 mill-hardware. Il-ħardwer jissettja l-bit għal 1. Is-softwer ċar għandu prijorità ogħla mis-sett tal-ħardwer.

Tabella 18. Mappa tal-Indirizz tal-Kontroll tal-ED

Offset	Isem Reġistru
0x00	rst_ctl
0x04	rst_sts0
kompla...

Offset	Isem Reġistru
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabella 19. Reġistri ta' Kontroll u Status tal-Blokk ta' Kontroll ED

Byte Offset	Irreġistra	Isem	Aċċess	Irrisettja	Deskrizzjoni
0x00	rst_ctl	rst_assert	RW	0x0	Irrisettja l-kontroll. [0]: Ikteb 1 biex tasserixxi reset. (hw_rst) Ikteb 0 għal darb'oħra biex tirreset. [31:1]: Riżervat.
0x04	rst_sts0	rst_status	RO/V	0x0	Irrisettja l-istatus. [0]: Qofol PLL istatus msakkra. [31:1]: Riżervat.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Stat ta 'skoperta tat-tarf SYSREF għal ġeneratur SYSREF intern jew estern. [0]: Valur ta' 1 Jindika li jinstab tarf li jogħla SYSREF għal operazzjoni tas-subklassi 1. Is-softwer jista 'jikteb 1 biex ineħħi dan il-bit biex jippermetti l-iskoperta tat-tarf SYSREF ġdid. [31:1]: Riżervat.
0x40	sysref_ctl	sysref_contr ol	RW	Datapath duplex Tir wieħed: 0x00080	Kontroll SYSREF. Irreferi għal Tabella 10 f’paġna 17 għal aktar informazzjoni dwar l-użu ta’ dan ir-reġistru.
				Perjodiku:	Nota: Il-valur reset jiddependi fuq
				0x00081	it-tip SYSREF u F-Tile
				Gapped- perjodiku:	Issettjar tal-parametru tal-mogħdija tad-dejta IP JESD204C.
				0x00082
				Dejta TX jew RX
				mogħdija
				Ċans wieħed:
				0x00000
				Perjodiku:
				0x00001
				Gapped-
				perjodiku:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	status SYSREF. Dan ir-reġistru fih l-aħħar perjodu SYSREF u settings taċ-ċiklu ta' xogħol tal-ġeneratur intern SYSREF. Irreferi għal Tabella 9 f’paġna 16 għall-valur legali tal-perjodu SYSREF u ċ-ċiklu ta’ xogħol.
kompla...

Byte Offset	Irreġistra	Isem	Aċċess	Irrisettja	Deskrizzjoni
					[8:0]: perjodu SYSREF. Meta l-valur huwa 0xFF, il- Perjodu SYSREF = 255 Meta l-valur jekk 0x00, il-perjodu SYSREF = 256. [17:9]: CYSREF duty cycle. [31:18]: Riżervat.
0x80	tst_ctl	tst_control	RW	0x0	Kontroll tat-test. Uża dan ir-reġistru biex tippermetti mudelli tat-test differenti għall-ġeneratur tal-mudell u l-kontrollur. [1:0] = Qasam riservat [2] = ramp_test_ctl 1'b0 = Jippermetti l-ġeneratur u l-kontrollur tal-mudell PRBS 1'b1 = Jippermetti ramp ġeneratur tal-mudell u kontrollur [31:3]: Riżervat.
0x8c	tst_err0	tst_error	RW1C	0x0	Bandiera ta' żball għal Link 0. Meta l-bit ikun 1'b1, jindika li ġara żball. Għandek issolvi l-iżball qabel ma tikteb 1'b1 fil-bit rispettiv biex tneħħi l-bandiera ta' żball. [0] = Żball fil-verifikatur tal-mudell [1] = tx_link_error [2] = rx_link_error [3] = Żball fil-verifikatur tal-mudell tal-kmand [31:4]: Riżervat.

Storja ta 'Reviżjoni tad-Dokument għall-F-Tile JESD204C Intel FPGA IP Design Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2021.10.11	21.3	1.0.0	Rilaxx inizjali.

Dokumenti / Riżorsi

intel F-Tile JESD204C Intel FPGA IP Disinn Example [pdfGwida għall-Utent F-Tile JESD204C Intel FPGA IP Disinn Example, F-Tile JESD204C, Intel FPGA IP Design Example, Disinn IP Example, Disinn Example

Referenzi

• Manwal għall-Utent