F-Tile JESD204C Intel FPGA IP Design Exampİstifadəçi Təlimatı

Bu istifadəçi təlimatı xüsusiyyətləri, istifadə qaydaları və dizayn haqqında ətraflı təsviri təqdim edirampIntel Agilex™ cihazlarından istifadə edərək F-Tile JESD204C Intel® FPGA IP üçün les.

Nəzərdə tutulan Auditoriya

Bu sənəd aşağıdakılar üçün nəzərdə tutulub:

Sistem səviyyəsində dizayn planlaşdırma mərhələsində IP seçimi etmək üçün dizayn memarı
Avadanlıq dizaynerləri IP-ni sistem səviyyəli dizaynlarına inteqrasiya edərkən

Sistem səviyyəsinin simulyasiyası və aparatın yoxlanılması mərhələsində doğrulama mühəndisləri

Əlaqədar Sənədlər
Aşağıdakı cədvəldə F-Tile JESD204C Intel FPGA IP ilə əlaqəli digər istinad sənədləri verilmişdir.

Cədvəl 1. Əlaqədar Sənədlər

İstinad	Təsvir
F-Tile JESD204C Intel FPGA IP İstifadəçi Təlimatı	F-Tile JESD204C Intel FPGA IP haqqında məlumat verir.
F-Tile JESD204C Intel FPGA IP Buraxılış Qeydləri	Müəyyən buraxılışda F-Tile JESD204C F-Tile JESD204C üçün edilən dəyişiklikləri sadalayır.
Intel Agilex Cihaz Məlumat Vərəqi	Bu sənəd Intel Agilex cihazları üçün elektrik xüsusiyyətlərini, keçid xüsusiyyətlərini, konfiqurasiya xüsusiyyətlərini və vaxtı təsvir edir.

Akronimlər və Lüğət

Cədvəl 2. Akronim siyahısı

Akronim	Genişlənmə
LEMC	Yerli Genişləndirilmiş Çoxbloklu Saat
FC	Çərçivə saat tezliyi
ADC	Analoqdan rəqəmsal çevirici
DAC	Rəqəmsaldan Analoqa çevirici
DSP	Rəqəmsal siqnal prosessoru
TX	Transmitter
RX	Qəbuledici

Akronim	Genişlənmə
DLL	Məlumat əlaqəsi qatı
KSM	Nəzarət və status reyestri
CRU	Saat və Sıfırlama Vahidi
ISR	Xidmət Rutini kəsin
FİFO	İlk girən ilk çıxan
SERDES	Seriallaşdırıcı Deserializer
ECC	Xəta Düzəliş Kodu
FEC	İrəli Xəta Düzeltmə
SERR	Tək xətanın aşkarlanması (ECC-də, düzəldilə bilər)
DERR	İkiqat xətanın aşkarlanması (ECC-də, ölümcül)
PRBS	Yalançı təsadüfi ikili ardıcıllıq
MAC	Media Giriş Nəzarətçisi. MAC protokol alt qatını, nəqliyyat qatını və məlumat bağlantısı qatını ehtiva edir.
PHY	Fiziki qat. PHY adətən fiziki təbəqəni, SERDES, sürücülər, qəbuledicilər və CDR-ni əhatə edir.
PCS	Fiziki kodlaşdırma alt qatı
PMA	Fiziki Orta Qoşma
RBD	RX Bufer Gecikməsi
UI	Vahid intervalı = seriya bitinin müddəti
RBD sayı	RX Bufer Gecikməsi son zolağın gəlişi
RBD ofset	RX Bufer Gecikməsinin buraxılması imkanı
SH	Başlığı sinxronlaşdırın
TL	Nəqliyyat qat
EMİB	Quraşdırılmış Multi-die Interconnect Bridge

Cədvəl 3. Lüğət siyahısı

Müddət	Təsvir
Çevirici Cihaz	ADC və ya DAC çeviricisi
Məntiq Cihazı	FPGA və ya ASIC
Oktet	8/64 kodlayıcıya giriş və dekoderdən çıxış kimi xidmət edən 66 bitlik qrup
Nibble	JESD4C spesifikasiyalarının əsas iş vahidi olan 204 bitlik dəst
Blok	66/64 kodlaşdırma sxemi ilə yaradılan 66 bitlik simvol
Xətt dərəcəsi	Serial keçidinin effektiv məlumat sürəti Zolaq Xətti Tezliyi = (Mx Sx N'x 66/64 x FC) / L
Bağlantı saatı	Bağlantı Saatı = Zolaq Xətti Tezliyi/66.
Çərçivə	Hər bir oktetin mövqeyinin çərçivənin uyğunlaşdırılması siqnalına istinadla müəyyən edilə biləcəyi ardıcıl oktetlər dəsti.
Çərçivə Saatı	Çərçivə sürətində işləyən sistem saatı 1x və 2x keçid saatı olmalıdır.

Müddət	Təsvir
Sampkadr saatı üçün les	Sampsaat başına les, cəmi sampçevirici cihaz üçün çərçivə saatında les.
LEMC	Daxili saat genişlənmiş multiblokun sərhədini zolaqlar arasında və xarici istinadlara uyğunlaşdırmaq üçün istifadə olunur (SYSREF və ya Alt sinif 1).
Alt sinif 0	Deterministik gecikmə üçün dəstək yoxdur. Məlumat qəbuledicidə zolağın əyriliyi ilə dərhal buraxılmalıdır.
Alt sinif 1	SYSREF istifadə edərək deterministik gecikmə.
Çox nöqtəli keçid	2 və ya daha çox çevirici qurğu ilə cihazlar arası bağlantılar.
64B / 66B Kodlaşdırma	Blok yaratmaq üçün 64 bit məlumatı 66 bitlə əlaqələndirən xətt kodu. Əsas səviyyəli məlumat strukturu 2 bitlik sinxronizasiya başlığı ilə başlayan blokdur.

Cədvəl 4. Simvollar

Müddət	Təsvir
L	Konvertor cihazına düşən zolaqların sayı
M	Cihaz başına çeviricilərin sayı
F	Tək zolaqda kadr başına oktetlərin sayı
S	s sayıampçərçivə dövrü başına tək çeviriciyə ötürülən les
N	Dönüştürücü qətnamə
N'	Saniyədə bitlərin ümumi sayıampistifadəçi məlumat formatında
CS	Dönüşüm başına nəzarət bitlərinin sayı sample
CF	Hər keçid üçün kadr saatı periyoduna nəzarət sözlərinin sayı
HD	Yüksək sıxlıqlı istifadəçi məlumat formatı
E	Genişləndirilmiş çoxblokda çoxblokların sayı

F-Tile JESD204C Intel FPGA IP Design ExampTez Başlanğıc Bələdçisi

F-Tile JESD204C Intel FPGA IP dizaynı, keçmişampIntel Agilex cihazları üçün les simulyasiya edən test masasına və kompilyasiya və aparat testini dəstəkləyən aparat dizaynına malikdir.
Siz F-Tile JESD204C dizaynını yarada bilərsinizampIntel Quartus® Prime Pro Edition proqramında IP kataloqu vasitəsilə.

Şəkil 1. İnkişaf Stages Design Example

Dizayn ExampBlok Diaqram

Şəkil 2. F-Kafel JESD204C Dizayn ExampYüksək səviyyəli blok diaqramı

Dizayn keçmişample aşağıdakı modullardan ibarətdir:

Platforma Dizayner sistemi
- F-Tile JESD204C Intel FPGA IP
- JTAG Avalon Master körpüsünə
- Paralel I/O (PIO) nəzarətçisi
- Serial Port Interface (SPI) - master modul - IOPLL
- SYSREF generatoru
- Example Design (ED) Control CSR
- Sekvenerləri sıfırlayın
Sistem PLL

Nümunə generatoru
Nümunə yoxlayıcı

Cədvəl 5. Dizayn ExampModullar

Komponentlər	Təsvir
Platforma Dizayner sistemi	Platforma Dizayner sistemi F-Tile JESD204C IP məlumat yolunu və dəstəkləyici periferiyaları yaradır.
F-Tile JESD204C Intel FPGA IP	Bu Platforma Dizayner altsistemində dupleks PHY ilə birlikdə yaradılmış TX və RX F-Tile JESD204C IP-ləri var.
JTAG Avalon Master körpüsünə	Bu körpü sistem konsolu hostunun dizaynda JTAG interfeys.
Paralel I/O (PIO) nəzarətçisi	Bu nəzarətçi s üçün yaddaşa uyğunlaşdırılmış interfeys təqdim edirampümumi təyinatlı I/O portlarını idarə etmək və idarə etmək.
SPI ustası	Bu modul konfiqurasiya məlumatlarının konvertorun ucundakı SPI interfeysinə ardıcıl ötürülməsini idarə edir.
SYSREF generatoru	SYSREF generatoru keçid saatından istinad saatı kimi istifadə edir və F-Tile JESD204C IP üçün SYSREF impulslarını yaradır. Qeyd: Bu dizayn example dupleks F-Tile JESD204C IP linkinin işə salınmasını nümayiş etdirmək üçün SYSREF generatorundan istifadə edir. F-Tile JESD204C alt sinif 1 sistem səviyyəli proqramda siz SYSREF-i cihazın saatı ilə eyni mənbədən yaratmalısınız.
IOPLL	Bu dizayn example F-Tile JESD204C IP-yə məlumat ötürmək üçün istifadəçi saatı yaratmaq üçün IOPLL-dən istifadə edir.
ED Control CSR	Bu modul SYSREF aşkarlama nəzarəti və statusunu, test nümunəsinə nəzarət və statusu təmin edir.
Sekvenerləri sıfırlayın	Bu dizayn example 2 sıfırlama ardıcıllığından ibarətdir: Sıfırlama ardıcıllığı 0- TX/RX Avalon® axın domeninə, Avalon yaddaş xəritəli domeninə, əsas PLL, TX PHY, TX nüvəsinə və SYSREF generatoruna sıfırlamağı idarə edir. Reset Sequence 1—RX PHY və RX nüvəsinə sıfırlamanı idarə edir.
Sistem PLL	F-kafel sərt IP və EMİB keçidi üçün əsas saat mənbəyi.
Nümunə generatoru	Nümunə generatoru PRBS və ya r yaradıramp naxış.
Nümunə yoxlayıcı	Nümunə yoxlayıcı PRBS və ya r-ni yoxlayıramp naxış qəbul edilir və məlumatların uyğunsuzluğunu aşkar etdikdə xətanı işarələyirample.

Proqram Tələbləri

Intel dizaynı sınaqdan keçirmək üçün aşağıdakı proqram təminatından istifadə edirampLinux sistemində:

Intel Quartus Prime Pro Edition proqramı
Questa*/ModelSim* və ya VCS*/VCS MX simulyatoru

Dizaynın yaradılması

Dizayn yaratmaq üçün exampIP parametr redaktorundan:

Intel Agilex F-kafel cihaz ailəsini hədəfləyən layihə yaradın və istədiyiniz cihazı seçin.
IP Kataloqda Alətlər ➤ IP Kataloqunda F-Tile JESD204C Intel FPGA IP seçin.
Fərdi IP variasiyanız üçün yüksək səviyyəli ad və qovluğu daxil edin. OK düyməsini basın. Parametr redaktoru yuxarı səviyyəli .ip əlavə edir file avtomatik olaraq cari layihəyə. Əgər sizdən .ip-i əl ilə əlavə etmək istənilirsə file layihəyə daxil olmaq üçün Layihə ➤ Əlavə et/Sil vurun Files əlavə etmək üçün Layihədə file.
Ex altındaample Dizayn nişanı, dizaynı göstərin example parametrləri Design Ex-də təsvir olunduğu kimiample Parametrlər.
Klikləyin Ex Yaratample Dizayn.

Proqram bütün dizaynı yaradır files alt kataloqlarda. Bunlar files simulyasiya və kompilyasiyanı həyata keçirmək üçün tələb olunur.

Dizayn Example Parametrlər
F-Tile JESD204C Intel FPGA IP parametr redaktoruna Example Dizayn nişanı dizaynı yaratmazdan əvvəl müəyyən parametrləri təyin etmək üçün məsələnample.

Cədvəl 6. Parametrlər ExampDizayn Tab

Parametr	Seçimlər	Təsvir
Dizayn seçin	Sistem Konsoluna Nəzarət Heç biri	Dizayna daxil olmaq üçün sistem konsolunun idarəetməsini seçinampsistem konsolu vasitəsilə məlumat yolu.
Simulyasiya	Yandırıb-söndürmə	Lazım olanı yaratmaq üçün IP-ni yandırın files dizaynı simulyasiya etmək üçün, məsələnample.
Sintez	Yandırıb-söndürmə	Lazım olanı yaratmaq üçün IP-ni yandırın files Intel Quartus Prime tərtibi və aparat nümayişi üçün.
HDL formatı (simulyasiya üçün)	Verilog VDHL	RTL-nin HDL formatını seçin files simulyasiya üçün.
HDL formatı (sintez üçün)	Yalnız Verilog	RTL-nin HDL formatını seçin files sintez üçün.

Parametr	Seçimlər	Təsvir
3 telli SPI modulu yaradın	Yandırıb-söndürmə	3 naqilli əvəzinə 4 telli SPI interfeysini aktivləşdirmək üçün yandırın.
Sysref rejimi	Tək atış Dövri Dövri boşluq	Dizayn tələblərinizə və vaxt çevikliyinə əsaslanaraq SYSREF hizalanmasının birdəfəlik nəbz rejimi, dövri və ya boşluqlu dövri olmasını istədiyinizi seçin. Bir atış—SYSREF-in bir vuruşlu nəbz rejimi olmasını aktivləşdirmək üçün bu seçimi seçin. sysref_ctrl[17] registr bitinin qiyməti 0-dır. F-Tile JESD204C IP sıfırlama desertlərindən sonra bir atışlıq SYSREF impulsu üçün sysref_ctrl[17] registrinin dəyərini 0-dan 1-ə, sonra isə 0-a dəyişdirin. Periodic—Dövri rejimdə SYSREF 50:50 iş dövrünə malikdir. SYSREF müddəti ESYSREF_MULP-dir. Boşluqlu dövri—SYSREF-də 1 keçid saat dövrünün proqramlaşdırıla bilən iş dövrü var. SYSREF müddəti ESYSREF_MULP-dir. Sıradan kənar iş dövrü təyini üçün SYSREF generasiya bloku avtomatik olaraq 50:50 iş dövrünə dair nəticə çıxarmalıdır. -a istinad edin SYSREF Generator SYSREF haqqında ətraflı məlumat üçün bölmə dövr.
Lövhəni seçin	Heç biri	Dizayn üçün lövhəni seçin, məsələnample. Heç biri - Bu seçim dizayn üçün aparat aspektlərini istisna edirample. Bütün pin təyinatları virtual pinlərə təyin ediləcək.
Test nümunəsi	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Nümunə generatoru və yoxlayıcı test nümunəsini seçin. Pattern Generator—JESD204C hər məlumat üçün PRBS model generatorunu dəstəkləyirample. Bu o deməkdir ki, verilənlərin eni N+CS variantıdır. PRBS model generatoru və yoxlayıcı məlumat yaratmaq üçün faydalıdırample test üçün stimul və ADC/DAC çeviricisində PRBS test rejimi ilə uyğun gəlmir. Ramp Pattern Generator—JESD204C keçid qatı normal işləyir, lakin sonradan daşıma deaktiv edilir və formatlayıcıdan daxil olan məlumat nəzərə alınmır. Hər bir zolaq 0x00-dan 0xFF-ə qədər artırılan və sonra təkrarlanan eyni oktet axını ötürür. Ramp nümunə testi prbs_test_ctl tərəfindən aktivləşdirilir. PRBS Pattern Checker—JESD204C PRBS scrambler özü sinxronizasiya edir və güman edilir ki, IP nüvəsi əlaqəni deşifrə edə bildikdə, qarışdırıcı toxum artıq sinxronlaşdırılır. PRBS qarışdırıcı toxum özünü işə salmaq üçün 8 oktet alacaq. Ramp Pattern Checker—JESD204C scrambling özünü sinxronlaşdırır və güman edilir ki, IP nüvəsi əlaqəni deşifrə edə bildikdə, cızma toxumu artıq sinxronlaşdırılır. İlk etibarlı oktet r kimi yükləniramp ilkin dəyər. Sonrakı məlumatlar 0xFF-ə qədər artırılmalı və 0x00-a yuvarlanmalıdır. Ramp naxış yoxlayıcısı bütün zolaqlar üzrə eyni nümunəni yoxlamalıdır.
Daxili serial geri dönməni aktivləşdirin	Yandırıb-söndürmə	Daxili serial geri dönmə seçin.
Komanda Kanalını aktivləşdirin	Yandırıb-söndürmə	Komanda kanal modelini seçin.

Kataloq strukturu
F-Tile JESD204C dizayn keçmişample kataloqları yaradılan ehtiva edir files dizayn üçün keçmişamples.

Şəkil 3. F-Tile JESD204C Intel Agilex Design Ex. üçün kataloq strukturuample

Cədvəl 7. Kataloq Files

Qovluqlar	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulyasiya/mentor	modelsim_sim.tcl tb_top_waveform.do
simulyasiya/sinopsis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Dizaynın Simulyasiyası Example Testbench

Dizayn keçmişample testbench yaradılan dizaynınızı simulyasiya edir.

Şəkil 4. Prosedur

Dizaynı simulyasiya etmək üçün aşağıdakı addımları yerinə yetirin:

İş kataloqunu dəyişdirinample_dizayn_kataloq>/simulyasiya/ .
Komanda xəttində simulyasiya skriptini işə salın. Aşağıdakı cədvəl dəstəklənən simulyatorları işə salmaq üçün əmrləri göstərir.

Simulyator	Əmr
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI olmadan)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulyasiya qaçışın uğurlu olub-olmadığını göstərən mesajlarla başa çatır.

Şəkil 5. Uğurlu Simulyasiya
Bu rəqəm VCS simulyatoru üçün uğurlu simulyasiya mesajını göstərir.

Dizaynın tərtib edilməsi Example

Yalnız kompilyasiyanı tərtib etmək üçün exampLayihə üçün bu addımları izləyin:

Tərtib dizaynını təmin edin, məsələnample nəsil tamamlandı.

Intel Quartus Prime Pro Edition proqram təminatında Intel Quartus Prime Pro Edition layihəsini açınample_ dizayn_ kataloqu>/ed/quartus.
Qenerasiya menyusunda Kompilyasiyaya Başla üzərinə klikləyin.

F-Tile JESD204C Design Ex. üçün ətraflı təsvirample

F-Tile JESD204C dizayn keçmişample geri dönmə rejimindən istifadə edərək məlumat axınının funksionallığını nümayiş etdirir.
Siz seçdiyiniz parametrlərin parametrlərini təyin edə və əvvəlki dizaynı yarada bilərsinizample.
Dizayn keçmişample yalnız Base və PHY variantı üçün dupleks rejimində mövcuddur. Siz yalnız Baza və ya yalnız PHY variantını seçə bilərsiniz, lakin IP əvvəlki dizaynı yaradarample həm Baza, həm də PHY üçün.

Qeyd: Bəzi yüksək məlumat sürəti konfiqurasiyalarının vaxtı uğursuz ola bilər. Zamanlama uğursuzluğunun qarşısını almaq üçün F-Tile JESD204C Intel FPGA IP parametr redaktorunun Konfiqurasiyalar sekmesinde aşağı kadr saat tezliyi çarpanının (FCLK_MULP) dəyərini təyin etməyi düşünün.

Sistem komponentləri

F-Tile JESD204C dizayn keçmişample sistem konsolu dəstəyi ilə və ya olmayan sərt idarəetmə blokundan istifadə edən proqram əsaslı idarəetmə axını təmin edir.

Dizayn keçmişample daxili və xarici geri dönmə rejimlərində avtomatik əlaqə yaratmağa imkan verir.

JTAG Avalon Master körpüsünə
JTAG Avalon Master Bridge ilə yaddaş xəritəli F-Tile JESD204C IP-yə daxil olmaq üçün host sistemi ilə J vasitəsilə periferik IP nəzarəti və status registrləri arasında əlaqə təmin edir.TAG interfeys.

Şəkil 6. J ilə sistemTAG Avalon Master Bridge Core-a

Qeyd: Sistem saatı J saatından ən azı 2X sürətli olmalıdırTAG saat. Bu dizaynda sistem saatı mgmt_clk (100MHz), məsələnample.

Paralel I/O (PIO) nüvəsi
Avalon interfeysi ilə paralel giriş/çıxış (PIO) nüvəsi Avalon yaddaşa uyğunlaşdırılmış qul portu və ümumi təyinatlı I/O portları arasında yaddaş xəritəli interfeysi təmin edir. I/O portları ya çipdə olan istifadəçi məntiqinə, ya da FPGA-dan kənar cihazlara qoşulan I/O pinlərinə qoşulur.

Şəkil 7. Giriş Portları, Çıxış Portları və IRQ Dəstəyi ilə PIO Core
Varsayılan olaraq, Platforma Dizayneri komponenti Kesinti Xidməti Xəttini (IRQ) qeyri-aktiv edir.

PIO I/O portları yüksək səviyyəli HDL-də təyin edilmişdir file (giriş portları üçün io_ statusu, çıxış portları üçün io_ nəzarət).

Aşağıdakı cədvəldə vəziyyət və idarəetmə I/O portları üçün DIP keçidinə və inkişaf dəstindəki LED-ə siqnal qoşulması təsvir olunur.

Cədvəl 8. PIO Əsas I/O Portları

Liman	bit	Siqnal
çıxış_port	0	USER_LED SPI proqramlaşdırması tamamlandı
çıxış_port	31:1	Qorunur
Limanda	0	USER_DIP daxili serial geri dönməni aktivləşdirin Off = 1 Aktiv = 0
	1	USER_DIP FPGA tərəfindən yaradılan SYSREF aktivləşdirin Off = 1 Aktiv = 0
	31:2	Qorunur.

SPI Master
SPI master modulu IP Kataloq standart kitabxanasındakı standart Platforma Dizayner komponentidir. Bu modul xarici çeviricilərin konfiqurasiyasını asanlaşdırmaq üçün SPI protokolundan istifadə edir (məsample, ADC, DAC və xarici saat generatorları) bu cihazların daxilində strukturlaşdırılmış qeyd sahəsi vasitəsilə.

SPI master, Avalon master-a (JTAG Avalon master körpüsünə) Avalon yaddaş xəritəli interconnect vasitəsilə. SPI master Avalon master-dan konfiqurasiya təlimatlarını alır.

SPI master modulu 32-yə qədər müstəqil SPI qulunu idarə edir. SCLK ötürmə sürəti 20 MHz-ə konfiqurasiya edilmişdir (5-ə bölünür).
Bu modul 4 naqilli, 24 bit enli interfeysə konfiqurasiya edilmişdir. 3-telli SPI modulu yaratmaq seçimi seçilərsə, SPI master-in 4-telli çıxışını 3-telliyə çevirmək üçün əlavə modul yaradılır.

IOPLL
IOPLL frame_clk və link_clk yaratmaq üçün lazım olan saatı yaradır. PLL-ə istinad saatı konfiqurasiya edilə bilər, lakin məlumat sürəti/faktoru 33 ilə məhdudlaşır.

Dizayn üçün məsələnamp24.33024 Gbps məlumat sürətini dəstəkləyən le, frame_clk və link_clk üçün saat tezliyi 368.64 MHz-dir.
Dizayn üçün məsələnamp32 Gbps məlumat sürətini dəstəkləyən le, frame_clk və link_clk üçün saat tezliyi 484.848 MHz-dir.

SYSREF Generator
SYSREF, F-Tile JESD204C interfeysi ilə məlumat çeviriciləri üçün kritik vaxt siqnalıdır.

Dizayndakı SYSREF generatoru, məsələnample yalnız dupleks JESD204C IP linkinin işə salınması nümayişi məqsədi üçün istifadə olunur. JESD204C alt sinif 1 sistem səviyyəli proqramda siz cihazın saatı ilə eyni mənbədən SYSREF yaratmalısınız.

F-Tile JESD204C IP üçün, SYSREF nəzarət registrinin SYSREF çarpanı (SYSREF_MULP) SYSREF dövrünü müəyyən edir ki, bu da E parametrinin n-tam ədədinə bərabərdir.

Siz E*SYSREF_MULP ≤16 təmin etməlisiniz. məsələnample, əgər E=1 olarsa, SYSREF_MULP üçün hüquqi parametr 1–16, E=3 olarsa, SYSREF_MULP üçün hüquqi parametr 1–5 arasında olmalıdır.

Qeyd: Əgər diapazondan kənar SYSREF_MULP təyin etsəniz, SYSREF generatoru parametri SYSREF_MULP=1 olaraq düzəldəcək.
Example Dizayn nişanı F-Tile JESD204C Intel FPGA IP parametr redaktorunda.

Cədvəl 9. ExampDövri və Boşluqlu Dövri SYSREF Sayğacının les

E	SYSREF_MULP	SYSREF DÖVRÜ (ESYSREF_MULP 32)	Vəzifə dövrü	Təsvir
1	1	32	1..31 (proqramlaşdırıla bilən)	Dövri boşluq
1	1	32	16 (Sabit)	Dövri
1	2	64	1..63 (proqramlaşdırıla bilən)	Dövri boşluq
1	2	64	32 (Sabit)	Dövri
1	16	512	1..511 (proqramlaşdırıla bilən)	Dövri boşluq
1	16	512	256 (Sabit)	Dövri
2	3	19	1..191 (proqramlaşdırıla bilən)	Dövri boşluq
2	3	192	96 (Sabit)	Dövri
2	8	512	1..511 (proqramlaşdırıla bilən)	Dövri boşluq
2	8	512	256 (Sabit)	Dövri
2	9 (Qeyri-qanuni)	64	32 (Sabit)	Dövri boşluq
2	9 (Qeyri-qanuni)	64	32 (Sabit)	Dövri

Cədvəl 10. SYSREF Nəzarət Registrləri
Əgər registr parametri dizaynı yaratdığınız zaman göstərdiyiniz parametrdən fərqli olarsa, siz SYSREF idarəetmə registrlərini dinamik olaraq yenidən konfiqurasiya edə bilərsiniz.ample. F-Tile JESD204C Intel FPGA IP sıfırlanmadan əvvəl SYSREF registrlərini konfiqurasiya edin. vasitəsilə xarici SYSREF generatorunu seçsəniz
sysref_ctrl[7] registr biti ilə, SYSREF növü, çarpan, iş dövrü və faza üçün parametrləri nəzərə almaya bilərsiniz.

Bitlər	Defolt Dəyər	Təsvir
sysref_ctrl[1:0]	2'b00: Bir atış 2'b01: Dövri 2'b10: Dövri boşluq	SYSREF növü. Varsayılan dəyər SYSREF rejimi parametrindən asılıdır Example Dizayn F-Tile JESD204C Intel FPGA IP parametr redaktorunda tab.
sysref_ctrl[6:2]	5'b00001	SYSREF çarpanı. Bu SYSREF_MULP sahəsi dövri və boşluqlu dövri SYSREF növünə aiddir. F-Tile JESD1C IP sıfırlanmadan əvvəl ESYSREF_MULP dəyərinin 16 ilə 204 arasında olmasını təmin etmək üçün çarpan dəyərini konfiqurasiya etməlisiniz. ESYSREF_MULP dəyəri bu diapazondan kənardırsa, çarpan dəyəri defolt olaraq 5'b00001-dir.
sysref_ctrl[7]	Dupleks məlumat yolu: 1'b1 Simplex TX və ya RX məlumat yolu: 1'b0	SYSREF seçin. Defolt dəyər Ex-də verilənlər yolu parametrindən asılıdırample Dizayn nişanı F-Tile JESD204C Intel FPGA IP parametr redaktorunda. 0: Simplex TX və ya RX (Xarici SYSREF) 1: Dupleks (Daxili SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF növü dövri və ya boşluqlu dövri olduqda SYSREF iş dövrü. F-Tile JESD204C IP sıfırlanmadan əvvəl iş dövrünü konfiqurasiya etməlisiniz. Maksimum dəyər = (ESYSREF_MULP32)-1 Məsələnample: 50% vəzifə dövrü = (ESYSREF_MULP32)/2 Bu registr sahəsini konfiqurasiya etməsəniz və ya registr sahəsini icazə verilən maksimum dəyərdən 50 və ya daha çox konfiqurasiya etsəniz, vəzifə dövrü standart olaraq 0%-ə bərabərdir.
sysref_ctrl[17]	1'b0	SYSREF növü bir atış olduqda əl ilə idarəetmə. SYSREF siqnalını yüksək səviyyəyə təyin etmək üçün 1 yazın. SYSREF siqnalını aşağı səviyyəyə təyin etmək üçün 0 yazın. Bir atış rejimində SYSREF nəbzini yaratmaq üçün 1 sonra 0 yazmalısınız.
sysref_ctrl[31:18]	22:0	Qorunur.

Sıralayıcıları sıfırlayın
Bu dizayn example iki sıfırlama ardıcıllığından ibarətdir:

Sıfırlama ardıcıllığı 0—TX/RX Avalon axın domeninə, Avalon yaddaş xəritəli domeninə, əsas PLL, TX PHY, TX nüvəsinə və SYSREF generatoruna sıfırlamağı idarə edir.

Reset Sequence 1—RX PHY və RX Core-a sıfırlamanı idarə edir.

3 telli SPI
Bu modul SPI interfeysini 3 naqilə çevirmək üçün isteğe bağlıdır.

Sistem PLL
F-kafeldə üç bort sistemi PLL var. Bu sistem PLL-ləri sərt IP (MAC, PCS və FEC) və EMİB keçidi üçün əsas saat mənbəyidir. Bu o deməkdir ki, sistem PLL saat rejimindən istifadə edərkən bloklar PMA saatı ilə saatlandırılmır və FPGA nüvəsindən gələn saatdan asılı deyildir. Hər bir sistem PLL yalnız bir tezlik interfeysi ilə əlaqəli saat yaradır. məsələnample, 1 GHz-də bir interfeys və 500 MHz-də bir interfeys işlətmək üçün sizə iki sistem PLL lazımdır. PLL sistemindən istifadə qonşu zolağa təsir edən zolağın saatını dəyişmədən hər bir zolaqdan müstəqil istifadə etməyə imkan verir.
Hər bir sistem PLL səkkiz FGT istinad saatından hər hansı birini istifadə edə bilər. Sistem PLL-ləri istinad saatını paylaşa və ya fərqli istinad saatlarına malik ola bilər. Hər bir interfeys hansı PLL sistemini istifadə edəcəyini seçə bilər, lakin seçildikdən sonra sabitdir, dinamik yenidən konfiqurasiyadan istifadə etməklə yenidən konfiqurasiya edilə bilməz.

Əlaqədar Məlumat
F-kafel Memarlığı və PMA və FEC Direct PHY IP İstifadəçi Təlimatı

Intel Agilex F-kafel cihazlarında sistem PLL saat rejimi haqqında ətraflı məlumat.

Pattern Generator və Checker
Nümunə generatoru və yoxlayıcı məlumat yaratmaq üçün faydalıdıramptest məqsədləri üçün les və monitorinq.
Cədvəl 11. Dəstəklənən Pattern Generator

Nümunə generatoru	Təsvir
PRBS nümunəsi generatoru	F-Tile JESD204C dizayn keçmişample PRBS model generatoru aşağıdakı polinom dərəcəsini dəstəkləyir: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp nümunə generatoru	ramp nümunə dəyəri hər sonrakı s üçün 1 artırample generator eni N və s-də bütün bitlər olduqda 0-a yuvarlanırample 1. r-ni aktivləşdirinamp ED idarəetmə blokunun tst_ctl registrinin 1-dən 2-yə qədərini yazmaqla nümunə generatoru.
Komanda kanalı ramp nümunə generatoru	F-Tile JESD204C dizayn keçmişample r komanda kanalını dəstəkləyiramp hər zolağa naxış generatoru. ramp naxış dəyəri əmr sözlərinin 1 bitinə 6 artır. Başlanğıc toxumu bütün zolaqlar üzrə artım nümunəsidir.

Cədvəl 12. Dəstəklənən Pattern Checker

Nümunə yoxlayıcı	Təsvir
PRBS nümunə yoxlayıcısı	F-Tile JESD204C IP əyri düzülmə əldə etdikdə naxış yoxlayıcısındakı qarışan toxum öz-özünə sinxronlaşdırılır. Nümunə yoxlayıcısı, qarışdırıcı toxumun özünü sinxronizasiya etməsi üçün 8 oktet tələb edir.
Ramp naxış yoxlayıcı	İlk etibarlı məlumatlar samphər bir çevirici üçün le (M) r-nin ilkin qiyməti kimi yükləniramp naxış. Sonrakı məlumatlar samples dəyərləri maksimuma qədər hər saat dövründə 1 artmalı və sonra 0-a keçməlidir.

Nümunə yoxlayıcı	Təsvir
	məsələnample, S=1, N=16 və WIDTH_MULP = 2 olduqda, hər bir çevirici üçün məlumat eni S * WIDTH_MULP * N = 32-dir. Maksimum məlumat sample dəyəri 0xFFFF-dir. ramp naxış yoxlayıcısı eyni nümunələrin bütün çeviricilərdə qəbul edildiyini yoxlayır.
Komanda kanalı ramp naxış yoxlayıcı	F-Tile JESD204C dizayn keçmişample r komanda kanalını dəstəkləyiramp naxış yoxlayıcı. Qəbul edilən ilk əmr sözü (6 bit) ilkin dəyər kimi yüklənir. Eyni zolaqdakı sonrakı əmr sözləri 0x3F-ə qədər artırılmalı və 0x00-a qədər yuvarlanmalıdır. Komanda kanalı ramp nümunə yoxlayıcı r üçün yoxlayıramp bütün zolaqlar üzrə nümunələr.

F-Tile JESD204C TX və RX IP
Bu dizayn example hər bir TX/RX-i simpleks rejimində və ya dupleks rejimində konfiqurasiya etməyə imkan verir.
Dupleks konfiqurasiyaları daxili və ya xarici serial geri dönmə istifadə edərək IP funksionallığını nümayiş etdirməyə imkan verir. İP daxilindəki KSM-lər İP nəzarətinə və statusun müşahidəsinə imkan vermək üçün optimallaşdırılmayıb.

F-Tile JESD204C Design Example Saat və Sıfırla

F-Tile JESD204C dizayn keçmişample bir sıra saat və sıfırlama siqnallarına malikdir.

Cədvəl 13.Dizayn Example Saatlar

Saat siqnalı	İstiqamət	Təsvir
mgmt_clk	Giriş	100 MHz tezliyi olan LVDS diferensial saatı.
refclk_xcvr	Giriş	Məlumat sürətinin tezliyi/faktoru 33 olan qəbuledicinin istinad saatı.
refclk_core	Giriş	Eyni tezlikdə əsas istinad saatı refclk_xcvr.
in_sysref	Giriş	SYSREF siqnalı. Maksimum SYSREF tezliyi məlumat sürətidir/(66x32xE).
sysref_out	Çıxış
txlink_clk rxlink_clk	Daxili	Məlumat sürətinin tezliyi ilə TX və RX əlaqə saatı/66.
txframe_clk rxframe_clk	Daxili	Məlumat sürəti tezliyi ilə TX və RX kadr saatı/33 (FCLK_MULP=2) Məlumat sürəti tezliyi ilə TX və RX kadr saatı/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Daxili	Məlumat sürəti tezliyi ilə TX və RX faza saatı/66 (FCLK_MULP=2) FCLK_MULP=1 olduqda TX və RX faza saatı həmişə yüksək olur (1'b1).
spi_SCLK	Çıxış	20 MHz tezliyi ilə SPI ötürmə tezliyi.

Dizaynı yüklədiyiniz zaman exampFPGA cihazına daxil olduqda, daxili ninit_done hadisəsi JTAG Avalon Master körpüsü bütün digər bloklar kimi sıfırlanır.

SYSREF generatoru, txlink_clk və rxlink_clk saatları üçün qəsdən asinxron əlaqə yaratmaq üçün müstəqil sıfırlamaya malikdir. Bu üsul SYSREF siqnalının xarici saat çipindən təqlid edilməsində daha əhatəlidir.

Cədvəl 14. Dizayn Example Sıfırlayır

Siqnalın Sıfırlanması	İstiqamət	Təsvir
qlobal_rst_n	Giriş	J istisna olmaqla, bütün bloklar üçün qlobal sıfırlama düyməsini basınTAG Avalon Master körpüsünə.
ninit_bitdi	Daxili	J üçün Reset Release IP-dən çıxışTAG Avalon Master körpüsünə.
edctl_rst_n	Daxili	ED Control bloku J tərəfindən sıfırlanırTAG Avalon Master körpüsünə. hw_rst və global_rst_n portları ED Control blokunu sıfırlamır.
hw_rst	Daxili	ED Control blokunun rst_ctl registrinə yazaraq hw_rst-i təsdiqləyin və deazsert edin. mgmt_rst_in_n hw_rst təsdiq edildikdə təsdiq edir.
mgmt_rst_in_n	Daxili	Müxtəlif IP-lərin Avalon yaddaş xəritəli interfeysləri və sıfırlama ardıcıllığının girişləri üçün sıfırlama: F-Tile JESD20C IP dupleks Native PHY üçün j204c_reconfig_reset SPI master üçün spi_rst_n PIO statusu və nəzarəti üçün pio_rst_n sıfırlama ardıcıllığının reset_in0 portu 0 və 1 Global_rst_n, hw_rst və ya edctl_rst_n portu mgmt_rst_in_n-də sıfırlandığını təsdiqləyir.
sysref_rst_n	Daxili	Sıfırlama ardıcıllığı 0 reset_out2 portundan istifadə edərək ED Control blokunda SYSREF generator bloku üçün sıfırlayın. Sıfırlama ardıcıllığı 0 reset_out2 portu PLL nüvəsi kilidləndikdə sıfırlamanı desert edir.
core_pll_rst	Daxili	Əsas PLL-ni sıfırlama ardıcıllığı 0 reset_out0 portu vasitəsilə sıfırlayır. mgmt_rst_in_n sıfırlama təsdiq edildikdə əsas PLL sıfırlanır.
j204c_tx_avs_rst_n	Daxili	F-Tile JESD204C TX Avalon yaddaş xəritəli interfeysini sıfırlama ardıcıllığı 0 vasitəsilə sıfırlayır. TX Avalon yaddaş xəritəli interfeys mgmt_rst_in_n təsdiq edildikdə təsdiq edir.
j204c_rx_avs_rst_n	Daxili	F-Tile JESD204C TX Avalon yaddaşla əlaqələndirilmiş interfeysi sıfırlama ardıcıllığı 1 vasitəsilə sıfırlayır. RX Avalon yaddaş xəritəli interfeys mgmt_rst_in_n təsdiq edildikdə təsdiq edir.
j204c_tx_rst_n	Daxili	txlink_clk və txframe_clk domenlərində F-Tile JESD204C TX keçidini və nəqliyyat qatlarını sıfırlayır. Sıfırlama ardıcıllığı 0 reset_out5 portu j204c_tx_rst_n sıfırlanır. Əsas PLL kilidlənərsə və tx_pma_ready və tx_ready siqnalları təsdiqlənərsə, bu sıfırlama desert edir.
j204c_rx_rst_n	Daxili	F-Tile JESD204C RX linkini və rxlink_clk və rxframe_clk domenlərində nəqliyyat qatlarını sıfırlayır.

Siqnalın Sıfırlanması	İstiqamət	Təsvir
		Sıfırlama ardıcıllığı 1 reset_out4 portu j204c_rx_rst_n sıfırlanır. Əsas PLL kilidlənərsə və rx_pma_ready və rx_ready siqnalları təsdiqlənərsə, bu sıfırlama desert olur.
j204c_tx_rst_ack_n	Daxili	j204c_tx_rst_n ilə əl sıxma siqnalını sıfırlayın.
j204c_rx_rst_ack_n	Daxili	j204c_rx_rst_n ilə əl sıxma siqnalını sıfırlayın.

Şəkil 8. Dizayn üçün vaxt diaqramı Example Sıfırlayır

F-Tile JESD204C Design Example Siqnallar

Cədvəl 15. Sistem interfeysi siqnalları

Siqnal	İstiqamət	Təsvir
Saatlar və Sıfırlamalar
mgmt_clk	Giriş	Sistemin idarə edilməsi üçün 100 MHz saat.
refclk_xcvr	Giriş	F-tile UX QUAD və System PLL üçün istinad saatı. Məlumat sürətinə/33 faktoruna ekvivalentdir.
refclk_core	Giriş	Əsas PLL istinad saatı. refclk_xcvr ilə eyni saat tezliyini tətbiq edir.
in_sysref	Giriş	JESD204C Subclass 1 tətbiqi üçün xarici SYSREF generatorundan SYSREF siqnalı.
sysref_out	Çıxış	Dizayn üçün FPGA cihazı tərəfindən yaradılan JESD204C Subclass 1 tətbiqi üçün SYSREF siqnalıampyalnız linki işə salma məqsədi daşıyır.

Siqnal	İstiqamət	Təsvir
SPI
spi_SS_n[2:0]	Çıxış	Aktiv aşağı, SPI qul seçmə siqnalı.
spi_SCLK	Çıxış	SPI seriyalı saat.
spi_sdio	Giriş/Çıxış	Ustadan xarici kölə məlumatı çıxarın. Xarici quldan mastera məlumat daxil edin.

Siqnal	İstiqamət	Təsvir
Qeyd:3 telli SPI modulu yarat seçimi aktiv olduqda.
spi_MISO Qeyd: 3 telli SPI modulu yaratmaq seçimi aktiv deyilsə.	Giriş	Xarici quldan SPI master-a məlumat daxil edin.
spi_MOSI Qeyd: 3 telli SPI modulu yaratmaq seçimi aktiv deyilsə.	Çıxış	SPI master-dan xarici kölə məlumatı çıxarın.

Siqnal	İstiqamət	Təsvir
ADC / DAC
tx_serial_data[LINK*L-1:0]	Çıxış	DAC-a diferensial yüksək sürətli serial çıxış məlumatları. Saat serial məlumat axınına daxil edilmişdir.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Giriş	ADC-dən diferensial yüksək sürətli seriyalı giriş məlumatları. Saat serial məlumat axınından bərpa olunur.
rx_serial_data_n[LINK*L-1:0]

Siqnal	İstiqamət	Təsvir
Ümumi Məqsədli I/O
user_led[3:0]	Çıxış	Aşağıdakı şərtlər üçün statusu göstərir: [0]: SPI proqramlaşdırması tamamlandı [1]: TX keçid xətası [2]: RX keçid xətası [3]: Avalon axın məlumatları üçün nümunə yoxlayıcı xətası
user_dip[3:0]	Giriş	İstifadəçi rejimi DIP keçid girişi: [0]: Daxili serial geri dönməni aktivləşdirir [1]: FPGA tərəfindən yaradılan SYSREF aktivləşdirməsi [3:2]: Qorunur

Siqnal	İstiqamət	Təsvir
Qrupdan kənar (OOB) və Vəziyyət
rx_patchk_data_error[LINK-1:0]	Çıxış	Bu siqnal təsdiq edildikdə, nümunə yoxlayıcının xəta aşkarladığını göstərir.
rx_link_error[LINK-1:0]	Çıxış	Bu siqnal təsdiqləndikdə, JESD204C RX IP-nin kəsilmənin təsdiqləndiyini göstərir.
tx_link_error[LINK-1:0]	Çıxış	Bu siqnal təsdiq edildikdə, JESD204C TX IP-nin kəsildiyini bildirir.
emb_lock_out	Çıxış	Bu siqnal təsdiq edildikdə, JESD204C RX IP-nin EMB kilidinə nail olduğunu göstərir.
sh_lock_out	Çıxış	Bu siqnal təsdiq edildikdə, JESD204C RX IP sinxronizasiya başlığının kilidləndiyini göstərir.

Siqnal	İstiqamət	Təsvir
Avalon Streaming
rx_avst_valid[LINK-1:0]	Giriş	çeviricinin olub olmadığını göstərirampTətbiq qatına verilən məlumatlar etibarlıdır və ya etibarsızdır. 0: Məlumat etibarsızdır 1: Məlumat etibarlıdır
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Giriş	Konvertor sampməlumatları tətbiq səviyyəsinə köçürün.

F-Tile JESD204C Design ExampNəzarət Registrləri

F-Tile JESD204C dizayn keçmişampED Control blokundakı registrlər bayt ünvanlamadan istifadə edir (32 bit).

Cədvəl 16. Dizayn Example Ünvan Xəritəsi
Bu 32 bitlik ED Control blok registrləri mgmt_clk domenindədir.

Komponent	Ünvan
F-Kafel JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Kafel JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Nəzarəti	0x0102_0000 – 0x0102_001F
PIO Nəzarəti	0x0102_0020 – 0x0102_002F
PIO Vəziyyəti	0x0102_0040 – 0x0102_004F
Sequencer 0-ı sıfırlayın	0x0102_0100 – 0x0102_01FF
Sequencer 1-ı sıfırlayın	0x0102_0200 – 0x0102_02FF
ED Nəzarəti	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP ötürücü PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Cədvəl 17. Qeydiyyata giriş növü və tərifi
Bu cədvəl Intel FPGA IP-ləri üçün qeydiyyatdan keçmə növünü təsvir edir.

Giriş növü	Tərif
RO/V	Proqram təminatı yalnız oxunur (yazmağa heç bir təsiri yoxdur). Dəyər fərqli ola bilər.
RW	Proqram cari bit dəyərini oxuyur və qaytarır. Proqram biti yazır və istədiyiniz qiymətə təyin edir.
RW1C	Proqram cari bit dəyərini oxuyur və qaytarır. Proqram təminatı 0 yazır və heç bir təsiri yoxdur. Proqram təminatı 1 yazır və bit 0-ə aparat tərəfindən təyin edilibsə, biti 1-a qədər təmizləyir. Avadanlıq biti 1-ə təyin edir. Proqram təminatının təmizliyi aparat dəstindən daha yüksək prioritetə malikdir.

Cədvəl 18. ED Nəzarət Ünvan Xəritəsi

Ofset	Qeydiyyat Adı
0x00	rst_ctl
0x04	rst_sts0
*davam etdi...*

Ofset	Qeydiyyat Adı
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Cədvəl 19. ED Nəzarət Blokuna Nəzarət və Vəziyyət Qeydləri

bayt Ofset	Qeydiyyatdan keçin	ad	Giriş	Sıfırlayın	Təsvir
0x00	rst_ctl	rst_assert	RW	0x0	Nəzarəti sıfırlayın. [0]: Sıfırlamağı təsdiqləmək üçün 1 yazın. (hw_rst) Desserti sıfırlamaq üçün yenidən 0 yazın. [31:1]: Qorunur.
0x04	rst_sts0	ilk_status	RO/V	0x0	Vəziyyəti sıfırlayın. [0]: Əsas PLL kilidli statusu. [31:1]: Qorunur.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Daxili və ya xarici SYSREF generatoru üçün SYSREF kənar aşkarlama statusu. [0]: Dəyər 1 SYSREF yüksələn kənarının alt sinif 1 əməliyyatı üçün aşkar edildiyini göstərir. Proqram yeni SYSREF kənar aşkarlamasını aktivləşdirmək üçün bu biti təmizləmək üçün 1 yaza bilər. [31:1]: Qorunur.
0x40	sysref_ctl	sysref_contr ol	RW	Dupleks məlumat yolu Bir atış: 0x00080	SYSREF nəzarəti. istinad edin Cədvəl 10 Bu reyestrin istifadəsi haqqında ətraflı məlumat üçün səhifə 17-də.
				Dövri:	Qeyd: Sıfırlama dəyəri ondan asılıdır
				0x00081	SYSREF növü və F-Kafel
				Boşluq - dövri:	JESD204C IP məlumat yolu parametr parametrləri.
				0x00082
				TX və ya RX məlumatları
				yol
				Tək atış:
				0x00000
				Dövri:
				0x00001
				Boşluq -
				dövri:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF statusu. Bu registr daxili SYSREF generatorunun ən son SYSREF dövrü və iş dövrü parametrlərini ehtiva edir. istinad edin Cədvəl 9 SYSREF dövrünün və vəzifə dövrünün hüquqi dəyəri üçün səhifə 16-da.
*davam etdi...*

bayt Ofset	Qeydiyyatdan keçin	ad	Giriş	Sıfırlayın	Təsvir
					[8:0]: SYSREF dövrü. Dəyər 0xFF olduqda, SYSREF dövrü = 255 Dəyər 0x00 olduqda, SYSREF dövrü = 256. [17:9]: SYSREF iş dövrü. [31:18]: Qorunur.
0x80	tst_ctl	tst_control	RW	0x0	Test nəzarəti. Nümunə generatoru və yoxlayıcı üçün müxtəlif sınaq nümunələrini aktivləşdirmək üçün bu registrdən istifadə edin. [1:0] = Qorunan sahə [2] = ramp_test_ctl 1'b0 = PRBS nümunəsi generatorunu və yoxlayıcısını aktivləşdirir 1'b1 = r-ni aktivləşdiriramp naxış generatoru və yoxlayıcı [31:3]: Qorunur.
0x8c	tst_err0	tst_error	RW1C	0x0	Link 0 üçün xəta işarəsi. Bit 1'b1 olduqda, xətanın baş verdiyini göstərir. Səhv bayrağını silmək üçün müvafiq bitə 1'b1 yazmadan əvvəl xətanı həll etməlisiniz. [0] = Nümunə yoxlayıcı xətası [1] = tx_link_error [2] = rx_link_error [3] = Komanda nümunəsi yoxlayıcı xətası [31:4]: Qorundu.

F-Tile JESD204C Intel FPGA IP Design Ex. üçün Sənəd Təftiş Tarixçəsiampİstifadəçi Təlimatı

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
2021.10.11	21.3	1.0.0	İlkin buraxılış.

Sənədlər / Resurslar

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] İstifadəçi təlimatı
F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

İstinadlar

İstifadəçi təlimatı

F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP Design Exampİstifadəçi Təlimatı