F-Tile JESD204C Intel FPGA IP ډیزاین Example

د F-Tile JESD204C Intel® FPGA IP ډیزاین Exampد کارونکي لارښود

دا د کارونکي لارښود ځانګړتیاوې، د کارونې لارښوونې، او د ډیزاین په اړه تفصيلي توضیحات وړاندې کويampد F-Tile JESD204C Intel® FPGA IP لپاره د Intel Agilex™ وسیلو په کارولو سره.

مطلوب لیدونکي

دا سند د دې لپاره دی:

• د سیسټم کچې ډیزاین پلان کولو مرحله کې د IP انتخاب کولو لپاره ډیزاین معمار
• د هارډویر ډیزاینر کله چې IP د دوی سیسټم کچې ډیزاین کې مدغم کوي
• د سیسټم کچې سمولیشن او هارډویر اعتبار مرحله کې د اعتبار انجنیران

اړوند اسناد
لاندې جدول د نورو حوالې اسناد لیست کوي کوم چې د F-Tile JESD204C Intel FPGA IP پورې اړه لري.

جدول 1. اړوند اسناد

حواله	تفصیل
F-Tile JESD204C Intel FPGA IP کارن لارښود	د ‏‎F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP خوشې یادښتونه	د F-Tile JESD204C F-Tile JESD204C لپاره په ځانګړي ریلیز کې شوي بدلونونه لیست کړئ.
د انټیل اګیلیکس وسیلې ډیټا شیټ	دا سند د انټیل اګیلیکس وسیلو لپاره بریښنایی ځانګړتیاوې ، د بدلولو ځانګړتیاوې ، د تشکیلاتو مشخصات او وخت بیانوي.

لنډیزونه او لغتونه

جدول 2. د لنډیز لیست

مخفف	پراخول
LEMC	ځایی پراخ شوی ملټي بلاک ساعت
FC	د چوکاټ ساعت نرخ
ADC	انلاګ ته ډیجیټل کنورټر
DAC	ډیجیټل ته انلاګ کنورټر
DSP	د ډیجیټل سیګنال پروسیسر
TX	لیږدونکی
RX	رسیدونکی

مخفف	پراخول
DLL	د ډیټا لینک پرت
CSR	د کنټرول او وضعیت راجستر
CRU	د ساعت او بیا تنظیم واحد
د ‏‎ISR‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ	د خدمت ورځنۍ مداخله
FIFO	لومړی په دننه کې لومړی بهر
SERDES	سیریالیزر Deserializer
ECC	د کوډ په سمولو کې تېروتنه
FEC	د مخکینۍ تېروتنه اصلاح
SERR	د واحد غلطی کشف (په ECC کې، د سمولو وړ)
DERR	د دوه ګوني تېروتنې کشف (په ECC کې، وژونکي)
PRBS	Pseudorandom بائنری ترتیب
MAC	د رسنیو لاسرسي کنټرولر. MAC د پروتوکول فرعي پرت، ټرانسپورټ پرت، او د ډیټا لینک پرت شامل دي.
PHY	فزیکي پرت. په PHY کې عموما فزیکي پرت، SERDES، چلوونکي، رسیدونکي او CDR شامل دي.
PCS	د فزیکي کوډ کولو فرعي پرت
PMA	فزیکي منځنی ضمیمه
RBD	د RX بفر ځنډ
UI	د واحد وقفه = د سیریل بټ موده
د RBD شمیره	RX بفر د وروستي لین رارسیدو کې ځنډ
RBD آفسیټ	د RX بفر ځنډ خوشې کولو فرصت
SH	سرلیک همغږي کړئ
TL	د ترانسپورت طبقه
EMIB	ایمبیډ شوی څو مری د نښلولو پل

جدول 3. د لغتونو لیست

اصطلاح	تفصیل
د کنورټر وسیله	ADC یا DAC کنورټر
د منطق وسیله	FPGA یا ASIC
اوکټیټ	د 8 بټونو یوه ډله، د 64/66 انکوډر ته د ننوتلو په توګه خدمت کوي او د کوډر څخه محصول
نبل	د 4 بټونو سیټ کوم چې د JESD204C مشخصاتو اساس کاري واحد دی
بلاک	د 66-bit سمبول د 64/66 کوډ کولو سکیم لخوا رامینځته شوی
د کرښې کچه	د سیریل لینک اغیزمن ډیټا نرخ د لین لاین نرخ = (Mx Sx N'x 66/64 x FC) / L
د لینک ساعت	د لینک ساعت = د لین لاین نرخ/66.
چوکاټ	د پرله پسې octets مجموعه په کوم کې چې د هر آکټیټ موقعیت د فریم سیګنال سیګنال په حواله پیژندل کیدی شي.
د چوکاټ ساعت	د سیسټم ساعت چې د چوکاټ په نرخ کې تیریږي، دا باید د 1x او 2x لینک ساعت وي.

اصطلاح	تفصیل
Sampپه هر چوکاټ ساعت کې	Sampپه هر ساعت کې، ټول sampد کنورټر آلې لپاره په چوکاټ کې ساعت.
LEMC	داخلي ساعت د لینونو او خارجي حوالو (SYSREF یا Subclass 1) ترمنځ د پراخ شوي ملټي بلاک د حد د تنظیم کولو لپاره کارول کیږي.
فرعي ټولګي 0	د تعییناتي ځنډ لپاره هیڅ ملاتړ نشته. ډاټا باید سمدلاسه د لین څخه لین ډیسکیو ته په رسیدونکي کې خوشې شي.
فرعي ټولګي 1	د SYSREF په کارولو سره مشخص ځنډ.
څو ټکي لینک	د 2 یا ډیرو کنورټر وسیلو سره د وسیلې اړیکې.
64B / 66B کوډ ورکول	لاین کوډ چې د بلاک جوړولو لپاره 64-bit ډیټا 66 بټونو ته نقشه کوي. د بیس لیول ډیټا جوړښت یو بلاک دی چې د 2-bit ترکیب سرلیک سره پیل کیږي.

جدول 4. سمبولونه

اصطلاح	تفصیل
L	د هر کنورټر وسیله د لینونو شمیر
M	په هر وسیله د کنورټرونو شمیر
F	په یوه لین کې په هر چوکاټ کې د آکټیټ شمیر
S	د s شمیرamples د هر واحد کنورټر په هر چوکاټ دوره کې لیږدول کیږي
N	د کنورټر حل
نه	په هر s کې د بټونو ټولټال شمیرample د کارن ډیټا بڼه کې
CS	د هر تبادلې د کنټرول بټونو شمیرample
CF	په هر لینک کې د هر چوکاټ ساعت دوره کې د کنټرول کلمو شمیر
HD	د لوړ کثافت کاروونکي ډیټا بڼه
E	په پراخ شوي ملټي بلاک کې د ملټي بلاک شمیر

F-Tile JESD204C Intel FPGA IP ډیزاین Exampد چټک پیل لارښود

د F-Tile JESD204C Intel FPGA IP ډیزاین exampد Intel Agilex وسیلو لپاره les د سمولو ټیسټ بینچ او د هارډویر ډیزاین ځانګړتیاوې لري چې د تالیف او هارډویر ازموینې ملاتړ کوي.
تاسو کولی شئ د F-Tile JESD204C ډیزاین تولید کړئ exampد Intel Quartus® Prime Pro Edition سافټویر کې د IP کتلاګ له لارې.

شکل 1. پراختیا Stagد ډیزاین Example

ډیزاین Exampد بلاک ډیاګرام

شکل 2. F-Tile JESD204C ډیزاین Exampد لوړې کچې بلاک ډیاګرام

ډیزاین example د لاندې ماډلونو څخه جوړ دی:

• د پلیټ فارم ډیزاینر سیسټم
  • F-Tile JESD204C Intel FPGA IP
  • JTAG د Avalon ماسټر پل ته
  • موازي I/O (PIO) کنټرولر
  • سیریل پورټ انٹرفیس (SPI) — ماسټر ماډل — IOPLL
  • د SYSREF جنریټر
  • Exampد ډیزاین (ED) کنټرول CSR
  • ترتیبونه بیا تنظیم کړئ
• سیسټم PLL
• نمونه جنراتور
• نمونه چیکر

جدول 5. ډیزاین مثالample ماډلونه

اجزا	تفصیل
د پلیټ فارم ډیزاینر سیسټم	د پلیټ فارم ډیزاینر سیسټم د F-Tile JESD204C IP ډیټا لاره او ملاتړ کونکي پریفیرالونه انسټاګرام کوي.
F-Tile JESD204C Intel FPGA IP	د دې پلیټ فارم ډیزاینر فرعي سیسټم کې د TX او RX F-Tile JESD204C IPs شامل دي چې د ډوپلیکس PHY سره یوځای شوي.
JTAG د Avalon ماسټر پل ته	دا پل د J له لارې ډیزاین کې د حافظې نقشه شوي IP ته د سیسټم کنسول کوربه لاسرسی چمتو کويTAG انٹرفیس
موازي I/O (PIO) کنټرولر	دا کنټرولر د s لپاره د حافظې نقشه شوی انٹرفیس چمتو کويampد عمومي هدف I/O بندرونو لینګ او چلول.
د SPI ماسټر	دا ماډل د کنورټر پای کې SPI انٹرفیس ته د ترتیب ډیټا سیریل لیږد اداره کوي.
د SYSREF جنریټر	د SYSREF جنریټر د لینک ساعت د حوالې ساعت په توګه کاروي او د F-Tile JESD204C IP لپاره د SYSREF نبض تولیدوي. یادونه: دا ډیزاین example د SYSREF جنریټر کاروي ترڅو د ډوپلیکس F-Tile JESD204C IP لینک پیل څرګند کړي. د F-Tile JESD204C فرعي کلاس 1 سیسټم کچې غوښتنلیک کې، تاسو باید SYSREF د ورته سرچینې څخه د وسیلې ساعت په څیر تولید کړئ.
IOPLL	دا ډیزاین example د F-Tile JESD204C IP ته د معلوماتو لیږدولو لپاره د کارونکي ساعت رامینځته کولو لپاره IOPLL کاروي.
د ED کنټرول CSR	دا ماډل د SYSREF کشف کنټرول او وضعیت چمتو کوي، او د ازموینې نمونې کنټرول او حالت.
ترتیبونه بیا تنظیم کړئ	دا ډیزاین example د 2 reset sequencers څخه جوړ دی: د ترتیب ترتیب 0 — د TX/RX Avalon® سټرینګ ډومین، Avalon حافظې نقشه شوي ډومین، کور PLL، TX PHY، TX کور، او SYSREF جنریټر ته د ری سیٹ اداره کوي. د ترتیب ترتیب 1—RX PHY او RX کور ته د بیا تنظیم کولو اداره کوي.
سیسټم PLL	د F-tile هارډ IP او EMIB کراس کولو لپاره لومړني ساعت سرچینه.
نمونه جنراتور	د نمونې جنراتور یو PRBS یا r تولیدويamp نمونه
نمونه چیکر	د نمونې چیکر د PRBS یا r تصدیق کويamp نمونه ترلاسه شوې، او یوه تېروتنه بیرغ کوي کله چې دا د معلوماتو بې اتفاقي وموميample.

د سافټویر اړتیاوې

Intel د ډیزاین پخوانی ازموینې لپاره لاندې سافټویر کارويampپه لینوکس سیسټم کې:

• د Intel Quartus Prime Pro Edition سافټویر
• Questa*/ModelSim* یا VCS*/VCS MX سمیلیټر

د ډیزاین تولید

د ډیزاین تولید لپاره exampد IP پیرامیټر مدیر څخه:

1. د Intel Agilex F-tile وسیلې کورنۍ په نښه کولو یوه پروژه جوړه کړئ او مطلوب وسیله غوره کړئ.
2. د IP کتلاګ، اوزار ➤ IP کتلاګ کې، F-Tile JESD204C Intel FPGA IP غوره کړئ.
3. د خپل دودیز IP توپیر لپاره د لوړې کچې نوم او فولډر مشخص کړئ. په OK کلیک وکړئ. د پیرامیټر مدیر د لوړې کچې .ip اضافه کوي file اوسنۍ پروژې ته په اوتومات ډول. که تاسو ته په لاسي ډول د .ip اضافه کولو غوښتنه وشي file پروژې ته، په پروژه کلیک وکړئ ➤ اضافه / لرې کړئ Fileپه پروژه کې د اضافه کولو لپاره file.
4. د Exampد ډیزاین ټب کې، ډیزاین مشخص کړئample پیرامیټونه لکه څنګه چې په ډیزاین Exampد پارامترونو
5. کلیک پیدا کړئ Exampد ډیزاین.

سافټویر ټول ډیزاین تولیدوي files په فرعي لارښودونو کې. دا fileد سمولو او تالیف چلولو لپاره اړین دي.

ډیزاین Exampد پارامترونو
د F-Tile JESD204C Intel FPGA IP پیرامیټر مدیر کې شامل دي Exampد ډیزاین ټب ستاسو لپاره د ډیزاین تولید دمخه ځانګړي پیرامیټونه مشخص کړئample.

جدول 6. پارامترونه په Exampد ډیزاین ټب

پیرامیټر	اختیارونه	تفصیل
ډیزاین غوره کړئ	د سیسټم کنسول کنټرول هیڅ نه	ډیزاین ایکس ته د لاسرسي لپاره د سیسټم کنسول کنټرول غوره کړئampد سیسټم کنسول له لارې د ډیټا لاره.
سمول	بند ، بند	د اړتیا وړ تولید لپاره د IP لپاره چالان کړئ fileد ډیزاین سمولو لپاره s example.
ترکیب	بند ، بند	د اړتیا وړ تولید لپاره د IP لپاره چالان کړئ fileد Intel Quartus Prime تالیف او هارډویر مظاهرې لپاره.
د HDL بڼه (د سمولو لپاره)	ویریلوګ VDHL	د RTL HDL بڼه غوره کړئ fileد سمولو لپاره.
د HDL بڼه (د ترکیب لپاره)	یوازې Verilog	د RTL HDL بڼه غوره کړئ fileد ترکیب لپاره.

پیرامیټر	اختیارونه	تفصیل
د 3 تار SPI ماډل تولید کړئ	بند ، بند	د 3 تار پرځای د 4-وایر SPI انٹرفیس فعالولو لپاره چالان کړئ.
د سیریف حالت	یو ډز دوره په دوراني توګه ګنډل	غوره کړئ چې ایا تاسو غواړئ د SYSREF ترتیب د یو شاټ نبض حالت وي ، دوراني یا ګپ شوی دوراني ، ستاسو د ډیزاین اړتیاو او د وخت انعطاف پراساس. یو شاټ — دا اختیار غوره کړئ ترڅو SYSREF د یو شاټ نبض حالت وي. د sysref_ctrl [17] راجستر بټ ارزښت 0 دی. د F-Tile JESD204C IP بیا تنظیم کولو وروسته، د sysref_ctrl[17] راجستر ارزښت له 0 څخه 1 ته، بیا 0 ته، د یو شاټ SYSREF نبض لپاره بدل کړئ. دوره - SYSREF په دوراني حالت کې 50:50 د دندې دورې لري. د SYSREF موده E*SYSREF_MULP ده. ګیپ شوی دورانی - SYSREF د 1 لینک ساعت دورې د ګرانولریت د برنامې وړ دندې دورې لري. د SYSREF موده E*SYSREF_MULP ده. د حد څخه بهر د وظیفې دورې ترتیب لپاره، د SYSREF نسل بلاک باید په اوتومات ډول د 50:50 د دندې دورې اټکل وکړي. ته مراجعه وکړئ SYSREF جنراتور د ‏‎SYSREF‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ موده
بورډ غوره کړئ	هیڅ نه	د ډیزاین لپاره بورډ غوره کړئample. هیڅ نه — دا اختیار د ډیزاین لپاره د هارډویر اړخونه نه لريample. د پن ټولې دندې به مجازی پنونو ته تنظیم شي.
د ازموینې نمونه	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	د نمونې جنراتور او د چیکر ازموینې نمونه غوره کړئ. د نمونې جنریټر — JESD204C د هر ډیټا په اړه د PRBS نمونې جنریټر ملاتړ کويample. دا پدې مانا ده چې د معلوماتو عرض د N+CS اختیار دی. د PRBS نمونه جنراتور او چیکر د معلوماتو رامینځته کولو لپاره ګټور ديampد ازموینې لپاره محرک او دا د ADC/DAC کنورټر کې د PRBS ازموینې حالت سره مطابقت نلري. Ramp د نمونې جنراتور — JESD204C لینک پرت په نورمال ډول کار کوي مګر ترانسپورت وروسته غیر فعال شوی او د فارمټر څخه ان پټ له پامه غورځول کیږي. هر لین یو ورته اوکټیټ جریان لیږدوي چې له 0x00 څخه 0xFF ته لوړیږي او بیا تکرار کیږي. آرamp د نمونې ازموینه د prbs_test_ctl لخوا فعاله شوې. د PRBS نمونه چیکر — JESD204C PRBS سکریبلر پخپله همغږي کیږي او تمه کیږي کله چې د IP کور د لینک اپ ډیکوډ کولو وړتیا ولري ، د سکرمبلینګ تخم دمخه همغږي شوی. د PRBS سکریمبلینګ تخم به د ځان پیل کولو لپاره 8 اوکټیټ وخت ونیسي. Ramp د پیټرن چیکر — JESD204C سکریمبلینګ پخپله همغږي کیږي او تمه کیږي کله چې د IP کور د لینک اپ ډیکوډ کولو توان ولري ، د سکرمبینګ تخم دمخه همغږي شوی. لومړی معتبر اوکټیټ د r په توګه بار شویamp لومړنی ارزښت. راتلونکی ډاټا باید تر 0xFF پورې زیات شي او 0x00 ته وګرځي. آرamp نمونه چیکر باید په ټولو لینونو کې د ورته نمونې لپاره وګوري.
د داخلي سریال لوپ بیک فعال کړئ	بند ، بند	د داخلي سریال لوپ بیک غوره کړئ.
د کمانډ چینل فعال کړئ	بند ، بند	د کمانډ چینل نمونه غوره کړئ.

د لارښود جوړښت
د F-Tile JESD204C ډیزاین exampلی لارښودونه تولید شوي files د ډیزاین لپاره examples.

انځور 3. د F-Tile JESD204C Intel Agilex ډیزاین Example

جدول 7. لارښود Files

فولډر	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
سمول / لارښود	modelsim_sim.tcl tb_top_waveform.do
سمولیشن/سینوپسی	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

د ډیزاین سمول کول Example Testbench

ډیزاین exampلی ټیسټ بینچ ستاسو تولید شوی ډیزاین تقلید کوي.

شکل 4. طرزالعمل

د ډیزاین سمولو لپاره، لاندې مرحلې ترسره کړئ:

1. کاري لارښود ته بدل کړئample_design_directory>/simulation/ .
2. د کمانډ لاین کې، د سمولو سکریپټ چل کړئ. لاندې جدول د ملاتړ شوي سمیلیټرونو چلولو امرونه ښیې.

سیمالټ	امر
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (پرته Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

سمول د پیغامونو سره پای ته رسیږي چې دا په ګوته کوي چې ایا منډې بریالۍ وې که نه.

شکل 5. بریالی سمول
دا شمیره د VCS سمیلیټر لپاره بریالي سمولیشن پیغام ښیې.

د ډیزاین تالیف کول Example

د تالیف کولو لپاره - یوازې exampد پروژې لپاره، دا ګامونه تعقیب کړئ:

1. ډاډ ترلاسه کړئ چې د تالیف ډیزاین مثالampد نسل بشپړ دی.
2. د Intel Quartus Prime Pro Edition سافټویر کې، د Intel Quartus Prime Pro Edition پروژه پرانیزئample_ design_ Directory>/ed/quartus.
3. د پروسس کولو مینو کې، کلیک کول پیل کړئ.

د F-Tile JESD204C ډیزاین Example

د F-Tile JESD204C ډیزاین example د لوپ بیک حالت په کارولو سره د ډیټا سټرینګ فعالیت ښیې.
تاسو کولی شئ د خپلې خوښې پیرامیټر تنظیمات مشخص کړئ او ډیزاین تولید کړئ example.
ډیزاین example یوازې د بیس او PHY دواړه ډولونو لپاره په ډوپلیکس حالت کې شتون لري. تاسو کولی شئ یوازې بیس یا PHY یوازې ډول وټاکئ مګر IP به ډیزاین تولید کړيample د اساس او PHY دواړو لپاره.

یادونه:  ځینې ​​​​د لوړ ډیټا نرخ ترتیبونه ممکن وخت ناکام شي. د وخت د ناکامۍ څخه مخنیوي لپاره، د F-Tile JESD204C Intel FPGA IP پیرامیټر ایډیټر په ترتیب کولو ټب کې د ټیټ فریم کلاک فریکونسۍ ضرب (FCLK_MULP) ارزښت مشخص کول په پام کې ونیسئ.

د سیسټم اجزا

د F-Tile JESD204C ډیزاین example د سافټویر پراساس کنټرول جریان چمتو کوي چې د سیسټم کنسول ملاتړ سره یا پرته د هارډ کنټرول واحد کاروي.

ډیزاین example په داخلي او بهرني لوپ بیک حالتونو کې د اتوماتیک لینک اپ وړ کوي.

JTAG د Avalon ماسټر پل ته
د جيTAG د Avalon Master Bridge د کوربه سیسټم تر مینځ اړیکه چمتو کوي ترڅو د حافظې نقشه شوي F-Tile JESD204C IP او د J له لارې د پریفیرال IP کنټرول او حالت راجسترونو ته لاسرسی ومومي.TAG انٹرفیس

انځور 6. سیسټم د J سرهTAG د Avalon ماسټر برج کور ته

یادونه:  د سیسټم ساعت باید لږترلږه د J څخه 2X ګړندی ويTAG ساعت د سیسټم ساعت په دې ډیزاین کې mgmt_clk (100MHz) دیample.

موازي I/O (PIO) کور
د Avalon انٹرفیس سره موازي ان پټ/آؤټ پټ (PIO) کور د Avalon حافظې نقشه شوي غلام بندر او عمومي هدف I/O بندرونو تر مینځ د حافظې نقشه شوی انٹرفیس چمتو کوي. د I/O بندرونه یا د چپ کارونکي منطق سره وصل دي، یا د I/O پنونو سره چې د FPGA بهر وسیلو سره وصل دي.

انځور 7. PIO کور د ان پټ بندرونو، آوټ پټ بندرونو، او IRQ ملاتړ سره
په ډیفالټ ډول، د پلیټ فارم ډیزاینر برخه د مداخلې خدماتو لاین (IRQ) غیر فعالوي.

د PIO I/O بندرونه په لوړ پوړ HDL کې ګمارل شوي file (د ان پټ بندرونو لپاره io_ وضعیت، د محصول بندرونو لپاره io_ کنټرول).

لاندې جدول د DIP سویچ او LED په پراختیایی کټ کې د I/O بندرونو حالت او کنټرول لپاره سیګنال ارتباط تشریح کوي.

جدول 8. د PIO کور I/O بندرونه

پورټ	بټ	سیګنال
بهر_پورټ	0	USER_LED SPI پروګرام جوړ شو
	31:1	ساتل شوی
په_پورټ کې	0	USER_DIP داخلي سریال لوپ بیک فعال کړئ بند = 1 پر = 0
	1	USER_DIP FPGA تولید شوی SYSREF فعال آف = 1 پر = 0
	31:2	ساتل شوی.

د SPI ماسټر
د SPI ماسټر ماډل د IP کتلاګ معیاري کتابتون کې د معیاري پلیټ فارم ډیزاینر برخه ده. دا ماډل د SPI پروتوکول کاروي ترڅو د بهرني کنورټرونو ترتیب اسانه کړي (د پخواني لپارهample، ADC، DAC، او بهرني ساعت جنراتورونه) د دې وسیلو دننه د جوړ شوي راجستر ځای له لارې.

د SPI ماسټر د Avalon حافظې نقشه شوی انٹرفیس لري چې د Avalon ماسټر سره وصل کیږي (JTAG د Avalon ماسټر برج ته) د Avalon حافظې نقشه شوي یو له لارې. د SPI ماسټر د Avalon ماسټر څخه د ترتیب کولو لارښوونې ترلاسه کوي.

د SPI ماسټر ماډل تر 32 پورې خپلواک SPI غلامان کنټرولوي. د SCLK بوډ نرخ 20 MHz ته تنظیم شوی (د 5 لخوا ویشل کیدی شي).
دا ماډل د 4-تار، 24-بټ پلن انٹرفیس لپاره ترتیب شوی. که چیرې د تولید 3-وایر SPI ماډل انتخاب غوره شي، یو اضافي ماډل په چټکۍ سره د SPI ماسټر 4-وایر محصول 3-تار ته بدل کړي.

IOPLL
IOPLL د چوکاټ_clk او link_clk د تولید لپاره اړین ساعت تولیدوي. PLL ته د حوالې ساعت د ترتیب وړ دی مګر د 33 د ډیټا نرخ/فکتور پورې محدود دی.

• د ډیزاین لپاره example چې د 24.33024 Gbps ډیټا نرخ ملاتړ کوي ، د چوکاټ_clk او link_clk لپاره د ساعت نرخ 368.64 MHz دی.
• د ډیزاین لپاره example چې د 32 Gbps ډیټا نرخ ملاتړ کوي ، د چوکاټ_clk او link_clk لپاره د ساعت نرخ 484.848 MHz دی.

د SYSREF جنریټر
SYSREF د F-Tile JESD204C انٹرفیس سره د ډیټا کنورټرونو لپاره د وخت مهم سیګنال دی.

په ډیزاین کې د SYSREF جنراتور example یوازې د ډوپلیکس JESD204C IP لینک پیل کولو مظاهرې هدف لپاره کارول کیږي. د JESD204C فرعي کلاس 1 سیسټم کچې غوښتنلیک کې ، تاسو باید SYSREF د ورته سرچینې څخه د وسیلې ساعت په څیر رامینځته کړئ.

د F-Tile JESD204C IP لپاره، د SYSREF کنټرول راجستر SYSREF ضرب (SYSREF_MULP) د SYSREF موده ټاکي، کوم چې د E پیرامیټر n-integer ضرب دی.

تاسو باید ډاډ ترلاسه کړئ E*SYSREF_MULP ≤16. د مثال لپارهample، که E=1، د SYSREF_MULP قانوني ترتیب باید د 1-16 دننه وي، او که E=3، د SYSREF_MULP قانوني ترتیب باید د 1-5 دننه وي.

یادونه:  که تاسو د حد څخه بهر SYSREF_MULP ترتیب کړئ، د SYSREF جنریټر به ترتیب SYSREF_MULP=1 ته تنظیم کړي.
تاسو کولی شئ دا وټاکئ چې ایا تاسو غواړئ د SYSREF ډول د یو شاټ نبض وي، دوره ایز، یا د Ex.ampد F-Tile JESD204C Intel FPGA IP پیرامیټر مدیر کې د ډیزاین ټب.

جدول 9. Exampد دوراني او ګنډل شوي دورې SYSREF کاونټر

E	SYSREF_MULP	د SYSREF دوره (E*SYSREF_MULP* 32)	د دندې سایکل	تفصیل
1	1	32	1..31 (د پروګرام وړ)	ګپ شوی دورانی
1	1	32	16 (ثابت شوی)	دوره
1	2	64	1..63 (د پروګرام وړ)	ګپ شوی دورانی
1	2	64	32 (ثابت شوی)	دوره
1	16	512	1..511 (د پروګرام وړ)	ګپ شوی دورانی
1	16	512	256 (ثابت شوی)	دوره
2	3	19	1..191 (د پروګرام وړ)	ګپ شوی دورانی
2	3	192	96 (ثابت شوی)	دوره
2	8	512	1..511 (د پروګرام وړ)	ګپ شوی دورانی
2	8	512	256 (ثابت شوی)	دوره
2	9 (غیرقانوني)	64	32 (ثابت شوی)	ګپ شوی دورانی
2	9 (غیرقانوني)	64	32 (ثابت شوی)	دوره

 

جدول 10. د SYSREF کنټرول راجسترونه
تاسو کولی شئ په متحرک ډول د SYSREF کنټرول راجسترونه بیا تنظیم کړئ که چیرې د راجستر ترتیب د هغه ترتیب څخه توپیر ولري چې تاسو یې مشخص کړی و کله چې تاسو ډیزاین تولید کړی و.ample. مخکې له دې چې د F-Tile JESD204C Intel FPGA IP له تنظیم څخه بهر وي د SYSREF راجسترونه تنظیم کړئ. که تاسو د دې له لارې بهرنۍ SYSREF جنریټر غوره کړئ
sysref_ctrl[7] راجستر بټ، تاسو کولی شئ د SYSREF ډول، ضرب، د دندې دورې او پړاو لپاره ترتیبات له پامه غورځولی شئ.

بټس	ډیفالټ ارزښت	تفصیل
sysref_ctrl[1:0]	2'b00: یو شاټ 2'b01: دوره 2'b10: د دورې وقفه	د SYSREF ډول. د ډیفالټ ارزښت د SYSREF حالت په ترتیب پورې اړه لري Exampد ډیزاین د F-Tile JESD204C Intel FPGA IP پیرامیټر مدیر کې ټب.
sysref_ctrl[6:2]	5'ب00001	د SYSREF ضرب کوونکی. دا SYSREF_MULP ساحه د دوراني او ګپ شوي - دوراني SYSREF ډول لپاره تطبیق کیږي. تاسو باید د ضرب ارزښت ترتیب کړئ ترڅو ډاډ ترلاسه کړئ چې د E*SYSREF_MULP ارزښت د 1 څخه تر 16 پورې دی مخکې لدې چې د F-Tile JESD204C IP بیا تنظیم نه وي. که د E*SYSREF_MULP ارزښت له دې حد څخه بهر وي، د ضرب ارزښت 5'b00001 ته ډیفالټ کیږي.
sysref_ctrl[7]	ډوپلیکس ډیټاپاټ: 1'b1 سمپلیکس TX یا RX ډیټاپاټ: 1'b0	SYSREF غوره کړئ. ډیفالټ ارزښت په Ex کې د ډیټا لارې ترتیب پورې اړه لريampد F-Tile JESD204C Intel FPGA IP پیرامیټر مدیر کې د ډیزاین ټب. 0: سمپلیکس TX یا RX (بهرنی SYSREF) 1: ډوپلیکس (داخلي SYSREF)
sysref_ctrl[16:8]	9'h0	د SYSREF د وظیفې دوره کله چې د SYSREF ډول دوره یا دوره وي. مخکې له دې چې د F-Tile JESD204C IP له تنظیم څخه بهر وي تاسو باید د وظیفې دوره تنظیم کړئ. اعظمي ارزښت = (E*SYSREF_MULP*32)-1 د مثال لپارهampLe: 50% د وظیفې دوره = (E*SYSREF_MULP*32)/2 د وظیفې دورې 50٪ ته ډیفالټ کیږي که تاسو د دې راجستر ساحه تنظیم نه کړئ، یا که تاسو د راجستر ساحه 0 یا د اجازه ورکړل شوي اعظمي ارزښت څخه ډیر تنظیم کړئ.
sysref_ctrl[17]	1'ب0	لاسي کنټرول کله چې د SYSREF ډول یو شاټ وي. د SYSREF سیګنال لوړ ټاکلو لپاره 1 ولیکئ. د SYSREF سیګنال ټیټ کولو لپاره 0 ولیکئ. تاسو اړتیا لرئ چې په یو شاټ حالت کې د SYSREF نبض رامینځته کولو لپاره 1 بیا 0 ولیکئ.
sysref_ctrl[31:18]	22'h0	ساتل شوی.

ترتیب کونکي بیا تنظیم کړئ
دا ډیزاین example د دوه ری سیٹ ترتیبونو څخه جوړ دی:

• د ترتیب ترتیب 0 — د TX/RX Avalon سټرینګ ډومین ، Avalon حافظې نقشه شوي ډومین ، کور PLL ، TX PHY ، TX کور ، او SYSREF جنریټر ته د ری سیٹ اداره کوي.
• د ترتیب ترتیب 1—RX PHY او RX کور ته د بیا تنظیم کولو اداره کوي.

3-تار SPI
دا ماډل اختیاري دی چې د SPI انٹرفیس 3 تار ته بدل کړي.

سیسټم PLL
F-tile درې آن بورډ سیسټم PLL لري. دا سیسټم PLLs د سخت IP (MAC، PCS، او FEC) او EMIB کراس کولو لپاره د ساعت لومړنۍ سرچینه ده. دا پدې مانا ده چې، کله چې تاسو د سیسټم PLL کلاک کولو حالت کاروئ، بلاکونه د PMA ساعت لخوا نه تړل کیږي او د FPGA کور څخه راځي په ساعت پورې اړه نلري. هر سیسټم PLL یوازې د یو فریکونسۍ انٹرفیس سره تړلی ساعت تولیدوي. د مثال لپارهampاو، تاسو دوه سیسټم PLLs ته اړتیا لرئ چې یو انٹرفیس په 1 GHz او یو انٹرفیس په 500 MHz کې پرمخ بوځي. د PLL سیسټم کارول تاسو ته اجازه درکوي چې هر لین په خپلواکه توګه وکاروئ پرته لدې چې د لین ساعت بدلون د ګاونډی لین اغیزه وکړي.
هر سیسټم PLL کولی شي د اتو FGT حوالې ساعتونو څخه هر یو وکاروي. سیسټم PLLs کولی شي د حوالې ساعت شریک کړي یا مختلف حوالې ساعتونه ولري. هر انٹرفیس کولی شي غوره کړي چې کوم سیسټم PLL کاروي، مګر، یوځل غوره شوی، دا ثابت شوی، د متحرک بیا تنظیم کولو په کارولو سره د بیا تنظیم وړ نه دی.

اړوند معلومات
د ایف ټایل آرکیټیکچر او PMA او FEC مستقیم PHY IP کارونکي لارښود

د Intel Agilex F-tile devices in the system PLL clocking mode‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ

د نمونې جنراتور او چیکر
د نمونې جنراتور او چیکر د معلوماتو رامینځته کولو لپاره ګټور ديampد ازموینې موخو لپاره les او څارنه.
جدول 11. ملاتړ شوی نمونه جنراتور

د بڼې جنراتور	تفصیل
د PRBS نمونه جنراتور	د F-Tile JESD204C ډیزاین exampد PRBS نمونې جنراتور د لاندې درجې پولینومونو ملاتړ کوي: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp نمونه جنراتور	د آرamp د نمونې ارزښت د هر راتلونکي s لپاره 1 لخوا زیاتیږيample د جنراتور د N د عرض سره، او 0 ته وګرځي کله چې ټول بټونه په s کې ويample دي 1. R فعال کړئamp د ED کنټرول بلاک د tst_ctl راجستر د 1 څخه تر 2 بټ XNUMX لیکلو سره نمونه جنریټر.
د کمانډ چینل آرamp نمونه جنراتور	د F-Tile JESD204C ډیزاین example د کمانډ چینل r ملاتړ کويamp په هر لین کې د نمونې جنراتور. د آرamp د نمونې ارزښت د کمانډ کلمو په هر 1 بټونو کې د 6 لخوا زیاتیږي. پیل شوی تخم په ټولو لینونو کې د زیاتوالي نمونه ده.

جدول 12. ملاتړ شوی نمونه چیکر

نمونه چیکر	تفصیل
د PRBS نمونه چیکر	په نمونه چیکر کې د سکرمبلینګ تخم پخپله همغږي کیږي کله چې د F-Tile JESD204C IP د ډیسک ترتیب ترلاسه کوي. د نمونې چیکر 8 آکټیټ ته اړتیا لري ترڅو د ځان سره همغږي شي.
Ramp نمونه چیکر	لومړی معتبر معلومات sample د هر کنورټر (M) لپاره د r لومړني ارزښت په توګه بار شویamp نمونه ورپسې معلوماتamples ارزښتونه باید په هر ساعت دوره کې 1 لخوا تر اعظمي حد پورې لوړ شي او بیا 0 ته واړوي.

نمونه چیکر	تفصیل
	د مثال لپارهample، کله چې S=1، N=16 او WIDTH_MULP = 2، د هر کنورټر د معلوماتو عرض S * WIDTH_MULP * N = 32 دی. د ډیټا اعظمي حدampد لی ارزښت 0xFFFF دی. د آرamp د نمونې چیکر تاییدوي چې ورته نمونې په ټولو کنورټرونو کې ترلاسه کیږي.
د کمانډ چینل آرamp نمونه چیکر	د F-Tile JESD204C ډیزاین example د کمانډ چینل r ملاتړ کويamp نمونه چیکر د لومړي کمانډ کلمه (6 بټونه) ترلاسه شوي د لومړني ارزښت په توګه بار شوي. په ورته لین کې د کمانډ وروستي کلمې باید تر 0x3F پورې زیاتې شي او 0x00 ته واړوي. د کمانډ چینل ramp نمونه چیکر د r لپاره چک کويamp په ټولو لارو کې نمونې.

F-Tile JESD204C TX او RX IP
دا ډیزاین example تاسو ته اجازه درکوي هر TX/RX په ساده یا ډوپلیکس حالت کې تنظیم کړئ.
ډوپلیکس تشکیلات د داخلي یا بهرني سیریل لوپ بیک په کارولو سره د IP فعالیت ښودلو ته اجازه ورکوي. په IP کې CSRs د IP کنټرول او وضعیت څارنې لپاره اجازه نه ورکول کیږي.

F-Tile JESD204C ډیزاین Exampساعت او بیا تنظیم کړئ

د F-Tile JESD204C ډیزاین example د ساعت او بیا تنظیم سیګنالونه لري.

جدول 13.ډیزاین Exampساعتونه

د ساعت سیګنال	هدایت	تفصیل
mgmt_clk	داخلول	د LVDS توپیر ساعت د 100 MHz فریکونسۍ سره.
refclk_xcvr	داخلول	د لیږدونکي حوالې ساعت د ډیټا نرخ / فاکتور 33 د فریکونسۍ سره.
refclk_core	داخلول	د اصلي حوالې ساعت د ورته فریکونسۍ سره refclk_xcvr.
in_sysref	داخلول	د SYSREF سیګنال. د SYSREF اعظمي فریکونسۍ د معلوماتو کچه / (66x32xE) ده.
sysref_out	محصول
txlink_clk rxlink_clk	داخلي	د TX او RX لینک ساعت د ډیټا نرخ / 66 فریکونسۍ سره.
txframe_clk rxframe_clk	داخلي	د TX او RX چوکاټ ساعت د ډیټا نرخ فریکونسۍ سره/33 (FCLK_MULP=2) د TX او RX چوکاټ ساعت د ډیټا نرخ فریکونسۍ سره/66 (FCLK_MULP=1)
tx_fclk rx_fclk	داخلي	د TX او RX پړاو ساعت د ډیټا نرخ فریکونسۍ سره/66 (FCLK_MULP=2) د TX او RX پړاو ساعت تل لوړ وي (1'b1) کله چې FCLK_MULP=1
spi_SCLK	محصول	د SPI بوډ نرخ ساعت د 20 MHz فریکونسۍ سره.

کله چې تاسو ډیزاین بار کړئ exampد FPGA وسیلې ته ننوځي ، یو داخلي ninit_done پیښه ډاډ ترلاسه کوي چې JTAG د Avalon Master پل د نورو ټولو بلاکونو په څیر د بیا تنظیم کولو په حال کې دی.

د SYSREF جنریټر د txlink_clk او rxlink_clk کلاکونو لپاره د ارادي غیر متناسب اړیکې انجیکشن کولو لپاره خپل خپلواک ریسیټ لري. دا طریقه د بهرني ساعت چپ څخه د SYSREF سیګنال په تقلید کې خورا پراخه ده.

جدول 14. ډیزاین Exampد بیا تنظیماتو

سیګنال بیا تنظیم کړئ	هدایت	تفصیل
Global_rst_n	داخلول	د ټولو بلاکونو لپاره د پش تڼۍ نړیوال بیا تنظیم کول، پرته له JTAG د Avalon ماسټر پل ته.
ninit_done	داخلي	د J لپاره د ری سیٹ ریلیز IP څخه محصولTAG د Avalon ماسټر پل ته.
edctl_rst_n	داخلي	د ED کنټرول بلاک د J لخوا بیا تنظیم شویTAG د Avalon ماسټر پل ته. د hw_rst او global_rst_n بندرونه د ED کنټرول بلاک له سره تنظیم نه کوي.
hw_rst	داخلي	د ED کنټرول بلاک rst_ctl راجستر ته د لیکلو له لارې hw_rst ادعا وکړئ او رد کړئ. mgmt_rst_in_n ادعا کوي کله چې hw_rst ادعا کیږي.
mgmt_rst_in_n	داخلي	د مختلف IPs د Avalon حافظې نقشه شوي انٹرفیسونو او د ری سیٹ سیکوینسرونو آخذونو لپاره بیا تنظیم کړئ:  j20c_reconfig_reset د F-Tile JESD204C IP ډوپلیکس اصلي PHY لپاره spi_rst_n د SPI ماسټر لپاره pio_rst_n د PIO حالت او کنټرول لپاره reset_in0 port of reset sequencer 0 and 1 Global_rst_n, hw_rst، یا edctl_rst_n پورټ په mgmt_rst_in_n کې د بیا تنظیم کولو ادعا کوي.
sysref_rst_n	داخلي	د ED کنټرول بلاک کې د SYSREF جنریټر بلاک لپاره بیا تنظیم کړئ د ریسیټ سیکوینسر 0 reset_out2 پورټ په کارولو سره. د reset sequencer 0 reset_out2 port د بیا تنظیم کول بندوي که چیرې اصلي PLL بند وي.
core_pll_rst	داخلي	د ری سیٹ سیکوینسر 0 reset_out0 پورټ له لارې اصلي PLL بیا تنظیموي. اصلي PLL بیا تنظیمیږي کله چې mgmt_rst_in_n بیا تنظیم شي.
j204c_tx_avs_rst_n	داخلي	د F-Tile JESD204C TX Avalon حافظه نقشه شوی انٹرفیس د ری سیٹ سیکوینسر 0 له لارې بیا تنظیموي. د TX Avalon حافظې نقشه شوی انٹرفیس ادعا کوي کله چې mgmt_rst_in_n ادعا کیږي.
j204c_rx_avs_rst_n	داخلي	د F-Tile JESD204C TX Avalon حافظه نقشه شوی انٹرفیس د ری سیٹ سیکوینسر 1 له لارې بیا تنظیم کوي.
j204c_tx_rst_n	داخلي	د F-Tile JESD204C TX لینک او ټرانسپورټ پرتونه په txlink_clk، او txframe_clk، ډومینونو کې بیا تنظیموي. د reset sequencer 0 reset_out5 port reset j204c_tx_rst_n. دا بیا تنظیم کوي که چیرې اصلي PLL بند وي، او tx_pma_ready او tx_ready سیګنالونه تایید شوي وي.
j204c_rx_rst_n	داخلي	د F-Tile JESD204C RX لینک او ټرانسپورټ پرتونه په rxlink_clk، او rxframe_clk ډومینونو کې بیا تنظیموي.

سیګنال بیا تنظیم کړئ	هدایت	تفصیل
		د ری سیٹ سیکوینسر 1 reset_out4 port reset j204c_rx_rst_n. دا بیا تنظیموي که چیرې اصلي PLL بند وي، او rx_pma_ready او rx_ready سیګنالونه تایید شوي وي.
j204c_tx_rst_ack_n	داخلي	د j204c_tx_rst_n سره د لاسونو سیګنال بیا تنظیم کړئ.
j204c_rx_rst_ack_n	داخلي	د j204c_rx_rst_n سره د لاسونو سیګنال بیا تنظیم کړئ.

انځور 8. د ډیزاین لپاره د وخت ډیاګرام Exampد بیا تنظیماتو

F-Tile JESD204C ډیزاین Exampلی سیګنالونه

جدول 15. د سیسټم انٹرفیس سیګنالونه

سیګنال	هدایت	تفصیل
ساعتونه او بیا تنظیمول
mgmt_clk	داخلول	د سیسټم مدیریت لپاره 100 MHz ساعت.
refclk_xcvr	داخلول	د F-tile UX QUAD او سیسټم PLL لپاره د حوالې ساعت. د 33 د ډیټا نرخ/فکتور سره مساوي.
refclk_core	داخلول	د اصلي PLL حواله ساعت. د ورته ساعت فریکونسۍ د refclk_xcvr په څیر پلي کوي.
in_sysref	داخلول	د JESD204C فرعي کلاس 1 پلي کولو لپاره د بهرني SYSREF جنریټر څخه SYSREF سیګنال.
sysref_out	محصول	د JESD204C فرعي کلاس 1 پلي کولو لپاره د SYSREF سیګنال د ډیزاین لپاره د FPGA وسیلې لخوا رامینځته شویampد لینک پیل کولو هدف یوازې.

 

سیګنال	هدایت	تفصیل
SPI
spi_SS_n[2:0]	محصول	فعال ټیټ، د SPI غلام انتخاب سیګنال.
spi_SCLK	محصول	د SPI سریال ساعت.
spi_sdio	داخل/آؤټ پوټ	د بادار څخه بهرني غلام ته ډاټا تولید کړئ. د بهرني غلام څخه ماسټر ته ډاټا داخل کړئ.

سیګنال	هدایت	تفصیل
یادونه:کله چې د تولید 3-وایر SPI ماډل اختیار فعال شوی وي.
spi_MISO نوټ: کله چې د 3-Wire SPI ماډل پیدا کړئ اختیار فعال شوی نه وي.	داخلول	د SPI ماسټر ته د بهرني غلام څخه ډاټا داخل کړئ.
spi_MOSI یادونه: کله چې د 3-Wire SPI ماډل پیدا کړئ اختیار فعال شوی نه وي.	محصول	د SPI ماسټر څخه بهرنۍ غلام ته د محصول ډاټا.

 

سیګنال	هدایت	تفصیل
ADC / DAC
tx_serial_data[LINK*L-1:0]	محصول	DAC ته د توپیر لوړ سرعت سریال محصول ډیټا. ساعت د سیریل ډیټا جریان کې ځای په ځای شوی.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	داخلول	د ADC څخه د توپیر لوړ سرعت سیریل ان پټ ډیټا. ساعت د سیریل ډیټا جریان څخه ترلاسه شوی.
rx_serial_data_n[LINK*L-1:0]

 

سیګنال	هدایت	تفصیل
عمومي هدف I/O
د کارونکي په مشرۍ[3:0]	محصول	د لاندې شرایطو حالت په ګوته کوي: [0]: د SPI پروګرام جوړ شوی [1]: د TX لینک تېروتنه [2]: د RX لینک تېروتنه [3]: د Avalon سټرینګ ډیټا لپاره د نمونې چیکر تېروتنه
user_dip[3:0]	داخلول	د کارونکي حالت DIP سویچ ان پټ: [0]: داخلي سریال لوپ بیک فعال کړئ [1]: د FPGA تولید شوی SYSREF فعال کړئ [3:2]: ساتل

 

سیګنال	هدایت	تفصیل
د بند څخه بهر (OOB) او حالت
rx_patchk_data_error[LINK-1:0]	محصول	کله چې دا سیګنال تاکید کیږي، دا په ګوته کوي چې د نمونې چیکر تېروتنه موندلې ده.
rx_link_error[LINK-1:0]	محصول	کله چې دا سیګنال تاکید شوی وي، دا په ګوته کوي چې JESD204C RX IP د مداخلې ادعا کړې.
tx_link_error[LINK-1:0]	محصول	کله چې دا سیګنال تاکید شوی وي ، دا په ګوته کوي چې JESD204C TX IP د مداخلې ادعا کړې.
emb_lock_out	محصول	کله چې دا سیګنال تاکید کیږي، دا په ګوته کوي چې JESD204C RX IP د EMB لاک ترلاسه کړی.
sh_lock_out	محصول	کله چې دا سیګنال تاکید کیږي، دا په ګوته کوي چې JESD204C RX IP همغږي سرلیک تړل شوی.

 

سیګنال	هدایت	تفصیل
Avalon Streaming
rx_avst_valid[LINK-1:0]	داخلول	په ګوته کوي چې آیا کنورټر sampد غوښتنلیک پرت ته لی ډیټا معتبر یا ناباوره ده. 0: ډاټا ناباوره ده 1: ډاټا د اعتبار وړ ده
rx_avst_data[(TOTAL_SAMPLE*N -1:0 ]	داخلول	کنورټر ایسampد غوښتنلیک پرت ته ډاټا.

F-Tile JESD204C ډیزاین Exampد کنټرول راجسترونه

د F-Tile JESD204C ډیزاین exampد ED کنټرول بلاک کې راجستر کیږي د بایټ پته (32 بټونه) کاروي.

جدول 16. ډیزاین Exampد پته نقشه
دا 32-bit ED کنټرول بلاک راجسترونه په mgmt_clk ډومین کې دي.

اجزا	پته
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
د SPI کنټرول	0x0102_0000 – 0x0102_001F
د PIO کنټرول	0x0102_0020 – 0x0102_002F
د PIO حالت	0x0102_0040 – 0x0102_004F
سیکوینسر 0 بیا تنظیم کړئ	0x0102_0100 – 0x0102_01FF
سیکوینسر 1 بیا تنظیم کړئ	0x0102_0200 – 0x0102_02FF
د ED کنټرول	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP ټرانسیور PHY بیا ترتیب	0x0200_0000 – 0x023F_FFFF

جدول 17. د لاسرسي ډول او تعریف ثبت کړئ
دا جدول د Intel FPGA IPs لپاره د راجستر لاسرسي ډول تشریح کوي.

د لاسرسي ډول	تعریف
RO/V	سافټویر یوازې د لوستلو لپاره (په لیکلو اغیزه نلري). ارزښت ممکن توپیر ولري.
RW	سافټویر د اوسني بټ ارزښت لوستل او بیرته راګرځوي. سافټویر د مطلوب ارزښت لپاره بټ لیکي او تنظیموي.
RW1C	سافټویر د اوسني بټ ارزښت لوستل او بیرته راګرځوي. سافټویر 0 لیکي او هیڅ اغیزه نلري. سافټویر 1 لیکي او بټ 0 ته پاکوي که چیرې بټ د هارډویر لخوا 1 ته ټاکل شوی وي. هارډویر بټ 1 ته ټاکي. سافټویر پاک د هارډویر سیټ په پرتله لوړ لومړیتوب لري.

جدول 18. د ED کنټرول پته نقشه

آفسټ	نوم ثبت کړئ
0x00	rst_ctl
0x04	rst_sts0
ادامه…

آفسټ	نوم ثبت کړئ
0x10	rst_sts_tetected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

جدول 19. د ED کنټرول بلاک کنټرول او د وضعیت راجسترونه

بایټ آفسټ	راجستر	نوم	لاسرسی	بیا تنظیم کړئ	تفصیل
0x00	rst_ctl	rst_ssert	RW	0x0	کنټرول بیا تنظیم کړئ. [0]: د بیا تنظیم کولو لپاره 1 ولیکئ. (hw_rst) 0 بیا ولیکئ د ډیسټر ری سیٹ لپاره. [31:1]: ساتل.
0x04	rst_sts0	rst_status	RO/V	0x0	حالت بیا تنظیم کړئ. [0]: د اصلي PLL بند حالت. [31:1]: ساتل شوی.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	د داخلي یا بهرني SYSREF جنریټر لپاره د SYSREF څنډې کشف حالت. [0]: د 1 ارزښت په ګوته کوي چې د SYSREF مخ پر ودې څنډه د فرعي کلاس 1 عملیاتو لپاره کشف شوې. سافټویر ممکن د دې بټ پاکولو لپاره 1 ولیکي ترڅو د نوي SYSREF څنډه کشف فعال کړي. [31:1]: ساتل شوی.
0x40	sysref_ctl	sysref_contr ol	RW	ډوپلیکس ډیټاپاټ یو شاټ: 0x00080	د SYSREF کنټرول. ته مراجعه وکړئ جدول 10 د ‏‎17‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ
				دوراني:	یادونه: د بیا تنظیم کولو ارزښت پورې اړه لري
				0x00081	د SYSREF ډول او F-ټایل
				ګنډل - دوراني:	JESD204C IP ډیټا لار پیرامیټر تنظیمات.
				0x00082
				د TX یا RX ډاټا
				لاره
				یو ډز:
				0x00000
				دوراني:
				0x00001
				ګپ شوی -
				دوراني:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	د SYSREF حالت. دا راجستر د SYSREF وروستۍ دوره او د داخلي SYSREF جنریټر د دندې دورې ترتیبات لري. ته مراجعه وکړئ جدول 9 د SYSREF دورې او د وظیفې دورې قانوني ارزښت لپاره په 16 پاڼه کې.
ادامه…

بایټ آفسټ	راجستر	نوم	لاسرسی	بیا تنظیم کړئ	تفصیل
					[8:0]: د SYSREF موده. کله چې ارزښت 0xFF وي، د د SYSREF موده = 255 کله چې ارزښت 0x00 وي، د SYSREF موده = 256. [17:9]: د SYSREF د دندې دوره. [31:18]: ساتل.
0x80	tst_ctl	tst_control	RW	0x0	د ازموینې کنټرول. دا راجستر د نمونې جنریټر او چیکر لپاره د مختلف ازموینې نمونې فعالولو لپاره وکاروئ. [1:0] = خوندي ساحه [2] = ramp_test_ctl 1'b0 = د PRBS نمونه جنراتور او چیکر فعالوي 1'b1 = r فعالويamp د نمونې جنراتور او چیکر [31:3]: ساتل شوی.
0x8c	tst_err0	tst_error	RW1C	0x0	د لینک ۰ لپاره د تېروتنې بیرغ. کله چې بټ ۱'b۱ وي، دا ښیي چې یوه تېروتنه شوې ده. تاسو باید د تېروتنې بیرغ پاکولو لپاره اړوند بټ ته د ۱'b۱ لیکلو دمخه تېروتنه حل کړئ. [0] = د نمونې چیکر تېروتنه [1] = tx_link_error [1] = rx_link_error [1] = د قوماندې نمونې چیکر تېروتنه [1:0]: خوندي ده.

د F-Tile JESD204C Intel FPGA IP ډیزاین Exampد کارونکي لارښود

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2021.10.11	21.3	1.0.0	ابتدايي خوشې کول.

اسناد / سرچینې

intel F-Tile JESD204C Intel FPGA IP ډیزاین Example [pdf] د کارونکي لارښود F-Tile JESD204C Intel FPGA IP ډیزاین Example، F-Tile JESD204C، Intel FPGA IP ډیزاین Example، IP ډیزاین Example، ډیزاین Example

حوالې

• د کارن لارښود