F-Tile JESD204C Intel FPGA IP Design Example

Pri la F-Tile JESD204C Intel® FPGA IP Design Example Uzantgvidilo

Ĉi tiu uzantgvidilo disponigas la funkciojn, uzgvidliniojn, kaj detalan priskribon pri la dezajno ekzamples por la F-Tile JESD204C Intel® FPGA IP uzante Intel Agilex™-aparatojn.

Intencita Publiko

Ĉi tiu dokumento estas destinita por:

• Dezajno-arkitekto por fari IP-elekton dum sistemnivela projektplanadfazo
• Aparataj dizajnistoj dum integrado de la IP en sia sistemnivela dezajno
• Valumado-inĝenieroj dum sistemnivela simulado kaj aparatara validumadfazo

Rilataj Dokumentoj
La sekva tabelo listigas aliajn referencdokumentojn kiuj rilatas al la F-Tile JESD204C Intel FPGA IP.

Tabelo 1. Rilataj Dokumentoj

Referenco	Priskribo
F-Tile JESD204C Intel FPGA IP User Guide	Provizas informojn pri la F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Eldonaj Notoj	Listigas la ŝanĝojn faritajn por la F-Tile JESD204C F-Tile JESD204C en aparta eldono.
Datumfolio de Intel Agilex Aparato	Ĉi tiu dokumento priskribas la elektrajn karakterizaĵojn, ŝanĝajn karakterizaĵojn, agordajn specifojn kaj tempigon por Intel Agilex-aparatoj.

Akronimoj kaj Terminaro

Tabelo 2. Akronimo Listo

Akronimo	Ekspansio
LEMC	Loka Plilongigita Multibloka Horloĝo
FC	Kadra horloĝfrekvenco
ADC	Analoga al Cifereca Konvertilo
DAC	Cifereca al Analoga Konvertilo
DSP	Cifereca Signalprocesoro
TX	Dissendilo
RX	Ricevilo

Akronimo	Ekspansio
DLL	Datuma liga tavolo
CSR	Registro de kontrolo kaj statuso
CRU	Horloĝo kaj Restarigi Unuon
ISR	Interrompi Servan Rutinon
FIFO	Unua-En-Unua-Elira
SERDES	Seriigilo Deserializer
ECC	Eraro Korektante Kodon
FEC	Antaŭen Erara Korekto
SERR	Ununura Erara Detekto (en ECC, korektebla)
DERR	Duobla Erara Detekto (en ECC, mortiga)
PRBS	Pseŭdorandoma binara sekvenco
MAC	Media Access Controller. MAC inkludas protokolsubtavolon, transporttavolon, kaj datenligtavolon.
PHY	Fizika Tavolo. PHY tipe inkludas la fizikan tavolon, SERDES, ŝoforojn, ricevilojn kaj CDR.
PCS	Fizika Kodigo Subtavolo
PMA	Fizika Meza Aldono
RBD	RX Buffer Prokrasto
UI	Unit Interval = daŭro de seria bito
RBD-kalkulo	RX Buffer Prokrasto lasta lena alveno
RBD ofseto	RX Buffer Delay-liberiga ŝanco
SH	Sinkronigi kaplinion
TL	Transporta tavolo
EMIB	Enigita Multi-die Interconnect Bridge

Tabelo 3. Listo de Terminaro

Termino	Priskribo
Konvertilo Aparato	ADC aŭ DAC konvertilo
Logika Aparato	FPGA aŭ ASIC
okteto	Grupo de 8 bitoj, funkciante kiel enigo al 64/66 kodilo kaj eligo de la malĉifrilo
Ronĝi	Aro de 4 bitoj kiu estas la baza laborunuo de JESD204C-specifoj
Bloko	66-bita simbolo generita per la 64/66 kodskemo
Linia Imposto	Efika datumrapideco de seria ligo Lana Linia Rapido = (Mx Sx N'x 66/64 x FC) / L
Ligo Horloĝo	Ligo-Horloĝo = Leno-Linio-Indico/66.
Kadro	Aro de sinsekvaj oktetoj en kiuj la pozicio de ĉiu okteto povas esti identigita per referenco al kadra paraleligsignalo.
Kadra Horloĝo	Sistemhorloĝo kiu funkcias kun la kadro-rapideco, tio devas esti 1x kaj 2x lighorloĝo.

Termino	Priskribo
Samples per kadra horloĝo	Samples per horloĝo, la tuta samples en kadra horloĝo por la konvertilo aparato.
LEMC	Interna horloĝo kutimis vicigi la limon de la plilongigita multibloko inter lenoj kaj en la eksterajn referencojn (SYSREF aŭ Subklaso 1).
Subklaso 0	Neniu subteno por determinisma latenco. Datenoj devus esti tuj liberigitaj sur leno al leno dekliniĝo sur ricevilo.
Subklaso 1	Determinisma latenco uzante SYSREF.
Plurpunkta Ligo	Inter-aparataj ligoj kun 2 aŭ pli da konvertiloj.
Kodigo 64B / 66B	Linia kodo, kiu mapas 64-bitajn datumojn al 66 bitoj por formi blokon. La baznivela datumstrukturo estas bloko kiu komenciĝas per 2-bita sinkroniga kaplinio.

Tabelo 4. Simboloj

Termino	Priskribo
L	Nombro da lenoj per konvertilo
M	Nombro da konvertiloj per aparato
F	Nombro da oktetoj per kadro sur ununura leno
S	Nombro de samples transdonitaj per ununura konvertilo per framciklo
N	Konvertilo rezolucio
N	Tuta nombro da bitoj per sample en la uzanta datuma formato
CS	Nombro da kontrolbitoj per konvertiĝo sample
CF	Nombro da kontrolvortoj per kadra horloĝperiodo per ligilo
HD	Formato de datumoj de alta denseco
E	Nombro de multibloko en etendita multibloko

F-Tile JESD204C Intel FPGA IP Design Example Rapida Komenca Gvidilo

La F-Tile JESD204C Intel FPGA IP-dezajno ekzamples por Intel Agilex-aparatoj prezentas simulan testbenkon kaj hardvardezajnon kiu subtenas kompilon kaj hardvartestadon.
Vi povas generi la dezajnon F-Tile JESD204C ekzamples tra la IP-katalogo en la programaro Intel Quartus® Prime Pro Edition.

Figuro 1. Evoluo Stages por la Dezajno Eksample

Dezajno Ekzample Blokdiagramo

Figuro 2. F-Tile JESD204C Design Example Altnivela Blokdiagramo

La dezajno ekzample konsistas el la sekvaj moduloj:

• Sistemo de Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG al Avalon Master-ponto
  • Paralela I/O (PIO) regilo
  • Seria Havena Interfaco (SPI) - majstra modulo - IOPLL
  • SYSREF-generatoro
  • Example Design (ED) Kontrolo CSR
  • Restarigi sekvencilojn
• Sistemo PLL
• Ŝablono-generatoro
• Ŝablonokontrolilo

Tabelo 5. Dezajno Ekzample Moduloj

Komponentoj	Priskribo
Sistemo de Platform Designer	La Platform Designer-sistemo instantigas la F-Tile JESD204C IP-datumvojon kaj subtenajn ekstercentrajn.
F-Tile JESD204C Intel FPGA IP	Ĉi tiu subsistemo de Platform Designer enhavas la IP-ojn TX kaj RX F-Tile JESD204C instanciigitajn kune kun la dupleksa PHY.
JTAG al Avalon Master-ponto	Ĉi tiu ponto disponigas sisteman konzolan gastigantan aliron al la memor-mapita IP en la dezajno tra la JTAG interfaco.
Paralela I/O (PIO) regilo	Ĉi tiu regilo disponigas memor-mapitan interfacon por sampling kaj kondukado de ĝeneraluzeblaj I/O-havenoj.
SPI-majstro	Ĉi tiu modulo pritraktas la serian translokigon de agordaj datumoj al la SPI-interfaco ĉe la transformilo.
SYSREF-generatoro	La SYSREF-generatoro utiligas la lighorloĝon kiel referenchorloĝon kaj generas SYSREF-pulsojn por la F-Tile JESD204C IP. Notu: Ĉi tiu dezajno ekzample uzas la SYSREF-generatoron por pruvi la dupleksan F-Tile JESD204C IP-ligo-inicialigon. En la F-Tile JESD204C subklaso 1 sistemnivela aplikaĵo, vi devas generi la SYSREF de la sama fonto kiel la aparato-horloĝo.
IOPLL	Ĉi tiu dezajno ekzample uzas IOPLL por generi uzanthorloĝon por elsendado de datumoj en la F-Tile JESD204C IP.
ED Kontrolo CSR	Ĉi tiu modulo provizas SYSREF-detektan kontrolon kaj statuson, kaj testan padronkontrolon kaj statuson.
Restarigi sekvencilojn	Ĉi tiu dezajno ekzampLe konsistas el 2 rekomencigitaj sekvenciloj: Restarigi Sekvencon 0 - Pritraktas la rekomencon al TX/RX Avalon®-flua domajno, Avalon-memor-mapita domajno, kerno PLL, TX PHY, TX-kerno kaj SYSREF-generatoro. Restarigi Sekvencon 1 - Pritraktas la rekomencon al RX PHY kaj RX-kerno.
Sistemo PLL	Ĉefa horloĝfonto por la F-kahelo malmola IP kaj EMIB-transirejo.
Ŝablono-generatoro	La padrongeneratoro generas PRBS aŭ ramp ŝablono.
Ŝablonokontrolilo	La padronkontrolilo kontrolas la PRBS aŭ ramp ŝablono ricevita, kaj markas eraron kiam ĝi trovas miskongruon de datumoj sample.

Programaraj Postuloj

Intel uzas la sekvan programaron por testi la dezajnon ekzamplesoj en Linuksa sistemo:

• Intel Quartus Prime Pro Edition-programaro
• Questa*/ModelSim* aŭ VCS*/VCS MX-simulilo

Generante la Dezajnon

Por generi la dezajnon ekzample de la IP-parametro-redaktilo:

1. Kreu projekton celantan Intel Agilex F-kahelan aparaton kaj elektu la deziratan aparaton.
2. En la IP Katalogo, Iloj ➤ IP Katalogo, elektu F-Tile JESD204C Intel FPGA IP.
3. Indiku plej altan nomon kaj la dosierujon por via kutima IP-vario. Klaku OK. La parametra redaktilo aldonas la supran nivelon .ip file al la nuna projekto aŭtomate. Se oni petas vin mane aldoni la .ip file al la projekto, alklaku Projekto ➤ Aldoni/Forigi Files en Projekto por aldoni la file.
4. Sub la Eksample Dezajno langeto, specifu la dezajnon ekzample parametroj kiel priskribite en Design Example Parametroj.
5. Klaku Generi Ekzample Dezajno.

La programaro generas ĉiujn dezajnojn files en la subdosierujoj. Ĉi tiuj files estas postulataj por ruli simuladon kaj kompilon.

Dezajno Ekzample Parametroj
La F-Tile JESD204C Intel FPGA IP-parametroredaktilo inkluzivas la Example Dezajno langeto por ke vi specifu certajn parametrojn antaŭ generi la dezajnon ekzample.

Tabelo 6. Parametroj en la Ekzample Dezajno Tab

Parametro	Opcioj	Priskribo
Elektu Dezajno	Sistema Konzolo Kontrolo Neniu	Elektu la sisteman konzolan kontrolon por aliri la dezajnon ekzample datumvojo tra la sistema konzolo.
Simulado	On, Off	Ŝaltu por ke la IP generi la necesan files por simuli la dezajnon ekzample.
Sintezo	On, Off	Ŝaltu por ke la IP generi la necesan files por Intel Quartus Prime kompilo kaj aparatara pruvo.
formato HDL (por simulado)	Verilog VDHL	Elektu la HDL-formaton de la RTL files por simulado.
formato HDL (por sintezo)	Verilog nur	Elektu la HDL-formaton de la RTL files por sintezo.

Parametro	Opcioj	Priskribo
Generu 3-dratan SPI-modulon	On, Off	Ŝaltu por ebligi 3-dratan SPI-interfacon anstataŭ 4-dratan.
Sysref-reĝimo	Unu pafo Perioda Gapped periodaĵo	Elektu ĉu vi volas, ke la SYSREF-vicigo estu unu-pafa pulsa reĝimo, perioda aŭ interspaca perioda, surbaze de viaj projektaj postuloj kaj tempofleksebleco. Unu-pafa—Elektu ĉi tiun opcion por ebligi SYSREF esti unu-pafa pulsreĝimo. La valoro de la registrobit de sysref_ctrl[17] estas 0. Post kiam la F-Tile JESD204C IP restarigis desertojn, ŝanĝu la valoron de la registro de sysref_ctrl[17] de 0 al 1, tiam al 0, por unu-pafa SYSREF-pulso. Perioda - SYSREF en perioda reĝimo havas 50:50 devociklon. SYSREF-periodo estas E*SYSREF_MULP. Gapped period - SYSREF havas programeblan devociklon de granulareco de 1 lighorloĝciklo. SYSREF-periodo estas E*SYSREF_MULP. Por eksterintervala devociklo agordo, la SYSREF-generaciobloko devus aŭtomate konkludi 50:50 devociklon. Raportu al la SYSREF Generatoro sekcio por pliaj informoj pri la SYSREF periodo.
Elektu tabulon	Neniu	Elektu la tabulon por la dezajno ekzample. Neniu — Ĉi tiu opcio ekskludas aparatajn aspektojn por la dezajno ekzample. Ĉiuj pinglaj taskoj estos agordita al virtualaj pingloj.
Testa Ŝablono	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Elektu padrongeneratoron kaj kontrolilon-testpadronon. Pattern Generator—JESD204C subtenas PRBS-ŝablon-generatoron per datumojample. Ĉi tio signifas, ke la larĝo de la datumoj estas opcio N+CS. PRBS-ŝablogeneratoro kaj kontrolilo estas utilaj por krei datumojnample stimulo por testado kaj ĝi ne estas kongrua kun PRBS-testreĝimo sur la ADC/DAC-konvertilo. Ramp Ŝablona Generatoro - JESD204C-liga tavolo funkcias normale sed la transporto poste estas malŝaltita kaj la enigo de la formatilo estas ignorita. Ĉiu leno elsendas identan oketan fluon kiu pliigas de 0x00 ĝis 0xFF kaj tiam ripetas. Ramp ŝablonotesto estas ebligita de prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS-scrambler estas memsinkronigita kaj estas atendite ke kiam la IP-kerno kapablas malkodi ligi supren, la scrambler semo jam estas sinkronigita. PRBS-krambla semo prenos 8 oktetojn por mem pravalorigi. Ramp Pattern Checker—JESD204C-scrabling estas memsinkroniga kaj estas atendite, ke kiam la IP-kerno kapablas malkodi ligilon, la skrupula semo jam estas sinkronigita. La unua valida okteto estas ŝarĝita kiel la ramp komenca valoro. Postaj datumoj devas pligrandigi ĝis 0xFF kaj ruliĝi al 0x00. Ramp padronkontrolilo devus kontroli por identa ŝablono tra ĉiuj lenoj.
Ebligu internan serian loopback	On, Off	Elektu internan serian loopback.
Ebligu Komandkanalon	On, Off	Elektu komandan kanalan ŝablonon.

Dosierujo Strukturo
La dezajno F-Tile JESD204C ekzample dosierujoj enhavas generita files por la dezajno ekzamples.

Figuro 3. Adresa Strukturo por F-Tile JESD204C Intel Agilex Design Example

Tablo 7. Dosierujo Files

Dosierujoj	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulado/mentoro	modelsim_sim.tcl tb_top_waveform.do
simulado/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulante la Dezajnon Ekzample Testbench

La dezajno ekzample testbench simulas vian generitan dezajnon.

Figuro 4. Proceduro

Por simuli la dezajnon, faru la sekvajn paŝojn:

1. Ŝanĝu la labordosierujon alample_design_dosierujo>/simulation/ .
2. En la komandlinio, rulu la simulan skripton. La suba tabelo montras la komandojn por ruli la subtenatajn simulilojn.

Simulilo	Komando
Ĉi/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sen Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

La simulado finiĝas kun mesaĝoj kiuj indikas ĉu la kuro estis sukcesa aŭ ne.

Figuro 5. Sukcesa Simulado
Ĉi tiu figuro montras la sukcesan simuladmesaĝon por VCS-simulilo.

Kompilante la Dezajnon Ekzample

Por kompili la nur-kompilon ekzample projekto, sekvu ĉi tiujn paŝojn:

1. Certigu kompildezajnon ekzampla generacio estas kompleta.
2. En la programaro Intel Quartus Prime Pro Edition, malfermu la projekton Intel Quartus Prime Pro Editionample_ design_ dosierujo>/ed/quartus.
3. En la Pretigo-menuo, alklaku Komencu Kompiladon.

Detala Priskribo por la F-Tile JESD204C Design Example

La dezajno F-Tile JESD204C ekzample montras la funkciecon de datumfluo uzante loopback-reĝimon.
Vi povas specifi la parametrajn agordojn de via elekto kaj generi la dezajnon ekzample.
La dezajno ekzample estas disponebla nur en dupleksa reĝimo por ambaŭ variantoj Bazo kaj PHY. Vi povas elekti Bazon nur aŭ PHY nur varianton sed la IP generus la dezajnon ekzample por kaj Bazo kaj PHY.

Notu:  Iuj agordoj de alta datumrapideco povas malsukcesi tempigon. Por eviti tempofiaskon, konsideru specifi pli malaltan kadran horloĝan frekvencmultiplikaton (FCLK_MULP) valoron en la langeto Agordoj de la F-Tile JESD204C Intel FPGA IP-parametroredaktilo.

Sistemaj Komponantoj

La dezajno F-Tile JESD204C ekzample disponigas softvar-bazitan kontrolfluon kiu uzas la malmolan kontrolunuon kun aŭ sen sistema konzolsubteno.

La dezajno ekzample ebligas aŭtomatan ligon en internaj kaj eksteraj loopback reĝimoj.

JTAG al Avalon Master Bridge
La JTAG al Avalon Master Bridge disponigas ligon inter la gastiga sistemo por aliri la memor-mapitan F-Tile JESD204C IP kaj la ekstercentrajn IP-kontrolon kaj statusajn registrojn tra la J.TAG interfaco.

Figuro 6. Sistemo kun JTAG al Avalon Master Bridge Core

Notu:  Sistema horloĝo devas esti almenaŭ 2X pli rapida ol la JTAG horloĝo. La sistema horloĝo estas mgmt_clk (100MHz) en ĉi tiu dezajno ekzample.

Paralela I/O (PIO) Kerno
La paralela enigo/produktaĵo (PIO) kerno kun Avalon-interfaco disponigas memor-mapitan interfacon inter Avalon-memor-mapita sklavhaveno kaj ĝeneraluzeblaj I/O-havenoj. La I/O-havenoj ligas aŭ al sur-blata uzantlogiko, aŭ al I/O-stiftoj kiuj konektas al aparatoj eksteraj al la FPGA.

Figuro 7. PIO Kerno kun Eniga Havenoj, Eligo-Havenoj kaj IRQ-Subteno
Defaŭlte, la komponanto Platform Designer malŝaltas la Interrupt Service Line (IRQ).

La PIO I/O-havenoj estas asignitaj ĉe la pinta nivelo HDL file ( io_ statuso por enighavenoj, io_ kontrolo por elighavenoj).

La suba tabelo priskribas la signalkonektecon por la statusaj kaj kontrolaj I/O-havenoj al la DIP-ŝaltilo kaj LED sur la evolukompleto.

Tablo 8. PIO Core I/O Havenoj

Haveno	Bit	Signalo
Ekster_porto	0	USER_LED SPI-programado farita
	31:1	Rezervita
En_haveno	0	USER_DIP-interna seria loopback ebligas Off = 1 On = 0
	1	USER_DIP FPGA-generita SYSREF ebligas Off = 1 On = 0
	31:2	Rezervita.

SPI Majstro
La SPI-majstra modulo estas norma Platform Designer-komponento en la IP Katalogo-norma biblioteko. Ĉi tiu modulo uzas la SPI-protokolon por faciligi la agordon de eksteraj konvertiloj (ekzample, ADC, DAC, kaj eksteraj horloĝgeneratoroj) per strukturita registrospaco ene de tiuj aparatoj.

La SPI-majstro havas Avalon-memor-mapitan interfacon kiu ligas al la Avalon-majstro (JTAG al Avalon majstra ponto) per la Avalon memor-mapita interkonekto. La SPI-majstro ricevas agordajn instrukciojn de la Avalon-majstro.

La SPI-majstra modulo kontrolas ĝis 32 sendependajn SPI-sklavojn. La SCLK-baudrapideco estas agordita al 20 MHz (dividebla per 5).
Ĉi tiu modulo estas agordita al 4-drata, 24-bita larĝa interfaco. Se la opcio Genera 3-Wire SPI Module estas elektita, plia modulo estas instantiigita por konverti la 4-dratan eliron de la SPI-majstro al 3-drato.

IOPLL
La IOPLL generas la horloĝon necesan por generi frame_clk kaj link_clk. La referenca horloĝo al la PLL estas agordebla sed limigita al la datumrapideco/faktoro de 33.

• Por dezajno ekzample kiu subtenas datumrapidecon de 24.33024 Gbps, la horloĝrapideco por frame_clk kaj link_clk estas 368.64 MHz.
• Por dezajno ekzample kiu subtenas datumrapidecon de 32 Gbps, la horloĝrapideco por frame_clk kaj link_clk estas 484.848 MHz.

SYSREF Generatoro
SYSREF estas kritika temposignalo por datumtransformiloj kun F-Tile JESD204C-interfaco.

La SYSREF-generatoro en la dezajno ekzample estas uzata por la dupleksa JESD204C IP-ligo-inicializa pruva celo nur. En la JESD204C subklaso 1 sistemnivela aplikaĵo, vi devas generi SYSREF el la sama fonto kiel la aparato-horloĝo.

Por la F-Tile JESD204C IP, la SYSREF-multiplikato (SYSREF_MULP) de la SYSREF-kontrolregistro difinas la SYSREF-periodon, kiu estas n-entjera oblo de la E-parametro.

Vi devas certigi E*SYSREF_MULP ≤16. Por ekzample, se E=1, la jura agordo por SYSREF_MULP devas esti ene de 1–16, kaj se E=3, la jura agordo por SYSREF_MULP devas esti ene de 1–5.

Notu:  Se vi fiksas eksterintervalan SYSREF_MULP, la SYSREF-generatoro riparos la agordon al SYSREF_MULP=1.
Vi povas elekti ĉu vi volas, ke la SYSREF-tipo estu unu-pafa pulso, perioda aŭ interspaca periodaĵo per la Eksample Dezajno langeto en la F-Tile JESD204C Intel FPGA IP-parametroredaktilo.

Tabelo 9. Examples de Perioda kaj Gapped Periodic SYSREF Nombrilo

E	SYSREF_MULP	SYSREF PERIODO (E*SYSREF_MULP* 32)	Devo-Ciklo	Priskribo
1	1	32	1..31 (Programebla)	Gapped Periodo
1	1	32	16 (Fiksita)	Perioda
1	2	64	1..63 (Programebla)	Gapped Periodo
1	2	64	32 (Fiksita)	Perioda
1	16	512	1..511 (Programebla)	Gapped Periodo
1	16	512	256 (Fiksita)	Perioda
2	3	19	1..191 (Programebla)	Gapped Periodo
2	3	192	96 (Fiksita)	Perioda
2	8	512	1..511 (Programebla)	Gapped Periodo
2	8	512	256 (Fiksita)	Perioda
2	9 (kontraŭleĝa)	64	32 (Fiksita)	Gapped Periodo
2	9 (kontraŭleĝa)	64	32 (Fiksita)	Perioda

 

Tabelo 10. SYSREF Kontrolaj Registroj
Vi povas dinamike reagordi la SYSREF-kontrolajn registrojn se la registro-agordo estas malsama ol la agordo, kiun vi specifis kiam vi kreis la dezajnon.ample. Agordi la SYSREF-registrojn antaŭ ol la F-Tile JESD204C Intel FPGA IP estas el rekomencigita. Se vi elektas la eksteran SYSREF-generatoron per la
sysref_ctrl[7] registri biton, vi povas ignori la agordojn por SYSREF-tipo, multipliko, devociklo kaj fazo.

Bitoj	Defaŭlta Valoro	Priskribo
sysref_ctrl[1:0]	2'b00: Unu-pafa 2'b01: Perioda 2'b10: Gap periodaĵo	SYSREF tipo. La defaŭlta valoro dependas de la agordo de SYSREF-reĝimo en la Example Dezajno langeto en la F-Tile JESD204C Intel FPGA IP-parametroredaktilo.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikanto. Ĉi tiu SYSREF_MULP-kampo estas aplikebla al perioda kaj breĉita-perioda SYSREF-tipo. Vi devas agordi la multiplikan valoron por certigi, ke la valoro E*SYSREF_MULP estas inter 1 ĝis 16 antaŭ ol la IP de F-Tile JESD204C estas el rekomencigita. Se la E*SYSREF_MULP-valoro estas ekster ĉi tiu intervalo, la multiplika valoro defaŭlte estas 5'b00001.
sysref_ctrl[7]	Dupleksa datenvojo: 1'b1 Simpleksa TX aŭ RX-datumvojo: 1'b0	SYSREF elektu. La defaŭlta valoro dependas de la agordo de datuma vojo en la Ekzample Dezajno langeto en la F-Tile JESD204C Intel FPGA IP-parametroredaktilo. 0: Simpla TX aŭ RX (Ekstera SYSREF) 1: Dupleksa (Interna SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF-devociklo kiam SYSREF-tipo estas perioda aŭ interspaca perioda. Vi devas agordi la devociklon antaŭ ol la F-Tile JESD204C IP estas el rekomencigita. Maksimuma valoro = (E*SYSREF_MULP*32)-1 Por ekzample: 50% devociklo = (E*SYSREF_MULP*32)/2 La devociklo defaŭlte al 50% se vi ne agordas ĉi tiun registrokampon, aŭ se vi agordas la registrokampon al 0 aŭ pli ol la maksimuma valoro permesita.
sysref_ctrl[17]	1'b0	Mana kontrolo kiam SYSREF-tipo estas unu-pafa. Skribu 1 por agordi la SYSREF-signalon al alta. Skribu 0 por agordi la SYSREF-signalon al malalta. Vi devas skribi 1 kaj 0 por krei SYSREF-pulson en unu-pafa reĝimo.
sysref_ctrl[31:18]	22'h0	Rezervita.

Restarigi Sekvencilojn
Ĉi tiu dezajno ekzample konsistas el du rekomencigitaj sekvenciloj:

• Restarigi Sekvencon 0 - Pritraktas la rekomencon al TX/RX Avalon-flua domajno, Avalon-memor-mapita domajno, kerno PLL, TX PHY, TX-kerno kaj SYSREF-generatoro.
• Restarigi Sekvencon 1 - Pritraktas la rekomencon al RX PHY kaj RX Core.

3-Drato SPI
Ĉi tiu modulo estas laŭvola por konverti SPI-interfacon al 3-drato.

Sistemo PLL
F-kahelo havas tri surŝipajn sistemajn PLLojn. Ĉi tiuj sistemaj PLL estas la ĉefa horloĝfonto por malmola IP (MAC, PCS, kaj FEC) kaj EMIB-transirejo. Ĉi tio signifas, ke, kiam vi uzas la sisteman PLL-horloĝreĝimon, la blokoj ne estas horloĝigitaj de la PMA-horloĝo kaj ne dependas de horloĝo venanta de la FPGA-kerno. Ĉiu sistemo PLL nur generas la horloĝon asociitan kun unu frekvenca interfaco. Por ekzampvi bezonas du sistemajn PLL-ojn por funkcii unu interfacon ĉe 1 GHz kaj unu interfacon ĉe 500 MHz. Uzante sistemon PLL ebligas al vi uzi ĉiun lenon sendepende sen la lena horloĝoŝanĝo influanta najbaran lenon.
Ĉiu sistema PLL povas uzi ajnan el ok FGT-referenchorloĝoj. Sistemo PLLoj povas dividi referenchorloĝon aŭ havi malsamajn referenchorloĝojn. Ĉiu interfaco povas elekti kiun sistemon PLL ĝi uzas, sed, unufoje elektita, ĝi estas fiksita, ne reagordebla uzante dinamikan reagordon.

Rilataj Informoj
F-kahelo Arkitekturo kaj PMA kaj FEC Direct PHY IP Uzantgvidilo

Pli da informoj pri la sistema PLL-horloĝreĝimo en Intel Agilex F-kahelaj aparatoj.

Ŝablona Generatoro kaj Kontrolilo
La padrongeneratoro kaj kontrolilo estas utilaj por krei datumojnamples kaj monitorado por testaj celoj.
Tabelo 11. Subtenita Ŝablona Generatoro

Ŝablona Generatoro	Priskribo
PRBS-ŝablona generatoro	La dezajno F-Tile JESD204C ekzampla PRBS-padrongeneratoro subtenas la sekvan gradon da polinomoj: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp padrongeneratoro	La ramp ŝablona valoro pliigas je 1 por ĉiu posta sample kun la generatora larĝo de N, kaj ruliĝas al 0 kiam ĉiuj bitoj en la sampvi estas 1. Ebligu la ramp padrongeneratoro skribante 1 al bito 2 de la tst_ctl-registro de la ED-kontrolbloko.
Komandkanalo ramp padrongeneratoro	La dezajno F-Tile JESD204C ekzample subtenas komandkanalon ramp padrongeneratoro per leno. La ramp ŝablono valorpliigoj je 1 po 6 bitoj de komandvortoj. La komenca semo estas pliiga ŝablono tra ĉiuj lenoj.

Tabelo 12. Subtenita Ŝablona Kontrolilo

Ŝablono Kontrolilo	Priskribo
PRBS-ŝablokontrolilo	La miksa semo en la padronkontrolilo estas memsinkronigita kiam la F-Tile JESD204C IP atingas deskew-vicigon. La padronkontrolilo postulas 8 oktetojn por ke la miksa semo memsinkroniĝu.
Ramp padronkontrolilo	La unuaj validaj datumoj sample por ĉiu konvertilo (M) estas ŝarĝita kiel la komenca valoro de la ramp ŝablono. Postaj datumoj samples valoroj devas pliiĝi je 1 en ĉiu horloĝa ciklo ĝis la maksimumo kaj poste ruliĝi al 0.

Ŝablono Kontrolilo	Priskribo
	Por ekzample, kiam S=1, N=16 kaj WIDTH_MULP = 2, la datumlarĝo per konvertilo estas S * WIDTH_MULP * N = 32. La maksimuma datumo sampla valoro estas 0xFFFF. La ramp padronkontrolilo kontrolas ke identaj ŝablonoj estas ricevitaj tra ĉiuj konvertiloj.
Komandkanalo ramp padronkontrolilo	La dezajno F-Tile JESD204C ekzample subtenas komandkanalon ramp padronkontrolilo. La unua komandvorto (6 bitoj) ricevita estas ŝarĝita kiel la komenca valoro. Postaj komandvortoj en la sama leno devas pligrandigi ĝis 0x3F kaj ruliĝi al 0x00. La komandkanalo ramp padronkontrolilo kontrolas por ramp ŝablonoj tra ĉiuj lenoj.

F-Tile JESD204C TX kaj RX IP
Ĉi tiu dezajno ekzample permesas al vi agordi ĉiun TX/RX en simpla reĝimo aŭ dupleksa reĝimo.
Dupleksaj konfiguracioj permesas IP-funkciecan pruvon uzante aŭ internan aŭ eksteran serian loopback. CSRoj ene de la IP ne estas optimumigitaj for por permesi IP-kontrolon kaj statusobservadon.

F-Tile JESD204C Dezajno Eksample Horloĝo kaj Restarigi

La dezajno F-Tile JESD204C ekzample havas aron de horloĝo kaj restarigi signalojn.

Tabelo 13.Dezajno Ekzample Horloĝoj

Horloĝa Signalo	Direkto	Priskribo
mgmt_clk	Enigo	LVDS diferenciala horloĝo kun frekvenco de 100 MHz.
refclk_xcvr	Enigo	Referenca horloĝo de radioricevilo kun ofteco de datumrapideco/faktoro de 33.
refclk_core	Enigo	Kerna referenca horloĝo kun la sama frekvenco kiel refclk_xcvr.
en_sysref	Enigo	SYSREF-signalo. Maksimuma SYSREF-frekvenco estas datumrapideco/(66x32xE).
sysref_out	Eligo
txlink_clk rxlink_clk	Interna	TX kaj RX lighorloĝo kun ofteco de datumrapideco/66.
txframe_clk rxframe_clk	Interna	TX kaj RX kadra horloĝo kun ofteco de datumrapideco/33 (FCLK_MULP=2) TX kaj RX kadra horloĝo kun ofteco de datumrapideco/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interna	TX kaj RX-faza horloĝo kun ofteco de datumrapideco/66 (FCLK_MULP=2) TX kaj RX-faza horloĝo estas ĉiam alta (1'b1) kiam FCLK_MULP=1
spi_SCLK	Eligo	SPI-baŭdrapida horloĝo kun ofteco de 20 MHz.

Kiam vi ŝarĝas la dezajnon ekzample en FPGA-aparaton, interna ninit_done okazaĵo certigas ke la JTAG al Avalon Master-ponto estas en rekomencigita same kiel ĉiuj aliaj blokoj.

La SYSREF-generatoro havas sian sendependan rekomencigon por injekti intencan nesinkronan rilaton por la txlink_clk kaj rxlink_clk horloĝoj. Tiu metodo estas pli ampleksa en kopiado de la SYSREF-signalo de ekstera horloĝpeceto.

Tabelo 14. Dezajno Ekzample Restarigas

Restarigi Signalon	Direkto	Priskribo
global_rst_n	Enigo	Puŝbutono tutmonda rekomencigita por ĉiuj blokoj, krom la JTAG al Avalon Master-ponto.
ninit_done	Interna	Eligo de Restarigi Release IP por la JTAG al Avalon Master-ponto.
edctl_rst_n	Interna	La ED Control-bloko estas rekomencigita fare de JTAG al Avalon Master-ponto. La havenoj hw_rst kaj global_rst_n ne restarigas la ED-Kontrolblokon.
hw_unue	Interna	Aserti kaj deaserti hw_rst skribante al la rst_ctl-registro de la ED-Kontrobloko. mgmt_rst_in_n asertas kiam hw_rst estas asertita.
mgmt_rst_in_n	Interna	Restarigi por Avalon-memor-mapitaj interfacoj de diversaj IP-oj kaj enigaĵoj de rekomencigitaj sekvenciloj:  j20c_reconfig_reset por F-Tile JESD204C IP-dupleksa Denaska PHY spi_rst_n por SPI-majstro pio_rst_n por PIO-stato kaj kontrolo reset_in0 pordo de reset sekvencilo 0 kaj 1 La global_rst_n, hw_rst, aŭ edctl_rst_n pordo asertas reset sur mgmt_rst_in_n.
sysref_rst_n	Interna	Restarigi por SYSREF-generatorbloko en la ED Kontrolbloko uzante la reset-sekvencilon 0 reset_out2 haveno. La rekomencigita sekvencilo 0 reset_out2 haveno nuligas la reset se la kerno PLL estas ŝlosita.
core_pll_rst	Interna	Restarigas la kernan PLL per la reset-sekvencilo 0 reset_out0 haveno. La kerno PLL rekomenciĝas kiam mgmt_rst_in_n reset estas asertita.
j204c_tx_avs_rst_n	Interna	Restarigas la F-Tile JESD204C TX Avalon-memor-mapitan interfacon tra rekomencigita sekvencilo 0. La TX Avalon-memor-mapita interfaco asertas kiam mgmt_rst_in_n estas asertita.
j204c_rx_avs_rst_n	Interna	Restarigas la F-Tile JESD204C TX Avalon-memor-mapitan interfacon per rekomencigita sekvencilo 1. La RX Avalon-memor-mapita interfaco asertas kiam mgmt_rst_in_n estas asertita.
j204c_tx_rst_n	Interna	Restarigas la F-Tile JESD204C TX-ligilon kaj transporttavolojn en txlink_clk, kaj txframe_clk, domajnoj. La reset-sekvencilo 0 reset_out5-haveno rekomencigas j204c_tx_rst_n. Ĉi tiu restarigo malakceptas se la kerno PLL estas ŝlosita, kaj la tx_pma_ready kaj tx_ready-signaloj estas asertaj.
j204c_rx_rst_n	Interna	Rekomencigas la F-Tile JESD204C RX-ligilon kaj transportajn tavolojn en domajnoj, rxlink_clk kaj rxframe_clk.

Restarigi Signalon	Direkto	Priskribo
		La rekomencigita sekvencilo 1 reset_out4 haveno restarigas j204c_rx_rst_n. Ĉi tiu restarigo malakceptas se la kerno PLL estas ŝlosita, kaj la rx_pma_ready kaj rx_ready-signaloj estas asertitaj.
j204c_tx_rst_ack_n	Interna	Restarigi signalon de manpremo per j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interna	Restarigi signalon de manpremo per j204c_rx_rst_n.

Figuro 8. Tempa Diagramo por la Dezajno Ekzample Restarigas

F-Tile JESD204C Dezajno Eksample Signaloj

Tablo 15. Sistemaj Interfaco-Signaloj

Signalo	Direkto	Priskribo
Horloĝoj kaj Reset
mgmt_clk	Enigo	100 MHz-horloĝo por sistema administrado.
refclk_xcvr	Enigo	Referenca horloĝo por F-kahelo UX QUAD kaj System PLL. Ekvivalenta al datumrapideco/faktoro de 33.
refclk_core	Enigo	Kerna PLL-referenca horloĝo. Aplikas la saman horloĝfrekvencon kiel refclk_xcvr.
en_sysref	Enigo	SYSREF-signalo de ekstera SYSREF-generatoro por JESD204C Subklaso 1 efektivigo.
sysref_out	Eligo	SYSREF-signalo por JESD204C Subklaso 1 efektivigo generita per la FPGA-aparato por dezajno eksampla ligo-inicializa celo nur.

 

Signalo	Direkto	Priskribo
SPI
spi_SS_n[2:0]	Eligo	Aktiva malalta, SPI-sklavo elekta signalo.
spi_SCLK	Eligo	SPI seria horloĝo.
spi_sdio	Enigo/Eligo	Eligi datumojn de la majstro al ekstera sklavo. Enigu datumojn de ekstera sklavo al majstro.

Signalo	Direkto	Priskribo
Notu:Kiam la opcio Genera 3-Wire SPI Module estas ebligita.
spi_MISO Notu: Kiam la opcio Genera 3-Wire SPI Module ne estas ebligita.	Enigo	Enigu datumojn de ekstera sklavo al la SPI-majstro.
spi_MOSI Notu: Kiam la opcio Genera 3-Wire SPI Module ne estas ebligita.	Eligo	Eligu datumojn de SPI-majstro al la ekstera sklavo.

 

Signalo	Direkto	Priskribo
ADC / DAC
tx_seriaj_datumoj[LINK*L-1:0]	Eligo	Diferencialaj altrapidaj seriaj eligodatenoj al DAC. La horloĝo estas enigita en la seria datumfluo.
tx_serial_data_n[LINK*L-1:0]
rx_seriaj_datumoj[LINK*L-1:0]	Enigo	Diferencigaj altrapidaj seriaj enigdatenoj de ADC. La horloĝo estas reakirita de la seria datumfluo.
rx_serial_data_n[LINK*L-1:0]

 

Signalo	Direkto	Priskribo
Ĝenerala Celo I/O
gvidita_uzanto[3:0]	Eligo	Indikas la statuson por la sekvaj kondiĉoj: [0]: SPI-programado farita [1]: TX-ligo-eraro [2]: RX-ligo-eraro [3]: Eraro pri padronkontrolilo por fluantaj datumoj de Avalon
uzanto_dip[3:0]	Enigo	Enigo de DIP-ŝaltilo de uzantreĝimo: [0]: Interna seria loopback ebligas [1]: FPGA-generita SYSREF ebligas [3:2]: Rezervita

 

Signalo	Direkto	Priskribo
Ekstergrupo (OOB) kaj Statuso
rx_patchk_data_error[LINK-1:0]	Eligo	Kiam ĉi tiu signalo estas asertita, ĝi indikas padronkontrolilon detektis eraron.
rx_link_error[LINK-1:0]	Eligo	Kiam ĉi tiu signalo estas asertita, ĝi indikas ke JESD204C RX IP asertis interrompon.
tx_link_error[LINK-1:0]	Eligo	Kiam ĉi tiu signalo estas asertita, ĝi indikas, ke JESD204C TX IP asertis interrompon.
emb_lock_out	Eligo	Kiam ĉi tiu signalo estas asertita, ĝi indikas, ke JESD204C RX IP atingis EMB-seruron.
sh_lock_out	Eligo	Kiam ĉi tiu signalo estas asertita, ĝi indikas, ke JESD204C RX IP-sinkroniga kaplinio estas ŝlosita.

 

Signalo	Direkto	Priskribo
Avalon Streaming
rx_avst_valid[LINK-1:0]	Enigo	Indikas ĉu la konvertilo sampla datumoj al la aplika tavolo estas validaj aŭ nevalidaj. 0: Datumoj nevalidas 1: Datumoj validas
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Enigo	Konvertilo sample datumoj al la aplika tavolo.

F-Tile JESD204C Dezajno Eksample Kontrolaj Registroj

La dezajno F-Tile JESD204C ekzample-registroj en la ED Control-bloko uzas bajtan adreson (32 bitoj).

Tabelo 16. Dezajno Ekzample Adreso Mapo
Ĉi tiuj 32-bitaj ED Control-blokaj registroj estas en la mgmt_clk domajno.

Komponanto	Adreso
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-Kontrolo	0x0102_0000 – 0x0102_001F
PIO-Kontrolo	0x0102_0020 – 0x0102_002F
PIO-Stato	0x0102_0040 – 0x0102_004F
Restarigi Sekvencilon 0	0x0102_0100 – 0x0102_01FF
Restarigi Sekvencilon 1	0x0102_0200 – 0x0102_02FF
ED Kontrolo	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP-ricevilo PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabelo 17. Registri Aliro-Tipo kaj Difino
Ĉi tiu tabelo priskribas la registran alirspecon por Intel FPGA IP-oj.

Aliro Tipo	Difino
RO/V	Programaro nurlegebla (neniu efiko al skribo). La valoro povas varii.
RW	Programaro legas kaj resendas la nunan bitvaloron. Programaro skribas kaj metas la biton al la dezirata valoro.
RW1C	Programaro legas kaj resendas la nunan bitvaloron. Programaro skribas 0 kaj ne efikas. Programaro skribas 1 kaj purigas la biton al 0 se la bito estis agordita al 1 per aparataro. Aparataro metas la biton al 1. Softvaro klara havas pli altan prioritaton ol aparataro aro.

Tabelo 18. ED Kontrola Adreso Mapo

Ofseto	Registri Nomon
0x00	unua_ctl
0x04	rst_sts0
daŭrigis…

Ofseto	Registri Nomon
0x10	rst_sts_detektita0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tablo 19. ED Control Block Control and Status Registers

Bajto Ofseto	Registru	Nomo	Aliro	Restarigi	Priskribo
0x00	unua_ctl	unua_aserti	RW	0x0	Restarigi kontrolon. [0]: Skribu 1 por aserti restarigi. (hw_rst) Skribu 0 denove por nuligi restarigi. [31:1]: Rezervita.
0x04	rst_sts0	unua_stato	RO/V	0x0	Restarigi staton. [0]: Kerna PLL ŝlosita stato. [31:1]: Rezervita.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF-randa detektostatuso por interna aŭ ekstera SYSREF-generatoro. [0]: Valoro de 1 Indikas ke SYSREF altiĝanta rando estas detektita por subklaso 1 operacio. Programaro povas skribi 1 por forigi ĉi tiun biton por ebligi novan SYSREF-randan detekton. [31:1]: Rezervita.
0x40	sysref_ctl	sysref_contr ol	RW	Dupleksa datumvojo Unu-pafo: 0x00080	SYSREF-kontrolo. Riferu al Tabelo 10 sur paĝo 17 por pliaj informoj pri la uzado de ĉi tiu registro.
				Perioda:	Notu: La rekomencigita valoro dependas de
				0x00081	la SYSREF-tipo kaj F-Kahelo
				Gap- perioda:	JESD204C IP-datumvoja parametro-agordoj.
				0x00082
				TX aŭ RX-datenoj
				vojo
				Unu pafo:
				0x00000
				Perioda:
				0x00001
				Gapped-
				perioda:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF-statuso. Ĉi tiu registro enhavas la plej novajn agordojn de SYSREF-periodo kaj devociklo de la interna SYSREF-generatoro. Riferu al Tabelo 9 sur paĝo 16 por la jura valoro de la SYSREF-periodo kaj devociklo.
daŭrigis…

Bajto Ofseto	Registru	Nomo	Aliro	Restarigi	Priskribo
					[8:0]: SYSREF periodo. Kiam la valoro estas 0xFF, la SYSREF-periodo = 255 Kiam la valoro se 0x00, la SYSREF periodo = 256. [17:9]: SYSREF devociklo. [31:18]: Rezervita.
0x80	tst_ctl	tst_kontrolo	RW	0x0	Testkontrolo. Uzu ĉi tiun registron por ebligi malsamajn testajn ŝablonojn por la padrongeneratoro kaj kontrolilo. [1:0] = Rezervita kampo [2] = ramp_testo_ctl 1'b0 = Ebligas PRBS-ŝablongeneratoron kaj kontrolilon 1'b1 = Ebligas ramp padrongeneratoro kaj kontrolilo [31:3]: Rezervita.
0x8c	tst_err0	tst_eraro	RW1C	0x0	Erara flago por Ligilo 0. Kiam la bito estas 1'b1, ĝi indikas, ke eraro okazis. Vi devus solvi la eraron antaŭ ol skribi 1'b1 al la respektiva bito por forigi la eraran flagon. [0] = Eraro de ŝablonkontrolilo [1] = tx_link_error [2] = rx_link_error [3] = Eraro de komanda ŝablonkontrolilo [31:4]: Rezervita.

Dokumenta Reviziohistorio por la F-Khelo JESD204C Intel FPGA IP Design Example Uzantgvidilo

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
2021.10.11	21.3	1.0.0	Komenca eldono.

Dokumentoj/Rimedoj

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Uzantogvidilo F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referencoj

• Uzanto Manlibro