F-Tile JESD204C Intel FPGA IP Design Example

حول F-Tile JESD204C Intel® FPGA IP Design Example دليل المستخدم

يوفر دليل المستخدم هذا الميزات وإرشادات الاستخدام ووصفًا تفصيليًا للتصميم على سبيل المثالampملفات F-Tile JESD204C Intel® FPGA IP باستخدام أجهزة Intel Agilex™.

الجمهور المستهدف

هذه الوثيقة مخصصة لـ:

• مهندس التصميم لإجراء اختيار IP أثناء مرحلة تخطيط التصميم على مستوى النظام
• مصممو الأجهزة عند دمج IP في تصميم مستوى النظام الخاص بهم
• مهندسو التحقق من الصحة خلال مرحلة المحاكاة على مستوى النظام والتحقق من صحة الأجهزة

المستندات ذات الصلة
يسرد الجدول التالي المستندات المرجعية الأخرى المتعلقة بـ F-Tile JESD204C Intel FPGA IP.

الجدول 1. الوثائق ذات الصلة

مرجع	وصف
دليل مستخدم F-Tile JESD204C Intel FPGA IP	يوفر معلومات حول F-Tile JESD204C Intel FPGA IP.
ملاحظات إصدار F-Tile JESD204C Intel FPGA IP	يسرد التغييرات التي تم إجراؤها على F-Tile JESD204C F-Tile JESD204C في إصدار معين.
ورقة بيانات جهاز Intel Agilex	يصف هذا المستند الخصائص الكهربائية وخصائص التبديل ومواصفات التكوين والتوقيت لأجهزة Intel Agilex.

المختصرات والمسرد

الجدول 2. قائمة المختصرات

اختصار	توسع
LEMC	ساعة محلية ممتدة متعددة الكتل
FC	معدل ساعة الإطار
محول تناظري رقمي	محول من تناظري إلى رقمي
محول رقمي إلى تناظري	محول رقمي إلى تناظري
معالج الإشارة الرقمية	معالج الإشارة الرقمية
TX	جهاز الإرسال
RX	المتلقي

اختصار	توسع
مكتبة الارتباط الديناميكي	طبقة وصل البيانات
المسؤولية الاجتماعية للشركات	التحكم وتسجيل الحالة
وحدة أبحاث السوق	وحدة الساعة وإعادة الضبط
الاستخبارات والمراقبة والتقييم	يقطع خدمة روتينية
فيفو	أول من يدخل أول من يخرج
سيرديس	أداة إلغاء التسلسل
إي سي سي	رمز تصحيح الخطأ
لجنة الانتخابات الفيدرالية	تصحيح الخطأ المرسل
سير	اكتشاف خطأ واحد (في ECC، قابل للتصحيح)
دير	اكتشاف الأخطاء المزدوجة (في ECC، فادح)
بي آر بي إس	التسلسل الثنائي العشوائي الزائف
ماك	وحدة تحكم الوصول إلى الوسائط. يتضمن MAC الطبقة الفرعية للبروتوكول وطبقة النقل وطبقة ارتباط البيانات.
فيزيولوجيا	الطبقة المادية. تتضمن PHY عادةً الطبقة المادية وSERDES وبرامج التشغيل وأجهزة الاستقبال وCDR.
أجهزة الكمبيوتر الشخصية	الطبقة الفرعية للترميز المادي
سلطة النقد الفلسطينية	المرفق المادي المتوسط
ربد	تأخير المخزن المؤقت RX
UI	الفاصل الزمني للوحدة = مدة البت التسلسلي
عدد RBD	RX Buffer Delay وصول آخر حارة
تعويض RBD	فرصة إطلاق RX Buffer Delay
SH	رأس المزامنة
TL	طبقة النقل
EMIB	الجسر المضمن متعدد القوالب

الجدول 3. قائمة المسرد

شرط	وصف
جهاز المحول	محول ADC أو DAC
جهاز المنطق	FPGA أو ASIC
ثماني بتات	مجموعة من 8 بتات، تعمل كمدخل لمشفر 64/66 ومخرج من وحدة فك التشفير
عاب	مجموعة من 4 بتات وهي وحدة العمل الأساسية لمواصفات JESD204C
حاجز	رمز 66 بت تم إنشاؤه بواسطة نظام التشفير 64/66
معدل خط	معدل البيانات الفعال للارتباط التسلسلي معدل خط المسار = (Mx Sx N'x 66/64 x FC) / L
ربط الساعة	ساعة الارتباط = معدل خط المسار/66.
إطار	مجموعة من الثمانيات المتتالية التي يمكن من خلالها تحديد موضع كل ثماني بالرجوع إلى إشارة محاذاة الرتل.
إطار الساعة	ساعة نظام تعمل بمعدل الإطار، ويجب أن تكون ساعة الارتباط 1x و2x.

شرط	وصف
Sampليه لكل ساعة الإطار	Sampليه في الساعة، إجمالي قamples في ساعة الإطار لجهاز المحول.
LEMC	الساعة الداخلية تستخدم لمحاذاة حدود الكتلة المتعددة الممتدة بين الممرات وفي المراجع الخارجية (SYSREF أو الفئة الفرعية 1).
الفئة الفرعية 0	لا يوجد دعم للكمون الحتمي. يجب أن يتم تحرير البيانات فورًا عند الانحراف من حارة إلى أخرى على جهاز الاستقبال.
الفئة الفرعية 1	الكمون الحتمي باستخدام SYSREF.
رابط متعدد النقاط	روابط بين الأجهزة مع جهازين محولين أو أكثر.
ترميز 64B/66B	رمز الخط الذي يقوم بتعيين بيانات 64 بت إلى 66 بت لتشكيل كتلة. بنية البيانات على المستوى الأساسي عبارة عن كتلة تبدأ برأس مزامنة 2 بت.

الجدول 4. الرموز

شرط	وصف
L	عدد الممرات لكل جهاز محول
M	عدد المحولات لكل جهاز
F	عدد الثمانيات لكل إطار على حارة واحدة
S	عدد الثوانيampيتم نقل الملفات لكل محول واحد لكل دورة إطار
N	دقة المحول
ن'	إجمالي عدد البتات في الثانيةample في تنسيق بيانات المستخدم
CS	عدد بتات التحكم لكل تحويلample
CF	عدد كلمات التحكم لكل فترة ساعة إطارية لكل رابط
HD	تنسيق بيانات المستخدم عالي الكثافة
E	عدد الكتل المتعددة في الكتل المتعددة الموسعة

F-Tile JESD204C Intel FPGA IP Design Example دليل البدء السريع

تصميم F-Tile JESD204C Intel FPGA IP على سبيل المثالampتتميز ملفات أجهزة Intel Agilex بمنصة اختبار محاكاة وتصميم أجهزة يدعم التجميع واختبار الأجهزة.
يمكنك إنشاء تصميم F-Tile JESD204C على سبيل المثالampمن خلال كتالوج IP في برنامج Intel Quartus® Prime Pro Edition.

الشكل 1. التنمية Stagوفاق للتصميم السابقample

مثال على التصميمampلو مخطط كتلة

الشكل 2. تصميم F-Tile JESD204C Exampلو مخطط كتلة رفيع المستوى

التصميم السابقampيتكون لو من الوحدات التالية:

• نظام مصمم المنصة
  • F-تايل JESD204C إنتل FPGA IP
  • JTAG إلى جسر أفالون ماستر
  • وحدة تحكم الإدخال/الإخراج المتوازي (PIO).
  • واجهة المنفذ التسلسلي (SPI) - الوحدة الرئيسية - IOPLL
  • مولد سيسريف
  • Exampلو ديزاين (ED) التحكم في المسؤولية الاجتماعية للشركات
  • إعادة تعيين التسلسل
• نظام PLL
• مولد الأنماط
• مدقق الأنماط

الجدول 5. مثال على التصميمampوحدات لو

عناصر	وصف
نظام مصمم المنصة	يقوم نظام مصمم النظام الأساسي بإنشاء مثيل لمسار بيانات F-Tile JESD204C IP والأجهزة الطرفية الداعمة.
F-تايل JESD204C إنتل FPGA IP	يحتوي هذا النظام الفرعي لمصمم النظام الأساسي على عناوين IP TX وRX F-Tile JESD204C التي تم إنشاء مثيل لها مع PHY المزدوج.
JTAG إلى جسر أفالون ماستر	يوفر هذا الجسر وصول مضيف وحدة تحكم النظام إلى عنوان IP المعين للذاكرة في التصميم من خلال منفذ JTAG واجهة.
وحدة تحكم الإدخال/الإخراج المتوازي (PIO).	توفر وحدة التحكم هذه واجهة معينة للذاكرة لـ sampling وقيادة منافذ الإدخال/الإخراج للأغراض العامة.
سيد SPI	تعالج هذه الوحدة النقل التسلسلي لبيانات التكوين إلى واجهة SPI على طرف المحول.
مولد سيسريف	يستخدم مولد SYSREF ساعة الارتباط كساعة مرجعية ويقوم بإنشاء نبضات SYSREF لـ F-Tile JESD204C IP. ملحوظة: هذا التصميم السابقampيستخدم le مولد SYSREF لتوضيح تهيئة رابط F-Tile JESD204C IP المزدوج. في تطبيق مستوى النظام F-Tile JESD204C للفئة الفرعية 1، يجب عليك إنشاء SYSREF من نفس مصدر ساعة الجهاز.
IOPLL	هذا التصميم السابقampيستخدم le IOPLL لإنشاء ساعة مستخدم لنقل البيانات إلى F-Tile JESD204C IP.
إد التحكم المسؤولية الاجتماعية للشركات	توفر هذه الوحدة التحكم في اكتشاف SYSREF وحالته، والتحكم في نمط الاختبار وحالته.
إعادة تعيين التسلسل	هذا التصميم السابقampيتكون le من جهازي تسلسل لإعادة التعيين: إعادة تعيين التسلسل 0 — يعالج إعادة التعيين إلى مجال تدفق TX/RX Avalon®، ومجال Avalon المعين للذاكرة، وPLL الأساسي، وTX PHY، وTX core، ومولد SYSREF. إعادة تعيين التسلسل 1 - يعالج إعادة التعيين إلى RX PHY وRX الأساسية.
نظام PLL	مصدر الساعة الأساسي لـ F-tile hard IP وEMIB.
مولد الأنماط	يقوم منشئ النمط بإنشاء PRBS أو ramp نمط.
مدقق الأنماط	يتحقق مدقق النمط من PRBS أو ramp تم استلام النمط، ووضع علامة على خطأ عندما يجد عدم تطابق في البياناتampليه.

متطلبات البرمجيات

تستخدم Intel البرنامج التالي لاختبار التصميم على سبيل المثالampالملفات في نظام Linux:

• برنامج Intel Quartus Prime Pro Edition
• محاكي Questa*/ModelSim* أو VCS*/VCS MX

توليد التصميم

لتوليد التصميم السابقample من محرر معلمة IP:

1. قم بإنشاء مشروع يستهدف عائلة أجهزة Intel Agilex F-tile وحدد الجهاز المطلوب.
2. في كتالوج IP، الأدوات ➤ كتالوج IP، حدد F-Tile JESD204C Intel FPGA IP.
3. حدد اسم المستوى الأعلى والمجلد الخاص بتنوع IP المخصص الخاص بك. انقر فوق موافق. يضيف محرر المعلمة المستوى الأعلى .ip file إلى المشروع الحالي تلقائيًا. إذا طُلب منك إضافة ملف .ip يدويًا file إلى المشروع، انقر فوق المشروع ➤ إضافة/إزالة Files في Project لإضافة ملف file.
4. تحت السابقينampعلامة التبويب تصميم، حدد التصميم على سبيل المثالampمعلمات le كما هو موضح في Design Exampلو المعلمات.
5. انقر فوق إنشاء Exampلو التصميم.

البرنامج يولد كل التصميم fileق في الدلائل الفرعية. هؤلاء fileمطلوبة لتشغيل المحاكاة والتجميع.

مثال على التصميمampلو المعلمات
يشتمل محرر معلمات F-Tile JESD204C Intel FPGA IP على Exampعلامة التبويب "تصميم" لتتمكن من تحديد معلمات معينة قبل إنشاء التصميم على سبيل المثالampليه.

الجدول 6. المعلمات في السابقampعلامة التبويب لو التصميم

المعلمة	خيارات	وصف
حدد التصميم	التحكم في وحدة تحكم النظام لا أحد	حدد عنصر التحكم في وحدة تحكم النظام للوصول إلى التصميم على سبيل المثالampمسار البيانات من خلال وحدة تحكم النظام.
محاكاة	في ، قبالة	قم بتشغيل IP لإنشاء ما يلزم fileالصورة لمحاكاة التصميم السابقينampليه.
توليف	في ، قبالة	قم بتشغيل IP لإنشاء ما يلزم files لتجميع Intel Quartus Prime وعرض الأجهزة.
تنسيق HDL (للمحاكاة)	فيريلوج VDHL	حدد تنسيق HDL لـ RTL fileق للمحاكاة.
تنسيق HDL (للتوليف)	فيريلوج فقط	حدد تنسيق HDL لـ RTL fileق للتوليف.

المعلمة	خيارات	وصف
قم بإنشاء وحدة SPI ذات 3 أسلاك	في ، قبالة	قم بالتشغيل لتمكين واجهة SPI ذات 3 أسلاك بدلاً من 4 أسلاك.
وضع سيسريف	ضربة واحدة دورية دورية متباعدة	حدد ما إذا كنت تريد أن تكون محاذاة SYSREF في وضع نبضة واحدة أو دورية أو دورية ذات فجوات، بناءً على متطلبات التصميم ومرونة التوقيت. لقطة واحدة — حدد هذا الخيار لتمكين SYSREF من أن يكون وضع نبضة واحدة. قيمة بت تسجيل sysref_ctrl[17] هي 0. بعد إلغاء تعيين F-Tile JESD204C IP، قم بتغيير قيمة سجل sysref_ctrl[17] من 0 إلى 1، ثم إلى 0، لنبضة SYSREF لمرة واحدة. دوري — يحتوي SYSREF في الوضع الدوري على دورة عمل تبلغ 50:50. فترة SYSREF هي E*SYSREF_MULP. دورية متباعدة - يحتوي SYSREF على دورة عمل قابلة للبرمجة ذات دقة تبلغ دورة ساعة ارتباط واحدة. فترة SYSREF هي E*SYSREF_MULP. بالنسبة لإعداد دورة العمل خارج النطاق، يجب أن تستنتج كتلة توليد SYSREF تلقائيًا دورة عمل 1:50. ارجع إلى سيسريف مولد كهربائي قسم لمزيد من المعلومات حول SYSREF فترة.
اختر اللوحة	لا أحد	حدد اللوحة للتصميم السابقampليه. لا شيء—يستبعد هذا الخيار جوانب الأجهزة الخاصة بالتصميم، على سبيل المثالampلو. سيتم تعيين جميع تعيينات الدبوس على دبابيس افتراضية.
نمط الاختبار	بربس-7 بربس-9 بربس-15 بربس-23 Ramp	حدد مولد النمط ونمط اختبار المدقق. مولد الأنماط - يدعم JESD204C مولد أنماط PRBS لكل بياناتampلو. وهذا يعني أن عرض البيانات هو خيار N+CS. يعد مولد ومدقق نمط PRBS مفيدًا لإنشاء البياناتampالتحفيز للاختبار وهو غير متوافق مع وضع اختبار PRBS على محول ADC/DAC. Ramp مولد الأنماط - تعمل طبقة الارتباط JESD204C بشكل طبيعي ولكن يتم تعطيل النقل لاحقًا ويتم تجاهل الإدخال من المنسق. ينقل كل حارة دفقًا ثمانيًا متطابقًا يزيد من 0x00 إلى 0xFF ثم يتكرر. رamp يتم تمكين اختبار النمط بواسطة prbs_test_ctl. مدقق نمط PRBS - JESD204C جهاز تشويش إذاعي PRBS متزامن ذاتيًا ومن المتوقع أنه عندما يكون قلب IP قادرًا على فك تشفير الارتباط، تكون بذرة التخليط متزامنة بالفعل. ستستغرق بذور تخليط PRBS 8 ثمانيات للتهيئة الذاتية. Ramp مدقق الأنماط - يعد تخليط JESD204C متزامنًا ذاتيًا، ومن المتوقع أنه عندما يكون قلب IP قادرًا على فك تشفير الارتباط، تكون بذرة التخليط متزامنة بالفعل. يتم تحميل أول ثماني بتات صالحة كـ ramp القيمة البدائية. يجب أن تزيد البيانات اللاحقة حتى 0xFF وتنتقل إلى 0x00. رamp يجب أن يتحقق مدقق النمط من وجود نمط متطابق في جميع الممرات.
تمكين الاسترجاع التسلسلي الداخلي	في ، قبالة	حدد الاسترجاع التسلسلي الداخلي.
تمكين قناة القيادة	في ، قبالة	حدد نمط قناة الأوامر.

بنية الدليل
تصميم F-Tile JESD204C على سبيل المثالampتحتوي الدلائل التي تم إنشاؤها fileق للتصميم السابقampليز.

الشكل 3. هيكل الدليل لـ F-Tile JESD204C Intel Agilex Design Example

الجدول 7. الدليل Files

المجلدات	Files
إد/رتل	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys Altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
محاكاة / معلمه	modelsim_sim.tcl tb_top_waveform.do
محاكاة / ملخص	فكسس vcs_sim.sh tb_top_wave_ed.do com.vcsmx vcsmx_sim.sh tb_top_wave_ed.do

محاكاة مثال التصميمampلو Testbench

التصميم السابقampيحاكي le testbench التصميم الذي تم إنشاؤه.

الشكل 4. الإجراء

لمحاكاة التصميم، قم بالخطوات التالية:

1. قم بتغيير دليل العمل إلىample_design_directory>/المحاكاة/ .
2. في سطر الأوامر، قم بتشغيل البرنامج النصي للمحاكاة. يوضح الجدول أدناه أوامر تشغيل المحاكيات المدعومة.

محاكي	يأمر
كويستا/موديلسيم	vsim -domodelsim_sim.tcl
	vsim -c -domodelsim_sim.tcl (بدون واجهة المستخدم الرسومية Questa/ ModelSim)
نظام التحكم في الإصدار	ش vcs_sim.sh
في سي إس إم إكس	ش vcsmx_sim.sh

تنتهي المحاكاة برسائل تشير إلى ما إذا كان التشغيل ناجحًا أم لا.

الشكل 5. المحاكاة الناجحة
يوضح هذا الشكل رسالة المحاكاة الناجحة لمحاكي VCS.

تجميع مثال التصميمample

لتجميع السابقين التجميع فقطampمشروع le ، اتبع الخطوات التالية:

1. تأكد من تصميم التجميع على سبيل المثالampجيل كامل.
2. في برنامج Intel Quartus Prime Pro Edition، افتح مشروع Intel Quartus Prime Pro Editionampدليل le_design_>/ed/quartus.
3. في قائمة المعالجة ، انقر فوق بدء التحويل البرمجي.

وصف تفصيلي للتصميم F-Tile JESD204C Example

تصميم F-Tile JESD204C على سبيل المثالampيوضح le وظيفة تدفق البيانات باستخدام وضع الاسترجاع.
يمكنك تحديد إعدادات المعلمات التي تختارها وإنشاء التصميم على سبيل المثالampليه.
التصميم السابقampيتوفر le فقط في الوضع المزدوج لكل من متغير Base وPHY. يمكنك اختيار متغير Base فقط أو PHY فقط ولكن IP سينشئ التصميم على سبيل المثالampجنيه لكل من Base وPHY.

ملحوظة:  قد تفشل بعض تكوينات معدل البيانات المرتفع في التوقيت. لتجنب فشل التوقيت، فكر في تحديد قيمة مضاعف تردد ساعة الإطار الأقل (FCLK_MULP) في علامة التبويب "التكوينات" في محرر معلمات F-Tile JESD204C Intel FPGA IP.

مكونات النظام

تصميم F-Tile JESD204C على سبيل المثالampيوفر le تدفق تحكم قائم على البرامج يستخدم وحدة التحكم الصلبة مع أو بدون دعم وحدة تحكم النظام.

التصميم السابقampيتيح le الارتباط التلقائي في أوضاع الاسترجاع الداخلية والخارجية.

JTAG إلى جسر أفالون الرئيسي
يTAG يوفر Avalon Master Bridge اتصالاً بين النظام المضيف للوصول إلى F-Tile JESD204C IP المعين للذاكرة وتحكم IP الطرفي وسجلات الحالة من خلال JTAG واجهة.

الشكل 6. النظام مع JTAG إلى أفالون ماستر بريدج كور

ملحوظة:  يجب أن تكون ساعة النظام أسرع مرتين على الأقل من ساعة JTAG ساعة. ساعة النظام هي mgmt_clk (100 ميجا هرتز) في هذا التصميم على سبيل المثالampليه.

الإدخال/الإخراج المتوازي (PIO) الأساسية
يوفر قلب الإدخال/الإخراج المتوازي (PIO) مع واجهة Avalon واجهة معيّنة للذاكرة بين منفذ تابع معيّن للذاكرة من Avalon ومنافذ الإدخال/الإخراج للأغراض العامة. تتصل منافذ الإدخال/الإخراج إما بمنطق المستخدم الموجود على الشريحة، أو بدبابيس الإدخال/الإخراج التي تتصل بأجهزة خارجية لـ FPGA.

الشكل 7. PIO Core مع منافذ الإدخال ومنافذ الإخراج ودعم IRQ
بشكل افتراضي، يقوم مكون مصمم النظام الأساسي بتعطيل خط خدمة المقاطعة (IRQ).

يتم تعيين منافذ الإدخال/الإخراج PIO عند المستوى الأعلى من HDL file (حالة io_ لمنافذ الإدخال، وتحكم io_ لمنافذ الإخراج).

يصف الجدول أدناه اتصال الإشارة لمنافذ الإدخال/الإخراج الخاصة بالحالة والتحكم بمفتاح DIP ومؤشر LED الموجود في مجموعة التطوير.

جدول 8. منافذ الإدخال/الإخراج الأساسية لـ PIO

ميناء	قليل	إشارة
Out_port	0	تمت برمجة USER_LED SPI
	31:1	محجوز
In_port	0	USER_DIP تمكين الاسترجاع التسلسلي الداخلي إيقاف التشغيل = 1 تشغيل = 0
	1	تمكين SYSREF الذي تم إنشاؤه بواسطة USER_DIP FPGA إيقاف = 1 تشغيل = 0
	31:2	محجوز.

SPI ماستر
تعد وحدة SPI الرئيسية مكونًا قياسيًا لمصمم النظام الأساسي في مكتبة IP Catalog القياسية. تستخدم هذه الوحدة بروتوكول SPI لتسهيل تكوين المحولات الخارجية (على سبيل المثالample وADC وDAC ومولدات الساعة الخارجية) عبر مساحة تسجيل منظمة داخل هذه الأجهزة.

يحتوي SPI الرئيسي على واجهة Avalon المعينة للذاكرة والتي تتصل بـ Avalon master (JTAG إلى جسر Avalon الرئيسي) عبر التوصيل البيني المعين للذاكرة من Avalon. يتلقى سيد SPI تعليمات التكوين من Avalon master.

تتحكم وحدة SPI الرئيسية في ما يصل إلى 32 تابعًا مستقلاً لـ SPI. تم تكوين معدل الباود SCLK إلى 20 ميجا هرتز (مقسم على 5).
تم تكوين هذه الوحدة على واجهة ذات 4 أسلاك وعرض 24 بت. إذا تم تحديد خيار إنشاء وحدة SPI ذات 3 أسلاك، فسيتم إنشاء وحدة نمطية إضافية لتحويل إخراج 4 أسلاك لوحدة SPI الرئيسية إلى 3 أسلاك.

IOPLL
يقوم IOPLL بإنشاء الساعة المطلوبة لإنشاءframe_clk وlink_clk. الساعة المرجعية لـ PLL قابلة للتكوين ولكنها تقتصر على معدل/عامل البيانات 33.

• للتصميم السابقينample الذي يدعم معدل بيانات يبلغ 24.33024 جيجابت في الثانية، ومعدل الساعة لـframe_clk وlink_clk هو 368.64 ميجاهرتز.
• للتصميم السابقينample الذي يدعم معدل بيانات يبلغ 32 جيجابت في الثانية، ومعدل الساعة لـframe_clk وlink_clk هو 484.848 ميجاهرتز.

مولد سيسريف
SYSREF هي إشارة توقيت مهمة لمحولات البيانات مع واجهة F-Tile JESD204C.

مولد SYSREF في التصميم السابقampيتم استخدام le ​​لغرض العرض التوضيحي لتهيئة رابط IP مزدوج JESD204C فقط. في تطبيق مستوى النظام JESD204C من الفئة الفرعية 1، يجب عليك إنشاء SYSREF من نفس مصدر ساعة الجهاز.

بالنسبة لـ F-Tile JESD204C IP، يحدد مضاعف SYSREF (SYSREF_MULP) الخاص بسجل التحكم SYSREF فترة SYSREF، وهي عدد صحيح مضاعف للمعلمة E.

يجب عليك التأكد من E*SYSREF_MULP ≥16. على سبيل المثالample، إذا كانت E=1، فيجب أن يكون الإعداد القانوني لـ SYSREF_MULP ضمن 1–16، وإذا كانت E=3، فيجب أن يكون الإعداد القانوني لـ SYSREF_MULP ضمن 1–5.

ملحوظة:  إذا قمت بتعيين SYSREF_MULP خارج النطاق، فسيقوم منشئ SYSREF بإصلاح الإعداد على SYSREF_MULP=1.
يمكنك تحديد ما إذا كنت تريد أن يكون نوع SYSREF عبارة عن نبضة واحدة أو دورية أو دورية متقطعة من خلال Exampعلامة التبويب Design في محرر معلمات F-Tile JESD204C Intel FPGA IP.

الجدول 9. Exampملفات عداد SYSREF الدوري والمفجو

E	SYSREF_MULP	فترة سيسريف (E*SYSREF_MULP* 32)	دورة العمل	وصف
1	1	32	1..31 (قابل للبرمجة)	دورية متباعدة
1	1	32	16 (مُثَبَّت)	دورية
1	2	64	1..63 (قابل للبرمجة)	دورية متباعدة
1	2	64	32 (مُثَبَّت)	دورية
1	16	512	1..511 (قابل للبرمجة)	دورية متباعدة
1	16	512	256 (مُثَبَّت)	دورية
2	3	19	1..191 (قابل للبرمجة)	دورية متباعدة
2	3	192	96 (مُثَبَّت)	دورية
2	8	512	1..511 (قابل للبرمجة)	دورية متباعدة
2	8	512	256 (مُثَبَّت)	دورية
2	9 (غير قانوني)	64	32 (مُثَبَّت)	دورية متباعدة
2	9 (غير قانوني)	64	32 (مُثَبَّت)	دورية

 

الجدول 10. سجلات التحكم SYSREF
يمكنك إعادة تكوين سجلات التحكم SYSREF ديناميكيًا إذا كان إعداد التسجيل مختلفًا عن الإعداد الذي حددته عند إنشاء التصميم السابقampلو. قم بتكوين سجلات SYSREF قبل أن يتم إعادة تعيين F-Tile JESD204C Intel FPGA IP. إذا قمت بتحديد مولد SYSREF الخارجي من خلال
sysref_ctrl[7] بت التسجيل، يمكنك تجاهل إعدادات نوع SYSREF والمضاعف ودورة العمل والمرحلة.

أجزاء	القيمة الافتراضية	وصف
sysref_ctrl[1:0]	2'b00: طلقة واحدة 2'b01: دوري 2'b10: دورية متقطعة	نوع سيسريف. تعتمد القيمة الافتراضية على إعداد وضع SYSREF في ملف Exampتصميم علامة التبويب في محرر معلمات F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	مضاعف SYSREF. ينطبق هذا الحقل SYSREF_MULP على نوع SYSREF الدوري والمتقطع. يجب عليك تكوين القيمة المضاعفة للتأكد من أن قيمة E*SYSREF_MULP تتراوح بين 1 إلى 16 قبل عدم إعادة تعيين F-Tile JESD204C IP. إذا كانت قيمة E*SYSREF_MULP خارج هذا النطاق، فستكون القيمة المضاعفة الافتراضية هي 5'b00001.
sysref_ctrl[7]	مسار البيانات المزدوج: 1'b1 مسار بيانات Simplex TX أو RX: 1'b0	حدد SYSREF. تعتمد القيمة الافتراضية على إعداد مسار البيانات في الملف Exampعلامة التبويب Design في محرر معلمات F-Tile JESD204C Intel FPGA IP. 0: Simplex TX أو RX (SYSREF خارجي) 1: دوبلكس (SYSREF داخلي)
sysref_ctrl[16:8]	9'h0	دورة عمل SYSREF عندما يكون نوع SYSREF دوريًا أو دوريًا مفصولاً. يجب عليك تكوين دورة العمل قبل أن يتم إعادة ضبط F-Tile JESD204C IP. الحد الأقصى للقيمة = (E*SYSREF_MULP*32)-1 على سبيل المثالampعلى: 50% دورة العمل = (E*SYSREF_MULP*32)/2 تكون دورة العمل الافتراضية 50% إذا لم تقم بتكوين حقل التسجيل هذا، أو إذا قمت بتكوين حقل التسجيل إلى 0 أو أكثر من الحد الأقصى للقيمة المسموح بها.
sysref_ctrl[17]	1'b0	التحكم اليدوي عندما يكون نوع SYSREF طلقة واحدة. اكتب 1 لضبط إشارة SYSREF على القيمة العالية. اكتب 0 لضبط إشارة SYSREF على مستوى منخفض. تحتاج إلى كتابة 1 ثم 0 لإنشاء نبضة SYSREF في وضع اللقطة الواحدة.
sysref_ctrl[31:18]	22'h0	محجوز.

إعادة ضبط التسلسلات
هذا التصميم السابقampيتكون le من جهازي تسلسل لإعادة التعيين:

• إعادة تعيين التسلسل 0 — يعالج إعادة التعيين إلى مجال تدفق TX/RX Avalon، ومجال Avalon المعين للذاكرة، وPLL الأساسي، وTX PHY، وTX core، ومولد SYSREF.
• إعادة تعيين التسلسل 1 - يعالج إعادة التعيين إلى RX PHY وRX Core.

3 أسلاك SPI
هذه الوحدة اختيارية لتحويل واجهة SPI إلى 3 أسلاك.

نظام PLL
يحتوي F-tile على ثلاثة PLLs للنظام على متن الطائرة. تعد PLLs الخاصة بالنظام مصدر الساعة الأساسي لـ IP الثابت (MAC وPCS وFEC) وعبور EMIB. وهذا يعني أنه عند استخدام وضع تسجيل الوقت PLL للنظام، لا يتم تسجيل الكتل بواسطة ساعة PMA ولا تعتمد على ساعة قادمة من قلب FPGA. يقوم كل نظام PLL بإنشاء الميقاتية المرتبطة بواجهة تردد واحدة فقط. على سبيل المثالampإذا، فأنت بحاجة إلى اثنين من PLLs للنظام لتشغيل واجهة واحدة بتردد 1 جيجاهرتز وواجهة واحدة بتردد 500 ميجاهرتز. يتيح لك استخدام نظام PLL استخدام كل حارة بشكل مستقل دون أن يؤثر تغيير ساعة الحارة على الحارة المجاورة.
يمكن لكل نظام PLL استخدام أي واحدة من الساعات المرجعية الثمانية FGT. يمكن لـ PLLs الخاصة بالنظام مشاركة ساعة مرجعية أو الحصول على ساعات مرجعية مختلفة. يمكن لكل واجهة اختيار نظام PLL الذي تستخدمه، ولكن بمجرد اختياره، يتم إصلاحه، ولا يمكن إعادة تشكيله باستخدام إعادة التكوين الديناميكي.

معلومات ذات صلة
بنية F-tile ودليل مستخدم PMA وFEC Direct PHY IP

مزيد من المعلومات حول وضع تسجيل الوقت PLL للنظام في أجهزة Intel Agilex F-tile.

مولد الأنماط والمدقق
يعد منشئ النمط والمدقق مفيدًا لإنشاء البياناتampLes والمراقبة لأغراض الاختبار.
الجدول 11. مولد الأنماط المدعوم

مولد الأنماط	وصف
مولد نمط PRBS	تصميم F-Tile JESD204C على سبيل المثالampيدعم مولد نمط PRBS الدرجة التالية من متعددات الحدود: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp مولد النمط	ال رamp تزداد قيمة النمط بمقدار 1 لكل ثانية لاحقةample بعرض المولد N، ويتدحرج إلى 0 عندما تكون جميع البتات في sampلو هي 1. تمكين صamp مولد النمط عن طريق كتابة 1 إلى بت 2 من سجل tst_ctl الخاص بكتلة التحكم ED.
قناة القيادة صamp مولد النمط	تصميم F-Tile JESD204C على سبيل المثالampيدعم قناة الأوامر ramp مولد النمط لكل حارة. صamp تزداد قيمة النمط بمقدار 1 لكل 6 بتات من كلمات الأوامر. بذرة البداية عبارة عن نمط متزايد عبر جميع الممرات.

الجدول 12. مدقق الأنماط المدعوم

مدقق الأنماط	وصف
مدقق نمط PRBS	تتم مزامنة بذرة التخليط في فاحص النمط ذاتيًا عندما يحقق F-Tile JESD204C IP محاذاة منحرفة. يتطلب مدقق النمط 8 ثمانيات حتى تتم مزامنة البذور المخلوطة ذاتيًا.
Ramp مدقق النمط	أول بيانات صالحة قampيتم تحميل le لكل محول (M) كقيمة أولية لـ ramp نمط. البيانات اللاحقة قampيجب أن تزيد قيم les بمقدار 1 في كل دورة ساعة حتى الحد الأقصى ثم تتدحرج إلى 0.

مدقق الأنماط	وصف
	على سبيل المثالample، عندما يكون S=1 وN=16 وWIDTH_MULP = 2، يكون عرض البيانات لكل محول هو S * WIDTH_MULP * N = 32. الحد الأقصى للبيانات sampقيمة لو هي 0xFFFF. صamp يتحقق مدقق الأنماط من تلقي أنماط متطابقة عبر جميع المحولات.
قناة القيادة صamp مدقق النمط	تصميم F-Tile JESD204C على سبيل المثالampيدعم قناة الأوامر ramp مدقق النمط. يتم تحميل كلمة الأمر الأولى (6 بتات) المستلمة كقيمة أولية. يجب أن تزيد كلمات الأمر اللاحقة في نفس المسار بما يصل إلى 0x3F وتنتقل إلى 0x00. قناة الأمر ramp يتحقق مدقق النمط من أجل ramp الأنماط في جميع الممرات.

F-Tile JESD204C TX وRX IP
هذا التصميم السابقampيسمح لك le بتكوين كل TX/RX في الوضع البسيط أو الوضع المزدوج.
تسمح التكوينات المزدوجة بعرض وظيفة IP باستخدام الاسترجاع التسلسلي الداخلي أو الخارجي. لم يتم تحسين مسؤوليات الشركات (CSRs) داخل IP للسماح بالتحكم في IP ومراقبة الحالة.

F-Tile JESD204C تصميم Exampالساعة وإعادة الضبط

تصميم F-Tile JESD204C على سبيل المثالampيحتوي le على مجموعة من إشارات الساعة وإعادة الضبط.

الجدول 13.مثال على التصميمampلو الساعات

إشارة الساعة	اتجاه	وصف
mgmt_clk	مدخل	الساعة التفاضلية LVDS بتردد 100 ميجا هرتز.
refclk_xcvr	مدخل	ساعة مرجعية لجهاز الإرسال والاستقبال مع تردد معدل/عامل البيانات 33.
refclk_core	مدخل	الساعة المرجعية الأساسية بنفس التردد refclk_xcvr.
in_sysref	مدخل	إشارة سيسريف. الحد الأقصى لتردد SYSREF هو معدل البيانات/(66x32xE).
sysref_out	الناتج
txlink_clk rxlink_clk	داخلي	ساعة وصلة TX و RX بتردد معدل البيانات/66.
txframe_clk rxframe_clk	داخلي	ساعة إطارية TX وRX بتردد معدل البيانات/33 (FCLK_MULP=2) ساعة إطارية TX وRX بتردد معدل البيانات/66 (FCLK_MULP=1)
tx_fclk rx_fclk	داخلي	ساعة الطور TX وRX بتردد معدل البيانات/66 (FCLK_MULP=2) تكون ساعة الطور TX وRX عالية دائمًا (1'b1) عندما يكون FCLK_MULP=1
spi_SCLK	الناتج	ساعة معدل الباود SPI بتردد 20 ميجاهرتز.

عند تحميل التصميم السابقampإذا تم إدخاله إلى جهاز FPGA، فإن حدث ninit_done الداخلي يضمن أن JTAG تمت إعادة تعيين جسر Avalon Master بالإضافة إلى جميع الكتل الأخرى.

يتمتع مولد SYSREF بإعادة ضبط مستقلة لإدخال علاقة غير متزامنة مقصودة لساعتي txlink_clk وrxlink_clk. تعد هذه الطريقة أكثر شمولاً في محاكاة إشارة SYSREF من شريحة ساعة خارجية.

الجدول 14. مثال على التصميمampإعادة تعيين

إعادة تعيين الإشارة	اتجاه	وصف
global_rst_n	مدخل	اضغط على زر إعادة الضبط الشامل لجميع الكتل، باستثناء JTAG إلى جسر أفالون ماستر.
ninit_done	داخلي	الإخراج من إعادة تعيين الإصدار IP لـ JTAG إلى جسر أفالون ماستر.
edctl_rst_n	داخلي	تتم إعادة ضبط كتلة التحكم ED بواسطة JTAG إلى جسر أفالون ماستر. لا يقوم المنفذان hw_rst وglobal_rst_n بإعادة تعيين كتلة التحكم في ED.
hw_rst	داخلي	قم بتأكيد وإلغاء تأكيد hw_rst عن طريق الكتابة إلى سجل rst_ctl الخاص بكتلة التحكم ED. يتم التأكيد mgmt_rst_in_n عندما يتم التأكيد على hw_rst.
mgmt_rst_in_n	داخلي	إعادة تعيين واجهات Avalon المعينة للذاكرة لعناوين IP المختلفة ومدخلات أجهزة إعادة تعيين التسلسل:  j20c_reconfig_reset لـ F-Tile JESD204C IP مزدوج Native PHY spi_rst_n لـ SPI الرئيسي pio_rst_n لحالة PIO والتحكم فيها منفذ إعادة تعيين_in0 لإعادة ضبط جهاز التسلسل 0 و1 يؤكد المنفذ global_rst_n أو hw_rst أو edctl_rst_n على إعادة التعيين على mgmt_rst_in_n.
sysref_rst_n	داخلي	إعادة تعيين لكتلة مولد SYSREF في كتلة التحكم ED باستخدام منفذ إعادة تعيين جهاز التسلسل 0set_out2. يقوم منفذ إعادة تعيين جهاز التسلسل 0set_out2 بإلغاء إعادة التعيين إذا تم قفل PLL الأساسي.
core_pll_rst	داخلي	يعيد ضبط PLL الأساسي من خلال منفذ إعادة ضبط جهاز التسلسل 0set_out0. تتم إعادة تعيين PLL الأساسي عند تأكيد إعادة التعيين mgmt_rst_in_n.
j204c_tx_avs_rst_n	داخلي	يعيد تعيين واجهة F-Tile JESD204C TX Avalon المعينة للذاكرة من خلال جهاز إعادة تعيين التسلسل 0. تؤكد واجهة TX Avalon المعينة للذاكرة عند تأكيد mgmt_rst_in_n.
j204c_rx_avs_rst_n	داخلي	يعيد تعيين واجهة F-Tile JESD204C TX Avalon المعينة للذاكرة من خلال جهاز إعادة تعيين التسلسل 1. تؤكد واجهة RX Avalon المعينة للذاكرة عند تأكيد mgmt_rst_in_n.
j204c_tx_rst_n	داخلي	يعيد تعيين رابط F-Tile JESD204C TX وطبقات النقل في مجالات txlink_clk وtxframe_clk. يقوم منفذ إعادة تعيين جهاز التسلسل 0set_out5 بإعادة تعيين j204c_tx_rst_n. يتم إلغاء إعادة التعيين هذه إذا تم قفل PLL الأساسي، وتم تأكيد الإشارات tx_pma_ready وtx_ready.
j204c_rx_rst_n	داخلي	يعيد ضبط رابط F-Tile JESD204C RX وطبقات النقل في مجالات rxlink_clk وrxframe_clk.

إعادة تعيين الإشارة	اتجاه	وصف
		يقوم منفذ إعادة تعيين جهاز التسلسل 1set_out4 بإعادة تعيين j204c_rx_rst_n. يتم إلغاء إعادة التعيين هذه إذا تم قفل PLL الأساسي، وتم التأكيد على إشارات rx_pma_ready وrx_ready.
j204c_tx_rst_ack_n	داخلي	إعادة ضبط إشارة المصافحة باستخدام j204c_tx_rst_n.
j204c_rx_rst_ack_n	داخلي	إعادة ضبط إشارة المصافحة باستخدام j204c_rx_rst_n.

الشكل 8. مخطط التوقيت للتصميم السابقampإعادة تعيين

F-Tile JESD204C تصميم Exampلو الإشارات

الجدول 15. إشارات واجهة النظام

إشارة	اتجاه	وصف
الساعات وإعادة تعيين
mgmt_clk	مدخل	ساعة 100 ميجاهرتز لإدارة النظام.
refclk_xcvr	مدخل	الساعة المرجعية لـ F-tile UX QUAD ونظام PLL. يعادل معدل/عامل البيانات 33.
refclk_core	مدخل	الساعة المرجعية الأساسية PLL. يطبق نفس تردد الساعة مثل refclk_xcvr.
in_sysref	مدخل	إشارة SYSREF من مولد SYSREF الخارجي لتنفيذ JESD204C Subclass 1.
sysref_out	الناتج	إشارة SYSREF لتطبيق JESD204C Subclass 1 التي تم إنشاؤها بواسطة جهاز FPGA للتصميم على سبيل المثالampغرض تهيئة الرابط فقط.

 

إشارة	اتجاه	وصف
إس بي آي
spi_SS_n[2:0]	الناتج	إشارة اختيار منخفضة نشطة، SPI تابعة.
spi_SCLK	الناتج	الساعة التسلسلية SPI.
spi_sdio	الإدخال/الإخراج	إخراج البيانات من السيد إلى الرقيق الخارجي. إدخال البيانات من الرقيق الخارجي إلى الرئيسي.

إشارة	اتجاه	وصف
ملحوظة:عند تمكين خيار إنشاء وحدة SPI ذات 3 أسلاك.
spi_MISO ملحوظة: عند عدم تمكين خيار إنشاء وحدة SPI ذات 3 أسلاك.	مدخل	إدخال البيانات من الرقيق الخارجي إلى SPI الرئيسي.
spi_MOSI ملحوظة: عند عدم تمكين خيار إنشاء وحدة SPI ذات 3 أسلاك.	الناتج	إخراج البيانات من SPI الرئيسي إلى الرقيق الخارجي.

 

إشارة	اتجاه	وصف
ADC / DAC
tx_serial_data[LINK*L-1:0]	الناتج	بيانات الإخراج التسلسلي التفاضلي عالي السرعة إلى DAC. الساعة مضمنة في دفق البيانات التسلسلية.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	مدخل	بيانات الإدخال التسلسلي التفاضلي عالي السرعة من ADC. يتم استرداد الساعة من دفق البيانات التسلسلية.
rx_serial_data_n[LINK*L-1:0]

 

إشارة	اتجاه	وصف
إدخال وإخراج للأغراض العامة
user_led [3: 0]	الناتج	يشير إلى حالة الحالات التالية: [0]: تمت برمجة SPI [1]: خطأ في رابط TX [2]: خطأ في رابط RX [3]: خطأ في مدقق النمط لبيانات تدفق Avalon
user_dip[3:0]	مدخل	وضع المستخدم إدخال مفتاح DIP: [0]: تمكين الاسترجاع التسلسلي الداخلي [1]: تمكين SYSREF الذي تم إنشاؤه بواسطة FPGA [3:2]: محفوظة

 

إشارة	اتجاه	وصف
خارج النطاق (OOB) والحالة
rx_patchk_data_error[LINK-1:0]	الناتج	عندما يتم تأكيد هذه الإشارة، فهذا يشير إلى أن مدقق النمط اكتشف خطأ.
rx_link_error[LINK-1:0]	الناتج	عندما يتم تأكيد هذه الإشارة، فهذا يشير إلى أن JESD204C RX IP قد أكد المقاطعة.
tx_link_error[LINK-1:0]	الناتج	عندما يتم تأكيد هذه الإشارة، فهذا يشير إلى أن JESD204C TX IP قد أكد المقاطعة.
emb_lock_out	الناتج	عندما يتم تأكيد هذه الإشارة، فهذا يشير إلى أن JESD204C RX IP قد حقق قفل EMB.
sh_lock_out	الناتج	عندما يتم تأكيد هذه الإشارة، فهذا يشير إلى أن رأس مزامنة JESD204C RX IP مغلق.

 

إشارة	اتجاه	وصف
تدفق أفالون
rx_avst_valid[LINK-1:0]	مدخل	يشير إلى ما إذا كان المحول sampالبيانات المرسلة إلى طبقة التطبيق صالحة أو غير صالحة. 0: البيانات غير صالحة 1: البيانات صحيحة
rx_avst_data[(TOTAL_SAMPلو*ن)-1:0 ]	مدخل	محول sampالبيانات إلى طبقة التطبيق.

F-Tile JESD204C تصميم Exampسجلات التحكم

تصميم F-Tile JESD204C على سبيل المثالampتستخدم السجلات في كتلة التحكم ED معالجة البايت (32 بت).

الجدول 16. مثال على التصميمampخريطة العنوان
توجد سجلات كتلة التحكم ED ذات 32 بت في المجال mgmt_clk.

عنصر	عنوان
F-بلاط JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-بلاط JESD204C RX IP	0x000D_0000 – 0x000D_03FF
التحكم في SPI	0x0102_0000 – 0x0102_001F
تحكم بيو	0x0102_0020 – 0x0102_002F
حالة المكتب الإعلامي	0x0102_0040 – 0x0102_004F
إعادة ضبط التسلسل 0	0x0102_0100 – 0x0102_01FF
إعادة ضبط التسلسل 1	0x0102_0200 – 0x0102_02FF
التحكم في الضعف الجنسي	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C جهاز الإرسال والاستقبال IP PHY إعادة التكوين	0x0200_0000 – 0x023F_FFFF

الجدول 17. سجل نوع الوصول والتعريف
يصف هذا الجدول نوع الوصول إلى التسجيل لعناوين Intel FPGA IP.

نوع الوصول	تعريف
ريال عماني/الخامس	برنامج للقراءة فقط (لا يوجد تأثير على الكتابة). قد تختلف القيمة.
RW	يقوم البرنامج بقراءة وإرجاع قيمة البت الحالية. يكتب البرنامج ويضبط البت على القيمة المطلوبة.
RW1C	يقوم البرنامج بقراءة وإرجاع قيمة البت الحالية. يكتب البرنامج 0 وليس له أي تأثير. يكتب البرنامج 1 ويمسح البت إلى 0 إذا تم ضبط البت على 1 بواسطة الجهاز. تقوم الأجهزة بتعيين البت إلى 1. تتمتع البرامج الواضحة بأولوية أعلى من مجموعة الأجهزة.

جدول 18. خريطة عنوان التحكم في ED

الإزاحة	اسم التسجيل
0×00	rst_ctl
0×04	rst_sts0
تابع…

الإزاحة	اسم التسجيل
0×10	rst_sts_detected0
0×40	sysref_ctl
0×44	sysref_sts
0×80	tst_ctl
0x8c	tst_err0

الجدول 19. التحكم في كتلة التحكم وسجلات الحالة

بايت الإزاحة	يسجل	اسم	وصول	إعادة ضبط	وصف
0×00	rst_ctl	rst_assert	RW	0×0	إعادة ضبط التحكم. [0]: اكتب 1 لتأكيد إعادة التعيين. (hw_rst) اكتب 0 مرة أخرى لإلغاء تعيين التعيين. [31:1]: محفوظة.
0×04	rst_sts0	rst_status	ريال عماني/الخامس	0×0	وضع إعادة تعيين. [0]: حالة قفل PLL الأساسية. [31:1]: محفوظة.
0×10	rst_sts_dete cted0	rst_sts_set	RW1C	0×0	حالة اكتشاف حافة SYSREF لمولد SYSREF الداخلي أو الخارجي. [0]: تشير القيمة 1 إلى اكتشاف حافة مرتفعة لـ SYSREF لتشغيل الفئة الفرعية 1. قد يكتب البرنامج 1 لمسح هذا البت لتمكين اكتشاف حافة SYSREF الجديد. [31:1]: محفوظة.
0×40	sysref_ctl	sysref_contr ol	RW	مسار البيانات المزدوج طلقة واحدة: 0x00080	السيطرة على SYSREF. ارجع إلى الجدول 10 في الصفحة 17 لمزيد من المعلومات حول استخدام هذا السجل.
				دوري:	ملحوظة: تعتمد قيمة إعادة الضبط على
				0×00081	نوع SYSREF وF-Tile
				فجوات- دورية:	إعدادات معلمة مسار بيانات JESD204C IP.
				0×00082
				بيانات TX أو RX
				طريق
				ضربة واحدة:
				0×00000
				دوري:
				0×00001
				فجوة-
				دورية:
				0×00002
0×44	sysref_sts	sysref_statu s	ريال عماني/الخامس	0×0	حالة سيسريف. يحتوي هذا السجل على أحدث فترة SYSREF وإعدادات دورة العمل لمولد SYSREF الداخلي. ارجع إلى الجدول 9 في الصفحة 16 لمعرفة القيمة القانونية لفترة SYSREF ودورة العمل.
تابع…

بايت الإزاحة	يسجل	اسم	وصول	إعادة ضبط	وصف
					[8:0]: فترة SYSREF. عندما تكون القيمة 0xFF، فترة SYSREF = 255 عندما تكون القيمة if 0x00، تكون فترة SYSREF = 256. [17:9]: دورة عمل SYSREF. [31:18]: محفوظة.
0×80	tst_ctl	tst_control	RW	0×0	مراقبة الاختبار. استخدم هذا السجل لتمكين أنماط الاختبار المختلفة لمولد الأنماط والمدقق. [1:0] = حقل محجوز [2] = ramp_test_ctl 1'b0 = تمكين مولد نمط PRBS والمدقق 1'b1 = تمكين ramp مولد النمط والمدقق [31:3]: محفوظة.
0x8c	tst_err0	tst_error	RW1C	0×0	علامة خطأ للرابط 0. عندما يكون البت 1'b1، فهذا يشير إلى حدوث خطأ. يجب حل الخطأ قبل كتابة 1'b1 في البت المعني لمسح علامة الخطأ. [0] = خطأ في مدقق الأنماط [1] = خطأ في رابط الإرسال [2] = خطأ في رابط الإرسال [3] = خطأ في مدقق أنماط الأوامر [31:4]: محجوز.

سجل مراجعة المستندات لجهاز F-Tile JESD204C Intel FPGA IP Design Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2021.10.11	21.3	1.0.0	الإصدار الأولي.

المستندات / الموارد

إنتل F-Tile JESD204C إنتل FPGA IP Design Example [بي دي اف] دليل المستخدم F-Tile JESD204C Intel FPGA IP Design Example، F-Tile JESD204C، Intel FPGA IP Design Exampلو ، IP Design Exampلو ، تصميم السابقينample

مراجع

• دليل المستخدم