F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP дизайны туралы ExampПайдаланушы нұсқаулығы

Бұл пайдаланушы нұсқаулығында мүмкіндіктер, пайдалану нұсқаулары және дизайн туралы егжей-тегжейлі сипаттама берілгенampIntel Agilex™ құрылғыларын пайдаланатын F-Tile JESD204C Intel® FPGA IP үшін.

Мақсатты аудитория

Бұл құжат мыналарға арналған:

• Жүйе деңгейіндегі жобалауды жоспарлау кезеңінде IP таңдауын жасау үшін дизайн сәулетшісі
• Аппараттық дизайнерлер IP-ді жүйелік деңгейдегі дизайнға біріктіру кезінде
• Жүйе деңгейін модельдеу және аппараттық құралдарды тексеру кезеңінде тексеру инженерлері

Қатысты құжаттар
Келесі кестеде F-Tile JESD204C Intel FPGA IP-ге қатысты басқа анықтамалық құжаттар тізімі берілген.

Кесте 1. Қатысты құжаттар

Анықтама	Сипаттама
F-Tile JESD204C Intel FPGA IP пайдаланушы нұсқаулығы	F-Tile JESD204C Intel FPGA IP туралы ақпаратты береді.
F-Tile JESD204C Intel FPGA IP шығарылымы туралы ескертпелер	Белгілі бір шығарылымдағы F-Tile JESD204C F-Tile JESD204C үшін жасалған өзгерістерді тізімдейді.
Intel Agilex құрылғысының деректер парағы	Бұл құжат Intel Agilex құрылғыларының электрлік сипаттамаларын, коммутация сипаттамаларын, конфигурация сипаттамаларын және уақытын сипаттайды.

Акронимдер және глоссарий

Кесте 2. Қысқартулар тізімі

Акроним	Кеңейту
LEMC	Жергілікті кеңейтілген көп блокты сағат
FC	Жақтау жиілігі
ADC	Аналогты сандық түрлендіргіш
DAC	Сандық-аналогты түрлендіргіш
DSP	Цифрлық сигнал процессоры
TX	Таратқыш
RX	Қабылдаушы

Акроним	Кеңейту
DLL	Деректер сілтемесінің деңгейі
CSR	Бақылау және күй реестрі
CRU	Сағат және ысыру құрылғысы
ISR	Қызмет көрсетуді үзу
FIFO	Бірінші-кір-бірінші-шығару
СЕРДЕС	Сериялизатор Сериалдандырғыш
ECC	Қатені түзету коды
FEC	Алға қатені түзету
SERR	Жалғыз қатені анықтау (ECC-де, түзетілетін)
DERR	Қос қатені анықтау (ECC-де, өлімге әкелетін)
PRBS	Псевдорандық екілік реттілік
MAC	Media Access Controller. MAC протокол ішкі қабатын, тасымалдау деңгейін және деректер байланысының деңгейін қамтиды.
PHY	Физикалық қабат. PHY әдетте физикалық деңгейді, SERDES, драйверлерді, қабылдағыштарды және CDR қамтиды.
ДК	Физикалық кодтау ішкі деңгейі
PMA	Физикалық орта тіркеме
RBD	RX буферінің кешігуі
UI	Бірлік аралығы = сериялық биттің ұзақтығы
RBD саны	RX буферінің кешігуі жолдың соңғы келуі
RBD офсетті	RX Buffer Delay шығару мүмкіндігі
SH	Синхрондау тақырыбы
TL	Көлік қабаты
EMIB	Кірістірілген көп аралық көпір

Кесте 3. Глоссарийлер тізімі

Мерзімі	Сипаттама
Түрлендіргіш құрылғы	ADC немесе DAC түрлендіргіші
Логикалық құрылғы	FPGA немесе ASIC
Октет	8/64 кодтаушыға кіріс және декодерден шығыс ретінде қызмет ететін 66 биттік топ
Ниббл	JESD4C спецификациясының негізгі жұмыс бірлігі болып табылатын 204 бит жиынтығы
Блоктау	66/64 кодтау схемасы арқылы жасалған 66-биттік символ
Сызық жылдамдығы	Сериялық сілтеменің тиімді деректер жылдамдығы Жолақ сызығының жылдамдығы = (Mx Sx N'x 66/64 x FC) / L
Сілтеме сағаты	Сілтеме сағаты = Жолақ сызығының жылдамдығы/66.
Жақтау	Әрбір октеттің орнын кадрды туралау сигналына сілтеме арқылы анықтауға болатын дәйекті октеталар жинағы.
Жақтау сағаты	Кадр жиілігінде жұмыс істейтін жүйелік сағат, ол 1x және 2x сілтеме сағаты болуы керек.

Мерзімі	Сипаттама
Sampкадр сағатына лес	Sampсағатына кем, жалпы сampтүрлендіргіш құрылғыға арналған кадр сағатындағы les.
LEMC	Ішкі сағат кеңейтілген мультиблоктың шекарасын жолақтар арасындағы және сыртқы сілтемелермен туралау үшін қолданылады (SYSREF немесе 1 қосалқы класс).
0-кіші сынып	Детерминирленген кідіріс үшін қолдау жоқ. Деректер қабылдағыштағы жолақ қисаюына қарай дереу шығарылуы керек.
1-кіші сынып	SYSREF көмегімен анықтаушы кідіріс.
Көп нүктелі сілтеме	2 немесе одан да көп түрлендіргіш құрылғылары бар құрылғылар аралық байланыстар.
64B / 66B кодтау	Блокты қалыптастыру үшін 64 биттік деректерді 66 битпен салыстыратын жол коды. Негізгі деңгейдегі деректер құрылымы 2-биттік синхрондау тақырыбынан басталатын блок болып табылады.

Кесте 4. Рәміздер

Мерзімі	Сипаттама
L	Түрлендіргіш құрылғыға арналған жолақтардың саны
M	Бір құрылғыдағы түрлендіргіштер саны
F	Бір жолдағы кадрдағы октет саны
S	s саныampкадр циклі бойынша бір түрлендіргішке жіберіледі
N	Түрлендіргіш рұқсаты
N'	Бір секундтағы биттердің жалпы саныample пайдаланушы деректері пішімінде
CS	Бір түрлендірудегі басқару биттерінің саны sample
CF	Сілтемедегі кадрлық тактілік кезеңдегі бақылау сөздерінің саны
HD	Жоғары тығыздықтағы пайдаланушы деректер пішімі
E	Кеңейтілген мультиблоктағы мультиблок саны

F-Tile JESD204C Intel FPGA IP Design ExampЖылдам бастау нұсқаулығы

F-Tile JESD204C Intel FPGA IP дизайны бұрынғыampIntel Agilex құрылғыларына арналған les компиляция мен аппараттық құралдарды сынауды қолдайтын модельдеу тесті мен аппараттық дизайнды ұсынады.
F-Tile JESD204C дизайнын жасауға болады, мысалыampIntel Quartus® Prime Pro Edition бағдарламалық құралындағы IP каталогы арқылы.

Сурет 1. Даму Сtages Design Example

Дизайн ExampБлок диаграммасы

Сурет 2. F-Tile JESD204C Design Example Жоғары деңгейлі блок схемасы

Дизайн бұрынғыample келесі модульдерден тұрады:

• Platform Designer жүйесі
  • F-Tile JESD204C Intel FPGA IP
  • JTAG Avalon Master көпіріне дейін
  • Параллель енгізу/шығару (PIO) контроллері
  • Serial Port Interface (SPI) — басты модуль — IOPLL
  • SYSREF генераторы
  • Example Design (ED) Control CSR
  • Секвендерлерді қалпына келтіру
• PLL жүйесі
• Үлгі генераторы
• Үлгі тексерушісі

Кесте 5. Дизайн Example модульдер

Құрамдас бөліктер	Сипаттама
Platform Designer жүйесі	Platform Designer жүйесі F-Tile JESD204C IP деректер жолын және қолдау көрсететін перифериялық құрылғыларды жасайды.
F-Tile JESD204C Intel FPGA IP	Бұл Platform Designer ішкі жүйесінде PHY дуплексімен бірге жасалған TX және RX F-Tile JESD204C IP мекенжайлары бар.
JTAG Avalon Master көпіріне дейін	Бұл көпір жүйелік консоль хостына JTAG интерфейс.
Параллель енгізу/шығару (PIO) контроллері	Бұл контроллер s үшін жадпен салыстырылған интерфейсті қамтамасыз етедіampжалпы мақсаттағы енгізу/шығару порттарын басқару және жүргізу.
SPI шебері	Бұл модуль конфигурация деректерін түрлендіргіштің соңында SPI интерфейсіне сериялық тасымалдауды өңдейді.
SYSREF генераторы	SYSREF генераторы сілтеме сағатын анықтамалық сағат ретінде пайдаланады және F-Tile JESD204C IP үшін SYSREF импульстерін жасайды. Ескерту: Бұл дизайн бұрынғыample дуплексті F-Tile JESD204C IP сілтемесін баптандыруды көрсету үшін SYSREF генераторын пайдаланады. F-Tile JESD204C ішкі сынып 1 жүйелік деңгейдегі қолданбада SYSREF-ті құрылғы сағаты сияқты бір көзден жасау керек.
IOPLL	Бұл дизайн бұрынғыampF-Tile JESD204C IP ішіне деректерді жіберу үшін пайдаланушы сағатын жасау үшін IOPLL пайдаланады.
ED басқару CSR	Бұл модуль SYSREF анықтауды басқаруды және күйді және сынақ үлгісін басқаруды және күйді қамтамасыз етеді.
Секвендерлерді қалпына келтіру	Бұл дизайн бұрынғыample 2 қалпына келтіру секвенсерінен тұрады: Reset Sequence 0 — TX/RX Avalon® ағындық доменіне, Avalon жадымен салыстырылған доменіне, негізгі PLL, TX PHY, TX ядросына және SYSREF генераторына қалпына келтіруді өңдейді. Reset Sequence 1—RX PHY және RX ядросына қалпына келтіруді өңдейді.
PLL жүйесі	F-тақта қатты IP және EMIB қиылысы үшін негізгі сағат көзі.
Үлгі генераторы	Үлгі генераторы PRBS немесе r жасайдыamp үлгі.
Үлгі тексерушісі	Үлгі тексерушісі PRBS немесе r тексередіamp үлгі алынды және ол деректердің сәйкессіздігін тапқан кезде қатені белгілейдіampле.

Бағдарламалық қамтамасыз ету талаптары

Intel компаниясы дизайнды тексеру үшін келесі бағдарламалық құралды пайдаланадыampLinux жүйесіндегі les:

• Intel Quartus Prime Pro Edition бағдарламалық құралы
• Questa*/ModelSim* немесе VCS*/VCS MX симуляторы

Дизайнды құру

Дизайнды жасау үшін, мысалыample IP параметрінің редакторынан:

1. Intel Agilex F-тақта құрылғылар тобына бағытталған жобаны жасаңыз және қажетті құрылғыны таңдаңыз.
2. IP каталогында, Құралдар ➤ IP каталогында F-Tile JESD204C Intel FPGA IP таңдаңыз.
3. Теңшелетін IP нұсқасы үшін жоғарғы деңгей атауын және қалтаны көрсетіңіз. OK түймесін басыңыз. Параметр өңдегіші жоғарғы деңгейлі .ip қосады file ағымдағы жобаға автоматты түрде. Егер сізге .ip файлын қолмен қосу сұралса file жоба үшін Жоба ➤ Қосу/Жою түймесін басыңыз Fileқосу үшін Жобада s file.
4. Экс. астындаample Дизайн қойындысында дизайнды көрсетіңіз example параметрлері Design Example Параметрлер.
5. Жасау түймесін басыңызample Дизайн.

Бағдарламалық жасақтама барлық дизайнды жасайды files ішкі каталогтарда. Мыналар files модельдеу мен компиляцияны орындау үшін қажет.

Дизайн Example Параметрлер
F-Tile JESD204C Intel FPGA IP параметрінің өңдегіші Example Дизайнды жасамас бұрын белгілі бір параметрлерді көрсетуге арналған Дизайн қойындысы, мысалыampле.

6-кесте. Параметрлер ExampДизайн қойындысы

Параметр	Параметрлер	Сипаттама
Дизайн таңдаңыз	Жүйе консолін басқару Жоқ	Дизайнға қол жеткізу үшін жүйелік консоль басқару элементін таңдаңызampЖүйе консолі арқылы деректер жолы.
Модельдеу	Қосу өшіру	Қажетті генерациялау үшін IP үшін қосыңыз files дизайнды имитациялауға арналған, мысалыampле.
Синтез	Қосу өшіру	Қажетті генерациялау үшін IP үшін қосыңыз files Intel Quartus Prime компиляциясы мен аппараттық құралдарды көрсетуге арналған.
HDL пішімі (симуляция үшін)	Verilog VDHL	RTL HDL пішімін таңдаңыз files модельдеу үшін.
HDL пішімі (синтез үшін)	Тек Verilog	RTL HDL пішімін таңдаңыз fileсинтез үшін.

Параметр	Параметрлер	Сипаттама
3 сымды SPI модулін жасаңыз	Қосу өшіру	3 сымды емес, 4 сымды SPI интерфейсін қосу үшін қосыңыз.
Sysref режимі	Бір ату Мерзімді Кесілген мерзімді	Дизайн талаптары мен уақыт икемділігі негізінде SYSREF туралауының бір реттік импульстік режим, мерзімді немесе бос кезеңділік болуын қалайтыныңызды таңдаңыз. Бір реттік — SYSREF бір реттік импульстік режим болуы үшін осы опцияны таңдаңыз. sysref_ctrl[17] регистр битінің мәні 0. F-Tile JESD204C IP қалпына келтіру десерттерінен кейін, бір реттік SYSREF импульсі үшін sysref_ctrl[17] тізілімінің мәнін 0-ден 1-ге, содан кейін 0-ге өзгертіңіз. Периодтық — мерзімді режимдегі SYSREF 50:50 жұмыс цикліне ие. SYSREF кезеңі - E*SYSREF_MULP. Gapped periodic — SYSREF 1 сілтеме такті циклінің түйіршіктілігінің бағдарламаланатын жұмыс цикліне ие. SYSREF кезеңі - E*SYSREF_MULP. Ауқымнан тыс жұмыс циклін орнату үшін SYSREF құру блогы 50:50 жұмыс циклін автоматты түрде шығаруы керек. сілтемесін қараңыз SYSREF Генератор SYSREF туралы қосымша ақпарат алу үшін бөлім кезең.
Тақтаны таңдаңыз	Жоқ	Дизайн үшін тақтаны таңдаңыз, мысалыampле. Ешбірі—Бұл опция дизайнның аппараттық аспектілерін жоққа шығарадыampле. Барлық пин тағайындаулары виртуалды түйреуіштерге орнатылады.
Сынақ үлгісі	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Үлгі генераторы мен тексергіш сынақ үлгісін таңдаңыз. Pattern Generator — JESD204C әр деректер үшін PRBS үлгі генераторын қолдайдыampле. Бұл деректердің ені N+CS опциясы екенін білдіреді. PRBS үлгі генераторы мен тексерушісі деректерді жасау үшін пайдалыampтестілеуге арналған ынталандыру және ол ADC/DAC түрлендіргішіндегі PRBS сынақ режимімен үйлесімді емес. Ramp Үлгі генераторы — JESD204C сілтеме қабаты қалыпты жұмыс істейді, бірақ кейін тасымалдау өшіріледі және пішімдеуші кіріс еленбейді. Әрбір жолақ 0x00-ден 0xFF-ке дейін өсетін, содан кейін қайталанатын бірдей октет ағынын жібереді. Рamp үлгі сынағы prbs_test_ctl арқылы қосылады. PRBS үлгісін тексеру құралы—JESD204C PRBS скрамблері өздігінен синхрондалады және IP өзегі байланыстарды декодтау мүмкіндігіне ие болғанда, шифрланатын тұқым әлдеқашан синхрондалады деп күтілуде. PRBS шифрлау тұқымы өзін-өзі инициализациялау үшін 8 октет алады. Ramp Үлгіні тексеру құралы — JESD204C шифрлауы өздігінен синхрондалады және IP өзегі сілтемені декодтау мүмкіндігіне ие болғанда, шифрлау тұқымы әлдеқашан синхрондалады деп күтілуде. Бірінші жарамды октет r ретінде жүктеледіamp бастапқы мән. Кейінгі деректер 0xFF-ке дейін ұлғаюы және 0x00-ге ауысуы керек. Рamp үлгі тексерушісі барлық жолақтарда бірдей үлгіні тексеруі керек.
Ішкі сериялық кері циклды қосыңыз	Қосу өшіру	Ішкі сериялық кері циклды таңдаңыз.
Пәрмен арнасын қосыңыз	Қосу өшіру	Пәрмен арнасының үлгісін таңдаңыз.

Каталог құрылымы
F-Tile JESD204C дизайны бұрынғыample каталогтарында жасалған files дизайн үшін бұрынғыamples.

3-сурет. F-Tile JESD204C Intel Agilex Design Ex. үшін каталог құрылымыample

Кесте 7. Анықтамалық Files

Қалталар	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
симуляция/тәлімгер	modelsim_sim.tcl tb_top_waveform.do
симуляция/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Дизайнды имитациялау Example Testbench

Дизайн бұрынғыample testbench жасалған дизайнды имитациялайды.

Сурет 4. Процедура

Дизайнды имитациялау үшін келесі қадамдарды орындаңыз:

1. Жұмыс каталогын келесіге өзгертіңізample_design_каталогы>/симуляция/ .
2. Пәрмен жолында модельдеу сценарийін іске қосыңыз. Төмендегі кесте қолдау көрсетілетін тренажерларды іске қосу пәрмендерін көрсетеді.

Симулятор	Пәрмен
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim графикалық интерфейсінсіз)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Модельдеу іске қосу сәтті немесе орындалмағанын көрсететін хабарламалармен аяқталады.

Сурет 5. Сәтті модельдеу
Бұл сурет VCS симуляторы үшін сәтті модельдеу хабарын көрсетеді.

Дизайнды құрастыру Example

Тек компиляцияға арналған эксampжобада келесі қадамдарды орындаңыз:

1. Компиляция дизайнын қамтамасыз етіңіз, мысалыample ұрпақ аяқталды.
2. Intel Quartus Prime Pro Edition бағдарламалық құралында Intel Quartus Prime Pro Edition жобасын ашыңызample_ design_ каталогы>/ed/quartus.
3. Өңдеу мәзірінде Компиляцияны бастау түймешігін басыңыз.

F-Tile JESD204C дизайнының толық сипаттамасы Example

F-Tile JESD204C дизайны бұрынғыample кері цикл режимін пайдаланып деректер ағынының функционалдығын көрсетеді.
Сіз таңдаған параметрлер параметрлерін көрсете аласыз және дизайнды жасай аласызampле.
Дизайн бұрынғыample тек дуплексті режимде Негізгі және PHY нұсқасы үшін қол жетімді. Сіз тек базаны немесе тек PHY нұсқасын таңдай аласыз, бірақ IP дизайнды жасайдыample Base және PHY үшін де.

Ескерту:  Кейбір жоғары деректер жылдамдығы конфигурациялары уақытты белгілей алмауы мүмкін. Уақыт қатесін болдырмау үшін F-Tile JESD204C Intel FPGA IP параметр өңдегішінің Конфигурациялар қойындысында кадр жиілігінің төменгі көбейткішінің (FCLK_MULP) мәнін көрсетуді қарастырыңыз.

Жүйе құрамдас бөліктері

F-Tile JESD204C дизайны бұрынғыample жүйелік консоль қолдауы бар немесе онсыз қатты басқару блогын пайдаланатын бағдарламалық құралға негізделген басқару ағынын қамтамасыз етеді.

Дизайн бұрынғыample ішкі және сыртқы кері цикл режимдерінде автоматты қосылуға мүмкіндік береді.

JTAG Авалон Мастер көпіріне дейін
ДжTAG Avalon Master Bridge бағдарламасы жад картасы бар F-Tile JESD204C IP және перифериялық IP басқару және J арқылы күй регистрлеріне қол жеткізу үшін хост жүйесі арасындағы байланысты қамтамасыз етеді.TAG интерфейс.

6-сурет. J бар жүйеTAG Avalon Master Bridge Core үшін

Ескерту:  Жүйелік сағат J сағатынан кемінде 2 есе жылдамырақ болуы керекTAG сағат. Жүйелік сағат осы дизайндағы mgmt_clk (100МГц), мысалыampле.

Параллель енгізу/шығару (PIO) ядросы
Avalon интерфейсі бар параллельді енгізу/шығару (PIO) өзегі Avalon жадымен салыстырылған бағынды порты мен жалпы мақсаттағы енгізу/шығару порттары арасындағы жадпен салыстырылған интерфейсті қамтамасыз етеді. Енгізу/шығару порттары чиптегі пайдаланушы логикасына немесе FPGA сыртындағы құрылғыларға қосылатын енгізу/шығару істіктеріне қосылады.

7-сурет. Кіріс порттары, шығыс порттары және IRQ қолдауы бар PIO ядросы
Әдепкі бойынша, Platform Designer компоненті үзіліс қызмет көрсету жолын (IRQ) ажыратады.

PIO I/O порттары HDL жоғарғы деңгейінде тағайындалған file (кіріс порттары үшін io_ күйі, шығыс порттары үшін io_ басқару).

Төмендегі кесте күй және басқару енгізу/шығару порттары үшін DIP қосқышы мен әзірлеу жинағындағы жарық диоды үшін сигнал қосылымын сипаттайды.

Кесте 8. PIO негізгі енгізу/шығару порттары

Порт	Бит	Сигнал
шығыс_порты	0	USER_LED SPI бағдарламалау аяқталды
	31:1	Резервтелген
In_port	0	USER_DIP ішкі сериялық кері циклды қосу Өшірулі = 1 Қосулы = 0
	1	USER_DIP FPGA жасаған SYSREF қосу Өшірулі = 1 Қосулы = 0
	31:2	Резервтелген.

SPI шебері
SPI негізгі модулі IP Catalog стандартты кітапханасындағы стандартты Platform Designer компоненті болып табылады. Бұл модуль сыртқы түрлендіргіштерді конфигурациялауды жеңілдету үшін SPI хаттамасын пайдаланады (мысалыample, ADC, DAC және сыртқы тактілік генераторлар) осы құрылғылардың ішіндегі құрылымдық регистр кеңістігі арқылы.

SPI мастерінде Avalon шеберіне (JTAG Avalon негізгі көпіріне дейін) Avalon жады картасына салынған өзара байланыс арқылы. SPI шебері Avalon шеберінен конфигурация нұсқауларын алады.

SPI негізгі модулі 32 тәуелсіз SPI бағындыларына дейін басқарады. SCLK жіберу жылдамдығы 20 МГц (5-ке бөлінеді) конфигурацияланған.
Бұл модуль 4 сымды, 24 бит ені интерфейсіне конфигурацияланған. 3 сымды SPI модулін жасау опциясы таңдалса, SPI шеберінің 4 сымды шығысын 3 сымға түрлендіру үшін қосымша модуль жасалады.

IOPLL
IOPLL frame_clk және link_clk жасау үшін қажетті сағатты жасайды. PLL үшін анықтамалық сағат конфигурацияланады, бірақ деректер жылдамдығы/33 факторымен шектеледі.

• Дизайн үшін, мысалыample ол 24.33024 Гбит/с деректер жылдамдығын қолдайды, frame_clk және link_clk үшін сағат жиілігі 368.64 МГц.
• Дизайн үшін, мысалыample ол 32 Гбит/с деректер жылдамдығын қолдайды, frame_clk және link_clk үшін сағат жиілігі 484.848 МГц.

SYSREF генераторы
SYSREF — F-Tile JESD204C интерфейсі бар деректер түрлендіргіштері үшін маңызды уақыт сигналы.

Дизайндағы SYSREF генераторы, мысалыample дуплексті JESD204C IP сілтемесін инициализациялауды көрсету мақсатында ғана пайдаланылады. JESD204C ішкі сынып 1 жүйелік деңгейдегі қолданбада құрылғының сағатымен бірдей көзден SYSREF жасау керек.

F-Tile JESD204C IP үшін SYSREF басқару регистрінің SYSREF мультипликаторы (SYSREF_MULP) SYSREF кезеңін анықтайды, ол E параметрінің n-бүтін еселігі болып табылады.

E*SYSREF_MULP ≤16 болуы керек. Мысалыample, егер E=1 болса, SYSREF_MULP үшін заңды параметр 1–16 аралығында болуы керек, ал E=3 болса, SYSREF_MULP үшін заңды параметр 1–5 аралығында болуы керек.

Ескерту:  Егер ауқымнан тыс SYSREF_MULP орнатсаңыз, SYSREF генераторы параметрді SYSREF_MULP=1 етіп түзетеді.
Сіз Ex.ample F-Tile JESD204C Intel FPGA IP параметрінің өңдегішіндегі Дизайн қойындысы.

9-кесте. ExampПериодтық және бос кезеңдік SYSREF санауышы

E	SYSREF_MULP	SYSREF период (E*SYSREF_MULP* 32)	Жұмыс циклі	Сипаттама
1	1	32	1..31 (Бағдарламаланатын)	Кесілген мерзімді
1	1	32	16 (Бекітілген)	Мерзімді
1	2	64	1..63 (Бағдарламаланатын)	Кесілген мерзімді
1	2	64	32 (Бекітілген)	Мерзімді
1	16	512	1..511 (Бағдарламаланатын)	Кесілген мерзімді
1	16	512	256 (Бекітілген)	Мерзімді
2	3	19	1..191 (Бағдарламаланатын)	Кесілген мерзімді
2	3	192	96 (Бекітілген)	Мерзімді
2	8	512	1..511 (Бағдарламаланатын)	Кесілген мерзімді
2	8	512	256 (Бекітілген)	Мерзімді
2	9 (Заңсыз)	64	32 (Бекітілген)	Кесілген мерзімді
2	9 (Заңсыз)	64	32 (Бекітілген)	Мерзімді

 

Кесте 10. SYSREF басқару регистрлері
Егер регистр параметрі дизайнды жасаған кезде көрсеткен параметрден өзгеше болса, SYSREF басқару регистрлерін динамикалық түрде қайта конфигурациялауға болады.ampле. F-Tile JESD204C Intel FPGA IP қалпына келтірілмей тұрып SYSREF регистрлерін конфигурациялаңыз. арқылы сыртқы SYSREF генераторын таңдасаңыз
sysref_ctrl[7] регистр биті, SYSREF түрі, көбейткіш, жұмыс циклі және фазасы параметрлерін елемеуіңізге болады.

Биттар	Әдепкі мән	Сипаттама
sysref_ctrl[1:0]	2'b00: бір реттік 2'b01: Мерзімді 2'b10: периодты саңылау	SYSREF түрі. Әдепкі мән ішіндегі SYSREF режимінің параметріне байланысты Example Дизайн F-Tile JESD204C Intel FPGA IP параметр өңдегішіндегі қойынды.
sysref_ctrl[6:2]	5'b00001	SYSREF мультипликаторы. Бұл SYSREF_MULP өрісі мерзімді және бос кезеңді SYSREF түріне қолданылады. F-Tile JESD1C IP қалпына келтірілмей тұрып, E*SYSREF_MULP мәні 16 мен 204 арасында болуын қамтамасыз ету үшін көбейткіш мәнін конфигурациялау керек. E*SYSREF_MULP мәні осы ауқымнан тыс болса, көбейткіш мәні әдепкі мәні 5'b00001 болады.
sysref_ctrl[7]	Дуплексті деректер жолы: 1'b1 Simplex TX немесе RX деректер жолы: 1'b0	SYSREF таңдаңыз. Әдепкі мән Ex. ішіндегі деректер жолы параметріне байланыстыample F-Tile JESD204C Intel FPGA IP параметрінің өңдегішіндегі Дизайн қойындысы. 0: Simplex TX немесе RX (Сыртқы SYSREF) 1: дуплексті (ішкі SYSREF)
sysref_ctrl[16:8]	9'0	SYSREF түрі периодты немесе бос кезеңді болған кездегі SYSREF жұмыс циклі. F-Tile JESD204C IP қалпына келтірілмей тұрып жұмыс циклін конфигурациялау керек. Ең үлкен мән = (E*SYSREF_MULP*32)-1 Мысалыampле: 50% жұмыс циклі = (E*SYSREF_MULP*32)/2 Егер сіз осы регистр өрісін конфигурацияламасаңыз немесе тізілім өрісін 50 немесе рұқсат етілген ең үлкен мәннен жоғары етіп конфигурацияласаңыз, жұмыс циклі әдепкі бойынша 0% болады.
sysref_ctrl[17]	1'b0	SYSREF түрі бір реттік болған кезде қолмен басқару. SYSREF сигналын жоғары деңгейге орнату үшін 1 деп жазыңыз. SYSREF сигналын төменгі мәнге орнату үшін 0 деп жазыңыз. Бір реттік режимде SYSREF импульсін жасау үшін 1, содан кейін 0 жазу керек.
sysref_ctrl[31:18]	22'0	Резервтелген.

Секвендерлерді қалпына келтіру
Бұл дизайн бұрынғыample екі қалпына келтіру секвенсерінен тұрады:

• Reset Sequence 0 — TX/RX Avalon ағындық доменіне, Avalon жадымен салыстырылған доменіне, негізгі PLL, TX PHY, TX ядросына және SYSREF генераторына қалпына келтіруді өңдейді.
• Reset Sequence 1—RX PHY және RX Core қалпына келтіруді өңдейді.

3-сымды SPI
Бұл модуль SPI интерфейсін 3 сымға түрлендіру үшін қосымша болып табылады.

PLL жүйесі
F-тақтада үш борттық жүйе PLL бар. Бұл жүйенің PLLлері қатты IP (MAC, PCS және FEC) және EMIB қиылысуы үшін негізгі сағат көзі болып табылады. Бұл PLL жүйесінің тактілік режимін пайдаланған кезде блоктар PMA сағаты арқылы тактіленбейді және FPGA өзегінен келетін сағатқа тәуелді емес дегенді білдіреді. Әрбір PLL жүйесі бір жиілік интерфейсімен байланысты сағатты ғана жасайды. Мысалыample, 1 ГГц жиілікте бір интерфейсті және 500 МГц жиілікте бір интерфейсті іске қосу үшін сізге екі жүйелік PLL қажет. PLL жүйесін пайдалану көрші жолаққа әсер ететін жолақ сағатын өзгертпестен әр жолақты дербес пайдалануға мүмкіндік береді.
Әрбір PLL жүйесі сегіз FGT анықтамалық сағатының кез келгенін пайдалана алады. Жүйелік PLL құрылғылары анықтамалық сағатты ортақ пайдалана алады немесе әртүрлі анықтамалық сағаттарға ие болады. Әрбір интерфейс қай PLL жүйесін пайдаланатынын таңдай алады, бірақ таңдалған соң ол бекітілген, динамикалық қайта конфигурациялау арқылы қайта конфигурацияланбайды.

Қатысты ақпарат
F-тақта архитектурасы және PMA және FEC Direct PHY IP пайдаланушы нұсқаулығы

Intel Agilex F-тақта құрылғыларындағы PLL жүйесінің такті режимі туралы қосымша ақпарат.

Үлгі генераторы және тексеруші
Үлгі генераторы мен тексеру құралы деректерді жасау үшін пайдалыampтестілеу мақсатында бақылау және бақылау.
Кесте 11. Қолдау көрсетілетін үлгі генераторы

Үлгі генераторы	Сипаттама
PRBS үлгі генераторы	F-Tile JESD204C дизайны бұрынғыample PRBS үлгі генераторы полиномдардың келесі дәрежесін қолдайды: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp үлгі генераторы	Рamp үлгі мәні әрбір келесі секунд үшін 1-ге артадыample генераторының ені N, және s ішіндегі барлық бит болғанда 0-ге ауысадыample 1. r қосыңызamp ED басқару блогының tst_ctl регистрінің 1-ден 2-ге дейінгі аралығын жазу арқылы үлгі генераторы.
Командалық арна ramp үлгі генераторы	F-Tile JESD204C дизайны бұрынғыample r командалық арнасын қолдайдыamp әр жолаққа үлгі генераторы. Рamp үлгі мәні пәрмен сөздерінің 1 битіне 6-ге артады. Бастапқы тұқым барлық жолақтардағы өсу үлгісі болып табылады.

Кесте 12. Қолдау көрсетілетін үлгіні тексеру құралы

Үлгі тексерушісі	Сипаттама
PRBS үлгісін тексеру құралы	F-Tile JESD204C IP қисаюды түзетуге қол жеткізгенде, үлгіні тексеру құралындағы шиеленіскен тұқым өздігінен синхрондалады. Өздігінен синхрондау үшін шаблонды тексеру үшін 8 октет қажет.
Ramp үлгі тексерушісі	Бірінші жарамды деректер sampӘрбір түрлендіргіш үшін le (M) r бастапқы мәні ретінде жүктеледіamp үлгі. Кейінгі деректер сamples мәндері әрбір сағат циклінде максимумға дейін 1-ге артып, содан кейін 0-ге ауысуы керек.

Үлгі тексерушісі	Сипаттама
	Мысалыample, S=1, N=16 және WIDTH_MULP = 2 болғанда, әр түрлендіргішке арналған деректер ені S * WIDTH_MULP * N = 32. Ең үлкен деректер sample мәні 0xFFFF. Рamp үлгі тексерушісі барлық түрлендіргіштер бойынша бірдей үлгілердің қабылданғанын тексереді.
Командалық арна ramp үлгі тексерушісі	F-Tile JESD204C дизайны бұрынғыample r командалық арнасын қолдайдыamp үлгі тексерушісі. Алынған бірінші пәрмен сөзі (6 бит) бастапқы мән ретінде жүктеледі. Бір жолақтағы келесі пәрмен сөздері 0x3F-ке дейін ұлғаюы және 0x00-ге ауысуы керек. Командалық арна ramp үлгі тексерушісі r үшін тексередіamp барлық жолақтардағы үлгілер.

F-Tile JESD204C TX және RX IP
Бұл дизайн бұрынғыample әр TX/RX симплекс немесе дуплекс режимінде конфигурациялауға мүмкіндік береді.
Дуплексті конфигурациялар ішкі немесе сыртқы сериялық кері циклды пайдаланып IP функционалдығын көрсетуге мүмкіндік береді. IP ішіндегі CSR IP бақылауына және күйді бақылауға мүмкіндік беру үшін оңтайландырылмаған.

F-Tile JESD204C Design Example Clock and Reset

F-Tile JESD204C дизайны бұрынғыample сағат және қалпына келтіру сигналдарының жиынтығы бар.

13-кесте.Дизайн Example Сағаттар

Сағат сигналы	Бағыт	Сипаттама
mgmt_clk	Енгізу	100 МГц жиіліктегі LVDS дифференциалды такті.
refclk_xcvr	Енгізу	Деректер жылдамдығының жиілігі/факторы 33 болатын трансивердің анықтамалық сағаты.
refclk_core	Енгізу	сияқты жиіліктегі негізгі анықтамалық сағат refclk_xcvr.
in_sysref	Енгізу	SYSREF сигналы. Максималды SYSREF жиілігі – деректер жылдамдығы/(66x32xE).
sysref_out	Шығару
txlink_clk rxlink_clk	Ішкі	Деректер жылдамдығының жиілігімен TX және RX сілтеме сағаты/66.
txframe_clk rxframe_clk	Ішкі	Деректер жиілігі/33 (FCLK_MULP=2) TX және RX кадрлық сағаты Деректер жиілігі/66 (FCLK_MULP=1) TX және RX кадрлық сағаты
tx_fclk rx_fclk	Ішкі	Деректер жылдамдығы/66 жиілігі бар TX және RX фазалық такті (FCLK_MULP=2) FCLK_MULP=1 болғанда TX және RX фазалық сағаттары әрқашан жоғары (1'b1).
spi_SCLK	Шығару	20 МГц жиіліктегі SPI беру жылдамдығының такті.

Дизайнды жүктегенде, бұрынғыampFPGA құрылғысына қосылған кезде, ішкі ninit_done оқиғасы JTAG Avalon Master көпірі барлық басқа блоктар сияқты қалпына келтірілді.

SYSREF генераторында txlink_clk және rxlink_clk сағаттары үшін әдейі асинхронды қатынасты енгізу үшін тәуелсіз қалпына келтіру мүмкіндігі бар. Бұл әдіс сыртқы сағаттық чиптен SYSREF сигналын эмуляциялауда жан-жақты.

14-кесте. Дизайн Example Қалпына келтіру

Сигнал қалпына келтіру	Бағыт	Сипаттама
global_rst_n	Енгізу	J блоктарынан басқа барлық блоктар үшін жаһандық қалпына келтіру түймешігін басыңызTAG Avalon Master көпіріне дейін.
ninit_done	Ішкі	J үшін Reset Release IP параметрінен шығуTAG Avalon Master көпіріне дейін.
edctl_rst_n	Ішкі	ED басқару блогын J қалпына келтіредіTAG Avalon Master көпіріне дейін. hw_rst және global_rst_n порттары ED басқару блогын қалпына келтірмейді.
hw_st	Ішкі	ED басқару блогының rst_ctl регистріне жазу арқылы hw_rst-ті растаңыз және өшіріңіз. mgmt_rst_in_n hw_rst бекітілген кезде бекітеді.
mgmt_rst_in_n	Ішкі	Әртүрлі IP мекенжайларының Avalon жадымен салыстырылған интерфейстері және қалпына келтіру секвенсерлерінің кірістері үшін қалпына келтіру:  F-Tile JESD20C IP дуплексті Native PHY үшін j204c_reconfig_reset SPI шебері үшін spi_rst_n PIO күйі мен басқару үшін pio_rst_n 0 және 0 қалпына келтіру ретінің reset_in1 порты global_rst_n, hw_rst немесе edctl_rst_n порты mgmt_rst_in_n параметрінде қалпына келтіруді растайды.
sysref_rst_n	Ішкі	0 reset_out2 портын қалпына келтіру секвенері арқылы ED басқару блогындағы SYSREF генератор блогын қалпына келтіру. Негізгі PLL құлыпталған болса, ысыру реттілігі 0 reset_out2 порты бастапқы қалпына келтіруді өшіреді.
core_pll_rst	Ішкі	Негізгі PLL қалпына келтіру секвенері 0 reset_out0 порты арқылы қалпына келтіреді. mgmt_rst_in_n ысыру бекітілген кезде негізгі PLL қалпына келтіріледі.
j204c_tx_avs_rst_n	Ішкі	F-Tile JESD204C TX Avalon жадымен салыстырылған интерфейсін ысыру реттілігі 0 арқылы бастапқы қалпына келтіреді. TX Avalon жадымен салыстырылған интерфейс mgmt_rst_in_n бекітілген кезде растайды.
j204c_rx_avs_rst_n	Ішкі	F-Tile JESD204C TX Avalon жадымен салыстырылған интерфейсін ысыру секвенері 1 арқылы бастапқы қалпына келтіреді. RX Avalon жадымен салыстырылған интерфейс mgmt_rst_in_n бекітілген кезде растайды.
j204c_tx_rst_n	Ішкі	F-Tile JESD204C TX сілтемесін және txlink_clk және txframe_clk домендеріндегі тасымалдау қабаттарын қалпына келтіреді. Қалпына келтіру реті 0 reset_out5 порты j204c_tx_rst_n қалпына келтіреді. Бұл қалпына келтіру негізгі PLL құлыпталған болса және tx_pma_ready және tx_ready сигналдары бекітілген болса, десерттенеді.
j204c_rx_rst_n	Ішкі	F-Tile JESD204C RX сілтемесін және тасымалдау қабаттарын, rxlink_clk және rxframe_clk домендерін қалпына келтіреді.

Сигнал қалпына келтіру	Бағыт	Сипаттама
		Қалпына келтіру реті 1 reset_out4 порты j204c_rx_rst_n қалпына келтіреді. Бұл қалпына келтіру негізгі PLL құлыпталған болса және rx_pma_ready және rx_ready сигналдары бекітілген болса, десерттенеді.
j204c_tx_rst_ack_n	Ішкі	J204c_tx_rst_n көмегімен қол алысу сигналын қалпына келтіріңіз.
j204c_rx_rst_ack_n	Ішкі	j204c_rx_rst_n көмегімен қол алысу сигналын қалпына келтіріңіз.

8-сурет. Дизайнға арналған уақыт диаграммасы Example Қалпына келтіру

F-Tile JESD204C Design Example Сигналдар

Кесте 15. Жүйе интерфейсінің сигналдары

Сигнал	Бағыт	Сипаттама
Сағаттар және қалпына келтіру
mgmt_clk	Енгізу	Жүйені басқаруға арналған 100 МГц жиілігі.
refclk_xcvr	Енгізу	F-tile UX QUAD және System PLL үшін анықтамалық сағат. Деректер жылдамдығына/33 факторына баламалы.
refclk_core	Енгізу	Негізгі PLL анықтамалық сағаты. refclk_xcvr сияқты бірдей жиілікті қолданады.
in_sysref	Енгізу	JESD204C ішкі сынып 1 іске асыру үшін сыртқы SYSREF генераторынан SYSREF сигналы.
sysref_out	Шығару	JESD204C ішкі сыныпты іске асыруға арналған SYSREF сигналы, бұрынғы дизайн үшін FPGA құрылғысы арқылы жасалғанampтек сілтемені баптандыру мақсаты.

 

Сигнал	Бағыт	Сипаттама
SPI
spi_SS_n[2:0]	Шығару	Белсенді төмен, SPI құл таңдау сигналы.
spi_SCLK	Шығару	SPI сериялық сағаты.
spi_sdio	Кіріс/шығыс	Шеберден сыртқы бағыныштыға деректерді шығару. Сыртқы бағыныңқыдан негізгіге деректерді енгізу.

Сигнал	Бағыт	Сипаттама
Ескерту:3 сымды SPI модулін жасау опциясы қосылғанда.
spi_MISO Ескерту: 3 сымды SPI модулін жасау опциясы қосылмаған кезде.	Енгізу	Сыртқы бағыныңқыдан SPI мастеріне деректерді енгізу.
spi_MOSI Ескерту: 3 сымды SPI модулін жасау опциясы қосылмаған кезде.	Шығару	SPI шеберінен сыртқы бағыныштыға деректерді шығару.

 

Сигнал	Бағыт	Сипаттама
ADC / DAC
tx_serial_data[LINK*L-1:0]	Шығару	DAC-қа дифференциалды жоғары жылдамдықты сериялық шығыс деректері. Сағат сериялық деректер ағынына енгізілген.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Енгізу	ADC-тен дифференциалды жоғары жылдамдықты сериялық кіріс деректері. Сағат сериялық деректер ағынынан қалпына келтіріледі.
rx_serial_data_n[LINK*L-1:0]

 

Сигнал	Бағыт	Сипаттама
Жалпы мақсаттағы енгізу/шығару
user_led[3:0]	Шығару	Келесі шарттар үшін күйді көрсетеді: [0]: SPI бағдарламалау орындалды [1]: TX сілтеме қатесі [2]: RX сілтеме қатесі [3]: Avalon ағындық деректері үшін үлгі тексеру қатесі
user_dip[3:0]	Енгізу	Пайдаланушы режимінің DIP қосқыш кірісі: [0]: ішкі сериялық кері циклды қосу [1]: FPGA арқылы жасалған SYSREF қосу [3:2]: Сақталған

 

Сигнал	Бағыт	Сипаттама
Жолақтан тыс (OOB) және Күй
rx_patchk_data_error[LINK-1:0]	Шығару	Бұл сигнал бекітілгенде, үлгі тексерушісі қатені анықтағанын көрсетеді.
rx_link_error[LINK-1:0]	Шығару	Бұл сигнал бекітілгенде, ол JESD204C RX IP үзуін бекіткенін көрсетеді.
tx_link_error[LINK-1:0]	Шығару	Бұл сигнал бекітілгенде, ол JESD204C TX IP үзуін бекіткенін көрсетеді.
emb_lock_out	Шығару	Бұл сигнал бекітілгенде, ол JESD204C RX IP EMB құлыпына қол жеткізгенін көрсетеді.
sh_lock_out	Шығару	Бұл сигнал бекітілгенде, ол JESD204C RX IP синхрондау тақырыбы құлыпталғанын көрсетеді.

 

Сигнал	Бағыт	Сипаттама
Avalon Streaming
rx_avst_valid[LINK-1:0]	Енгізу	Түрлендіргіш s екенін көрсетедіampқолданбалы деңгейге деректер жарамды немесе жарамсыз. 0: Деректер жарамсыз 1: Деректер жарамды
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Енгізу	Түрлендіргіш сampқолданбалы деңгейге деректерді жіберіңіз.

F-Tile JESD204C Design ExampБақылау регистрлері

F-Tile JESD204C дизайны бұрынғыampED басқару блогындағы регистрлер байт адрестеуді (32 бит) пайдаланады.

16-кесте. Дизайн ExampМекенжай картасы
Бұл 32-биттік ED басқару блогының регистрлері mgmt_clk доменінде.

Құрамдас	Мекенжай
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI бақылау	0x0102_0000 – 0x0102_001F
PIO басқару	0x0102_0020 – 0x0102_002F
PIO күйі	0x0102_0040 – 0x0102_004F
0-реттеуішті қалпына келтіру	0x0102_0100 – 0x0102_01FF
1-реттеуішті қалпына келтіру	0x0102_0200 – 0x0102_02FF
ED басқару	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP трансивер PHY қайта конфигурациялау	0x0200_0000 – 0x023F_FFFF

Кесте 17. Тіркелу рұқсат түрі және анықтамасы
Бұл кесте Intel FPGA IP мекенжайлары үшін регистрге кіру түрін сипаттайды.

Қол жеткізу түрі	Анықтама
RO/V	Бағдарламалық құрал тек оқуға арналған (жазуға әсер етпейді). Мән әртүрлі болуы мүмкін.
RW	Бағдарламалық құрал ағымдағы бит мәнін оқиды және қайтарады. Бағдарламалық құрал битті қажетті мәнге жазады және орнатады.
RW1C	Бағдарламалық құрал ағымдағы бит мәнін оқиды және қайтарады. Бағдарламалық құрал 0 жазады және ешқандай әсер етпейді. Бағдарламалық құрал 1 жазады және бит 0-ге аппараттық құрал арқылы орнатылған болса, битті 1-ге дейін жояды. Аппараттық құрал битті 1-ге орнатады. Бағдарламалық құралды тазалау аппараттық құралға қарағанда жоғары басымдыққа ие.

Кесте 18. ED басқару мекенжай картасы

Офсет	Тіркеу аты
0x00	rst_ctl
0x04	rst_sts0
жалғасы...

Офсет	Тіркеу аты
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Кесте 19. ED басқару блогын басқару және күй регистрлері

Байт Офсет	Тіркелу	Аты	Қол жеткізу	Қалпына келтіру	Сипаттама
0x00	rst_ctl	rst_assert	RW	0x0	Басқаруды қалпына келтіру. [0]: Қалпына келтіруді растау үшін 1 жазыңыз. (hw_rst) Десертті қалпына келтіру үшін қайтадан 0 жазыңыз. [31:1]: Сақталған.
0x04	rst_sts0	rst_status	RO/V	0x0	Күйді қалпына келтіру. [0]: негізгі PLL құлыпталған күйі. [31:1]: Сақталған.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Ішкі немесе сыртқы SYSREF генераторы үшін SYSREF жиегін анықтау күйі. [0]: 1 мәні ішкі сыныптың 1 операциясы үшін SYSREF көтерілу жиегі анықталғанын көрсетеді. Жаңа SYSREF жиегін анықтауды қосу үшін осы битті тазарту үшін бағдарламалық құрал 1 жазуы мүмкін. [31:1]: Сақталған.
0x40	sysref_ctl	sysref_contr ol	RW	Дуплексті деректер жолы Бір реттік: 0x00080	SYSREF басқару. қараңыз 10-кесте Осы тізілімді пайдалану туралы қосымша ақпаратты 17-беттен қараңыз.
				Мерзімді:	Ескерту: Қалпына келтіру мәні мынаған байланысты
				0x00081	SYSREF түрі және F-Tile
				Кесілген – мерзімді:	JESD204C IP деректер жолы параметрінің параметрлері.
				0x00082
				TX немесе RX деректері
				жол
				Бір реттік:
				0x00000
				Мерзімді:
				0x00001
				Кесілген -
				мерзімді:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF күйі. Бұл регистр ішкі SYSREF генераторының соңғы SYSREF кезеңі мен жұмыс циклінің параметрлерін қамтиды. қараңыз 9-кесте SYSREF кезеңі мен жұмыс циклінің заңды мәні үшін 16-бетте.
жалғасы...

Байт Офсет	Тіркелу	Аты	Қол жеткізу	Қалпына келтіру	Сипаттама
					[8:0]: SYSREF кезеңі. Мән 0xFF болғанда, SYSREF кезеңі = 255 Егер мән 0x00 болса, SYSREF кезеңі = 256. [17:9]: SYSREF жұмыс циклі. [31:18]: Сақталған.
0x80	tst_ctl	tst_control	RW	0x0	Сынақ бақылау. Үлгі генераторы мен тексеруші үшін әртүрлі сынақ үлгілерін қосу үшін осы регистрді пайдаланыңыз. [1:0] = Сақталған өріс [2] = ramp_test_ctl 1'b0 = PRBS үлгі генераторын және тексеру құралын қосады 1'b1 = r қосадыamp үлгі генераторы және тексеруші [31:3]: Сақталған.
0x8c	tst_err0	tst_error	RW1C	0x0	Сілтеме 0 үшін қате жалаушасы. Бит 1'b1 болғанда, ол қате орын алғанын көрсетеді. Қате жалауын жою үшін тиісті битке 1'b1 жазбас бұрын қатені шешу керек. [0] = Үлгіні тексеру қатесі [1] = tx_link_error [2] = rx_link_error [3] = Пәрмен үлгісін тексеру қатесі [31:4]: Сақталған.

F-Tile JESD204C Intel FPGA IP дизайнына арналған құжатты қайта қарау тарихы ExampПайдаланушы нұсқаулығы

Құжат нұсқасы	Intel Quartus Prime нұсқасы	IP нұсқасы	Өзгерістер
2021.10.11	21.3	1.0.0	Бастапқы шығарылым.

Құжаттар / Ресурстар

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Пайдаланушы нұсқаулығы F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Анықтамалар

• Пайдаланушы нұсқаулығы