F-Tile JESD204C Intel FPGA IP Design Example Guida per l'utente

Questa guida per l'utente fornisce le caratteristiche, le linee guida per l'uso e una descrizione dettagliata del design, ad esample per l'IP FPGA Intel® F-Tile JESD204C che utilizza dispositivi Intel Agilex™.

Pubblico di destinazione

Il presente documento è destinato a:

Architetto progettista per effettuare la selezione IP durante la fase di pianificazione della progettazione a livello di sistema
Progettisti hardware quando integrano l'IP nella loro progettazione a livello di sistema

Ingegneri di convalida durante la simulazione a livello di sistema e la fase di convalida dell'hardware

Documenti correlati
La tabella seguente elenca altri documenti di riferimento relativi a F-Tile JESD204C Intel FPGA IP.

Tabella 1. Documenti correlati

Riferimento	Descrizione
F-Tile JESD204C Intel FPGA IP Guida per l'utente	Fornisce informazioni sull'IP FPGA Intel F-Tile JESD204C.
F-Tile JESD204C Intel FPGA IP Note di rilascio	Elenca le modifiche apportate a F-Tile JESD204C F-Tile JESD204C in una particolare release.
Scheda tecnica del dispositivo Intel Agilex	Questo documento descrive le caratteristiche elettriche, le caratteristiche di commutazione, le specifiche di configurazione e i tempi per i dispositivi Intel Agilex.

Acronimi e Glossario

Tabella 2. Elenco degli acronimi

Acronimo	Espansione
LEMC	Orologio multiblocco esteso locale
FC	Frequenza dei fotogrammi
ADC	Convertitore analogico-digitale
DAC	Convertitore digitale-analogico
Controllo di Produzione	Processore di segnale digitale
TX	Trasmettitore
RX	Ricevitore

Acronimo	Espansione
DLL	Livello di collegamento dati
Responsabilità Sociale d'Impresa	Registro di controllo e di stato
CRU	Orologio e Unità di Reset
ISR	Routine di servizio di interruzione
FIFO	Primo arrivato, primo uscito
SERRAMENTI	Serializzatore Deserializzatore
ECC	Codice di correzione degli errori
Commissione Elettorale	Correzione degli errori in avanti
SERR	Rilevamento errore singolo (in ECC, correggibile)
DER	Rilevamento doppio errore (in ECC, fatale)
PRBS	Sequenza binaria pseudocasuale
MAC	Controllore di accesso multimediale. MAC include il sottolivello del protocollo, il livello di trasporto e il livello di collegamento dati.
FISICO	Livello fisico. PHY in genere include il livello fisico, SERDES, driver, ricevitori e CDR.
PZ	Sottostrato di codifica fisica
PMA	Attaccamento fisico medio
RBD	Ritardo buffer RX
UI	Unit Interval = durata del bit seriale
Conteggio RBD	RX Buffer Ritarda l'ultimo arrivo in corsia
Offset RBD	Opportunità di rilascio del ritardo del buffer RX
SH	Sincronizza intestazione
TL	Strato di trasporto
EMI	Bridge di interconnessione multi-die integrato

Tabella 3. Elenco dei glossari

Termine	Descrizione
Dispositivo convertitore	Convertitore ADC o DAC
Dispositivo logico	FPGA o ASIC
Ottetto	Un gruppo di 8 bit, che serve come ingresso per l'encoder 64/66 e come uscita dal decoder
Sgranocchiare	Un set di 4 bit che è l'unità di lavoro di base delle specifiche JESD204C
Bloccare	Un simbolo a 66 bit generato dallo schema di codifica 64/66
Tasso di linea	Velocità dati effettiva del collegamento seriale Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Collega l'orologio	Link Clock = Frequenza linea corsia/66.
Telaio	Un insieme di ottetti consecutivi in cui la posizione di ciascun ottetto può essere identificata facendo riferimento a un segnale di allineamento del frame.
Frame Clock	Un clock di sistema che funziona alla frequenza del frame, che deve essere un clock di collegamento 1x e 2x.

Termine	Descrizione
Sample per frame clock	Samples per orologio, il totale sample nel frame clock per il dispositivo convertitore.
LEMC	Orologio interno utilizzato per allineare il confine del multiblocco esteso tra le corsie e nei riferimenti esterni (SYSREF o Sottoclasse 1).
Sottoclasse 0	Nessun supporto per la latenza deterministica. I dati devono essere rilasciati immediatamente dopo il corretto allineamento da corsia a corsia sul ricevitore.
Sottoclasse 1	Latenza deterministica tramite SYSREF.
Collegamento multipunto	Collegamenti tra dispositivi con 2 o più dispositivi convertitori.
Codifica 64B / 66B	Codice di riga che associa i dati a 64 bit a 66 bit per formare un blocco. La struttura dati di livello base è un blocco che inizia con un'intestazione di sincronizzazione a 2 bit.

Tabella 4. Simboli

Termine	Descrizione
L	Numero di corsie per dispositivo convertitore
M	Numero di convertitori per dispositivo
F	Numero di ottetti per frame su una singola corsia
S	Numero di samples trasmessi per singolo convertitore per ciclo di trama
N	Risoluzione del convertitore
N'	Numero totale di bit per sample nel formato dati utente
CS	Numero di bit di controllo per conversione sample
CF	Numero di parole di controllo per periodo frame clock per collegamento
HD	Formato dati utente ad alta densità
E	Numero di multiblocco in un multiblocco esteso

F-Tile JESD204C Intel FPGA IP Design Example Guida rapida

Il design IP F-Tile JESD204C Intel FPGA exampi per i dispositivi Intel Agilex presenta un testbench di simulazione e un design hardware che supporta la compilazione e il test dell'hardware.
È possibile generare il design F-Tile JESD204C esample attraverso il catalogo IP nel software Intel Quartus® Prime Pro Edition.

Figura 1. Sviluppo Stages per il Design Esample

Design esamplo schema a blocchi

Figura 2. Modello F-Tile JESD204C Esample Diagramma a blocchi di alto livello

Il disegno esample è composto dai seguenti moduli:

Sistema di progettazione della piattaforma
- IP FPGA Intel JESD204C F-Tile
- JTAG al ponte Avalon Master
- Controller I/O parallelo (PIO).
- Interfaccia porta seriale (SPI)—modulo master—IOPLL
- Generatore di SYSREF
- Example Design (ED) Controllo CSR
- Resetta i sequencer
Sistema PLL

Generatore di schemi
Controllo del modello

Tabella 5. Progettazione esample Moduli

Componenti	Descrizione
Sistema di progettazione della piattaforma	Il sistema Platform Designer istanzia il percorso dati IP F-Tile JESD204C e supporta le periferiche.
IP FPGA Intel JESD204C F-Tile	Questo sottosistema Platform Designer contiene gli IP JESD204C F-Tile TX e RX istanziati insieme al PHY duplex.
JTAG al ponte Avalon Master	Questo bridge fornisce l'accesso host della console di sistema all'IP mappato in memoria nella progettazione tramite JTAG interfaccia.
Controller I/O parallelo (PIO).	Questo controller fornisce un'interfaccia mappata in memoria per sampling e pilotaggio di porte I/O generiche.
Maestro SPI	Questo modulo gestisce il trasferimento seriale dei dati di configurazione all'interfaccia SPI all'estremità del convertitore.
Generatore di SYSREF	Il generatore SYSREF utilizza il clock di collegamento come clock di riferimento e genera impulsi SYSREF per l'F-Tile JESD204C IP. Nota: Questo disegno esample utilizza il generatore SYSREF per dimostrare l'inizializzazione del collegamento IP duplex F-Tile JESD204C. Nell'applicazione a livello di sistema della sottoclasse 204 F-Tile JESD1C, è necessario generare SYSREF dalla stessa origine dell'orologio del dispositivo.
IOPLL	Questo disegno esample utilizza un IOPLL per generare un clock utente per la trasmissione dei dati nell'IP F-Tile JESD204C.
Controllo ED CSR	Questo modulo fornisce il controllo e lo stato del rilevamento SYSREF e il controllo e lo stato del modello di test.
Resetta i sequencer	Questo disegno esample è composto da 2 sequenziatori di reset: Sequenza di ripristino 0: gestisce il ripristino del dominio di streaming Avalon® TX/RX, del dominio mappato in memoria di Avalon, PLL core, PHY TX, core TX e generatore SYSREF. Reset Sequence 1: gestisce il ripristino di RX PHY e RX core.
Sistema PLL	Sorgente di clock primaria per l'incrocio tra hard IP e EMIB di F-tile.
Generatore di schemi	Il generatore di pattern genera un PRBS o ramp modello.
Controllo del modello	Il pattern checker verifica il PRBS o ramp pattern ricevuto e contrassegna un errore quando trova una mancata corrispondenza di datiamplui.

Requisiti software

Intel utilizza il seguente software per testare il design esample in un sistema Linux:

Software Intel Quartus Prime Pro Edition
Simulatore Questa*/ModelSim* o VCS*/VCS MX

Generazione del disegno

Per generare il disegno esample dall'editor dei parametri IP:

Crea un progetto destinato alla famiglia di dispositivi Intel Agilex F-tile e seleziona il dispositivo desiderato.
In Catalogo IP, Strumenti ➤ Catalogo IP, selezionare F-Tile JESD204C Intel FPGA IP.
Specifica un nome di primo livello e la cartella per la variazione IP personalizzata. Fare clic su OK. L'editor dei parametri aggiunge il .ip di primo livello file automaticamente al progetto corrente. Se ti viene chiesto di aggiungere manualmente il file .ip file al progetto, fare clic su Progetto ➤ Aggiungi/Rimuovi Files in Project per aggiungere il file file.
Sotto l'Esample Scheda Design, specificare il design esample parametri come descritto in Design Example Parametri.
Fare clic su Genera esampil Design.

Il software genera tutto il design files nelle sottodirectory. Questi filesono necessari per eseguire la simulazione e la compilazione.

Design esample Parametri
L'editor di parametri IP Intel FPGA F-Tile JESD204C include Example Scheda Design per specificare determinati parametri prima di generare il design esamplui.

Tabella 6. Parametri nell'Esample Scheda Progettazione

Parametro	Opzioni	Descrizione
Seleziona Design	Controllo della console di sistema Nessuno	Seleziona il controllo della console di sistema per accedere al design esamppercorso dei dati attraverso la console di sistema.
Simulazione	Acceso, spento	Attivare l'IP per generare il necessario files per simulare il progetto esamplui.
Sintesi	Acceso, spento	Attivare l'IP per generare il necessario files per la compilazione di Intel Quartus Prime e la dimostrazione dell'hardware.
Formato HDL (per simulazione)	Verilog VDHL	Seleziona il formato HDL dell'RTL files per la simulazione.
Formato HDL (per sintesi)	Solo Verlog	Seleziona il formato HDL dell'RTL files per sintesi.

Parametro	Opzioni	Descrizione
Genera modulo SPI a 3 fili	Acceso, spento	Attivare per abilitare l'interfaccia SPI a 3 fili anziché a 4 fili.
Modalità Sysref	Un colpo Periodico Periodico con gap	Selezionare se si desidera che l'allineamento SYSREF sia una modalità a impulsi one-shot, periodico o periodico con gap, in base ai requisiti di progettazione e alla flessibilità di temporizzazione. One-shot: selezionare questa opzione per consentire a SYSREF di essere una modalità a impulsi one-shot. Il valore del bit del registro sysref_ctrl[17] è 0. Dopo l'annullamento dell'asserzione del ripristino IP JESD204C dell'F-Tile, modificare il valore del registro sysref_ctrl[17] da 0 a 1, quindi a 0, per un impulso SYSREF one-shot. Periodico: SYSREF in modalità periodica ha un ciclo di lavoro 50:50. Il periodo SYSREF è ESYSREF_MULP. Periodico interrotto: SYSREF ha un ciclo di lavoro programmabile di granularità di 1 ciclo di clock del collegamento. Il periodo SYSREF è ESYSREF_MULP. Per l'impostazione del ciclo di lavoro fuori intervallo, il blocco di generazione SYSREF dovrebbe dedurre automaticamente il ciclo di lavoro 50:50. Fare riferimento al RIF.SIST Generatore sezione per ulteriori informazioni su SYSREF periodo.
Seleziona la scheda	Nessuno	Seleziona la scheda per il design esamplui. Nessuno: questa opzione esclude gli aspetti hardware per la progettazione, ad esample. Tutte le assegnazioni dei pin saranno impostate su pin virtuali.
Modello di prova	7° livello 9° livello 15° livello 23° livello Ramp	Seleziona il generatore di pattern e il pattern di test del correttore. Generatore di pattern—JESD204C supporta il generatore di pattern PRBS per data sample. Ciò significa che la larghezza dei dati è l'opzione N+CS. Il generatore e il correttore di pattern PRBS sono utili per la creazione di datiample stimolo per il test e non è compatibile con la modalità di test PRBS sul convertitore ADC/DAC. Ramp Generatore pattern: il livello di collegamento JESD204C funziona normalmente, ma il trasporto successivo è disabilitato e l'input dal formattatore viene ignorato. Ciascuna corsia trasmette un flusso di ottetti identico che incrementa da 0x00 a 0xFF e quindi si ripete. Ramp pattern test è abilitato da prbs_test_ctl. PRBS Pattern Checker—JESD204C Lo scrambler PRBS si sincronizza automaticamente e si prevede che quando il core IP è in grado di decodificare il collegamento, il seme di scrambling sia già sincronizzato. Il seme di scrambling PRBS richiederà 8 ottetti per l'autoinizializzazione. Ramp Pattern Checker: lo scrambling JESD204C si sincronizza automaticamente e si prevede che quando il core IP è in grado di decodificare il collegamento, il seme di scrambling sia già sincronizzato. Il primo ottetto valido viene caricato come ramp valore iniziale. I dati successivi devono incrementare fino a 0xFF e passare a 0x00. Ramp il pattern checker dovrebbe verificare la presenza di pattern identici su tutte le corsie.
Abilita il loopback seriale interno	Acceso, spento	Selezionare il loopback seriale interno.
Abilita canale di comando	Acceso, spento	Seleziona il modello del canale di comando.

Struttura Directory
Il design F-Tile JESD204C esample directory contengono file generati files per il design esampmeno.

Figura 3. Struttura della directory per F-Tile JESD204C Intel Agilex Design Example

Tabella 7. Rubrica Files

Cartelle	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulazione/mentore	modellismo_sim.tcl tb_top_waveform.do
simulazione/sinossi	vcd vcs_sim.sh tb_top_wave_ed.do _ ... vcsmx_sim.sh tb_top_wave_ed.do

Simulare il progetto esampil banco di prova

Il disegno esample testbench simula il tuo progetto generato.

Figura 4. Procedura

Per simulare il progetto, eseguire i seguenti passaggi:

Cambia la directory di lavoro inample_design_directory>/simulazione/ .
Nella riga di comando, esegui lo script di simulazione. La tabella seguente mostra i comandi per eseguire i simulatori supportati.

Simulatore	Comando
Questa/ModelSim	vsim -do modelim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (senza questa/ ModelSim GUI)
VCS	shvcs_sim.sh
VCSMX	shvcsmx_sim.sh

La simulazione termina con messaggi che indicano se l'esecuzione è andata a buon fine o meno.

Figura 5. Simulazione riuscita
Questa figura mostra il messaggio di simulazione riuscita per il simulatore VCS.

Compilazione del disegno esample

Per compilare la sola compilazione example project, attenersi alla seguente procedura:

Garantire la progettazione della compilazione esampla generazione è completa.

Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Prime Pro Editionample_design_directory>/ed/quartus.
Nel menu Elaborazione, fare clic su Avvia compilazione.

Descrizione dettagliata per F-Tile JESD204C Design Example

Il design F-Tile JESD204C esample dimostra la funzionalità del flusso di dati utilizzando la modalità loopback.
È possibile specificare le impostazioni dei parametri di propria scelta e generare il design esamplui.
Il disegno esample è disponibile solo in modalità duplex per entrambe le varianti Base e PHY. Puoi scegliere la variante Solo base o Solo PHY ma l'IP genererebbe il design esample sia per Base che per PHY.

Nota: Alcune configurazioni ad alta velocità dati potrebbero non riuscire a sincronizzare. Per evitare errori di temporizzazione, prendere in considerazione la possibilità di specificare un valore del moltiplicatore di frequenza frame clock inferiore (FCLK_MULP) nella scheda Configurazioni dell'editor di parametri IP Intel FPGA F-Tile JESD204C.

Componenti del sistema

Il design F-Tile JESD204C esample fornisce un flusso di controllo basato su software che utilizza l'unità di controllo hardware con o senza il supporto della console di sistema.

Il disegno esample abilita un collegamento automatico nelle modalità di loopback interno ed esterno.

JTAG all'Avalon Master Bridge
Il JTAG ad Avalon Master Bridge fornisce una connessione tra il sistema host per accedere all'IP F-Tile JESD204C mappato in memoria e il controllo IP periferico e i registri di stato attraverso il JTAG interfaccia.

Figura 6. Sistema con JTAG ad Avalon Master Bridge Core

Nota: L'orologio di sistema deve essere almeno 2 volte più veloce del JTAG orologio. L'orologio di sistema è mgmt_clk (100 MHz) in questo design, ad esamplui.

Nucleo di I/O parallelo (PIO).
Il core di input/output parallelo (PIO) con interfaccia Avalon fornisce un'interfaccia mappata in memoria tra una porta slave mappata in memoria Avalon e porte I/O generiche. Le porte I/O si collegano alla logica utente on-chip o ai pin I/O che si collegano a dispositivi esterni all'FPGA.

Figura 7. PIO Core con porte di ingresso, porte di uscita e supporto IRQ
Per impostazione predefinita, il componente Platform Designer disabilita l'IRQ (Interrupt Service Line).

Le porte I/O PIO sono assegnate al livello superiore HDL file (io_ status per le porte di input, io_ control per le porte di output).

La tabella seguente descrive la connettività del segnale per le porte I/O di stato e di controllo al DIP switch e al LED sul kit di sviluppo.

Tabella 8. Porte I/O PIO Core

Porta	Morso	Segnale
Porta in uscita	0	Programmazione SPI USER_LED completata
Porta in uscita	31:1	Prenotato
In_porto	0	USER_DIP abilitazione loopback seriale interno Off = 1 Acceso = 0
	1	USER_DIP SYSREF generato da FPGA abilita Off = 1 Acceso = 0
	31:2	Prenotato.

Maestro SPI
Il modulo master SPI è un componente standard di Platform Designer nella libreria standard di IP Catalog. Questo modulo utilizza il protocollo SPI per facilitare la configurazione di convertitori esterni (ad esample, ADC, DAC e generatori di clock esterni) tramite uno spazio di registro strutturato all'interno di questi dispositivi.

Il master SPI ha un'interfaccia Avalon mappata in memoria che si connette al master Avalon (JTAG al master bridge di Avalon) tramite l'interconnessione mappata in memoria di Avalon. Il master SPI riceve le istruzioni di configurazione dal master Avalon.

Il modulo master SPI controlla fino a 32 slave SPI indipendenti. La velocità di trasmissione SCLK è configurata a 20 MHz (divisibile per 5).
Questo modulo è configurato per un'interfaccia a 4 fili, larghezza 24 bit. Se è selezionata l'opzione Generate 3-Wire SPI Module, viene creata un'istanza di un modulo aggiuntivo per convertire l'uscita a 4 fili del master SPI in 3 fili.

IOPLL
L'IOPLL genera il clock richiesto per generare frame_clk e link_clk. Il clock di riferimento al PLL è configurabile ma limitato al data rate/fattore di 33.

Per il design esample che supporta una velocità dati di 24.33024 Gbps, la frequenza di clock per frame_clk e link_clk è 368.64 MHz.
Per il design esample che supporta una velocità dati di 32 Gbps, la frequenza di clock per frame_clk e link_clk è 484.848 MHz.

Generatore SYSREF
SYSREF è un segnale di temporizzazione critico per i convertitori di dati con interfaccia F-Tile JESD204C.

Il generatore SYSREF nel design example viene utilizzato solo a scopo dimostrativo di inizializzazione del collegamento IP duplex JESD204C. Nell'applicazione a livello di sistema della sottoclasse 204 JESD1C, è necessario generare SYSREF dalla stessa origine dell'orologio del dispositivo.

Per l'IP F-Tile JESD204C, il moltiplicatore SYSREF (SYSREF_MULP) del registro di controllo SYSREF definisce il periodo SYSREF, che è un multiplo n intero del parametro E.

Devi assicurarti che E*SYSREF_MULP ≤16. Per esample, se E=1, l'impostazione legale per SYSREF_MULP deve essere compresa tra 1 e 16 e se E=3, l'impostazione legale per SYSREF_MULP deve essere compresa tra 1 e 5.

Nota: Se si imposta un SYSREF_MULP fuori intervallo, il generatore SYSREF correggerà l'impostazione su SYSREF_MULP=1.
È possibile selezionare se si desidera che il tipo SYSREF sia un impulso singolo, periodico o periodico con intervallo attraverso Exampscheda le Design nell'editor di parametri IP Intel FPGA F-Tile JESD204C.

Tabella 9. Example del contatore periodico SYSREF periodico e con gap

E	SYSREF_MULP	PERIODO SYSREF (ESYSREF_MULP 32)	Ciclo di lavoro	Descrizione
1	1	32	1..31 (Programmabile)	Periodico a intervalli
1	1	32	16 (Fisso)	Periodico
1	2	64	1..63 (Programmabile)	Periodico a intervalli
1	2	64	32 (Fisso)	Periodico
1	16	512	1..511 (Programmabile)	Periodico a intervalli
1	16	512	256 (Fisso)	Periodico
2	3	19	1..191 (Programmabile)	Periodico a intervalli
2	3	192	96 (Fisso)	Periodico
2	8	512	1..511 (Programmabile)	Periodico a intervalli
2	8	512	256 (Fisso)	Periodico
2	9 (Illegale)	64	32 (Fisso)	Periodico a intervalli
2	9 (Illegale)	64	32 (Fisso)	Periodico

Tabella 10. Registri di controllo SYSREF
Puoi riconfigurare dinamicamente i registri di controllo SYSREF se l'impostazione del registro è diversa dall'impostazione specificata quando hai generato il progetto example. Configurare i registri SYSREF prima che l'IP Intel FPGA F-Tile JESD204C sia fuori reset. Se si seleziona il generatore SYSREF esterno tramite il file
sysref_ctrl[7] bit di registro, è possibile ignorare le impostazioni per tipo SYSREF, moltiplicatore, duty cycle e fase.

Pezzi	Valore predefinito	Descrizione
sysref_ctrl[1:0]	2'b00: colpo singolo 2'b01: Periodico 2'b10: Periodico con gap	Tipo SYSREF. Il valore predefinito dipende dall'impostazione della modalità SYSREF nel file Exampil design scheda nell'editor di parametri IP Intel FPGA F-Tile JESD204C.
sysref_ctrl[6:2]	5'b00001	Moltiplicatore SYSREF. Questo campo SYSREF_MULP è applicabile al tipo SYSREF periodico e con intervalli periodici. È necessario configurare il valore del moltiplicatore per garantire che il valore ESYSREF_MULP sia compreso tra 1 e 16 prima che l'IP F-Tile JESD204C esaurisca il ripristino. Se il valore ESYSREF_MULP non è compreso in questo intervallo, il valore del moltiplicatore viene impostato automaticamente su 5'b00001.
controllo_sistema[7]	Percorso dati duplex: 1'b1 Percorso dati Simplex TX o RX: 1'b0	selezionare SYSREF. Il valore predefinito dipende dall'impostazione del percorso dati in Exampscheda le Design nell'editor di parametri IP Intel FPGA F-Tile JESD204C. 0: Simplex TX o RX (SYSREF esterno) 1: Duplex (SYSREF interno)
sysref_ctrl[16:8]	9:0	Ciclo di lavoro SYSREF quando il tipo SYSREF è periodico o periodico con gap. È necessario configurare il ciclo di lavoro prima che l'IP F-Tile JESD204C esaurisca il ripristino. Valore massimo = (ESYSREF_MULP32)-1 Ad esampon: Ciclo di lavoro del 50% = (ESYSREF_MULP32)/2 Il duty cycle è predefinito al 50% se non si configura questo campo di registro o se si configura il campo di registro su 0 o più del valore massimo consentito.
controllo_sistema[17]	1'b0	Controllo manuale quando il tipo SYSREF è one-shot. Scrivere 1 per impostare il segnale SYSREF su alto. Scrivere 0 per impostare il segnale SYSREF su basso. È necessario scrivere un 1 e poi uno 0 per creare un impulso SYSREF in modalità one-shot.
sysref_ctrl[31:18]	22:0	Prenotato.

Reimposta i sequencer
Questo disegno esample è costituito da due sequencer di ripristino:

Sequenza di ripristino 0: gestisce il ripristino del dominio di streaming Avalon TX/RX, del dominio mappato in memoria di Avalon, PLL core, PHY TX, core TX e generatore SYSREF.

Sequenza di ripristino 1: gestisce il ripristino su RX PHY e RX Core.

SPI a 3 fili
Questo modulo è opzionale per convertire l'interfaccia SPI in 3 fili.

Sistema PLL
F-tile ha tre PLL di sistema a bordo. Questi PLL di sistema sono la sorgente di clock principale per l'incrocio tra IP rigido (MAC, PCS e FEC) e EMIB. Ciò significa che, quando si utilizza la modalità di clock PLL del sistema, i blocchi non sono sincronizzati dal clock PMA e non dipendono da un clock proveniente dal core FPGA. Ogni PLL di sistema genera solo il clock associato a un'interfaccia di frequenza. Per esample, sono necessari due PLL di sistema per eseguire un'interfaccia a 1 GHz e un'interfaccia a 500 MHz. L'utilizzo di un PLL di sistema consente di utilizzare ogni corsia in modo indipendente senza che il cambio di orario della corsia influisca su una corsia vicina.
Ciascun PLL di sistema può utilizzare uno qualsiasi degli otto clock di riferimento FGT. I PLL di sistema possono condividere un clock di riferimento o avere clock di riferimento diversi. Ogni interfaccia può scegliere quale PLL di sistema utilizzare, ma, una volta scelta, è fissa, non riconfigurabile tramite riconfigurazione dinamica.

Informazioni correlate
F-tile Architecture e PMA e FEC Direct PHY IP Guida per l'utente

Ulteriori informazioni sulla modalità di clock PLL del sistema nei dispositivi Intel Agilex F-tile.

Generatore di modelli e correttore
Il generatore di modelli e il correttore sono utili per la creazione di datiample e il monitoraggio a scopo di test.
Tabella 11. Generatore di pattern supportato

Generatore di modelli	Descrizione
Generatore di schemi PRBS	Il design F-Tile JESD204C esampLe PRBS pattern generator supporta il seguente grado di polinomi: Numero di serie: X23+X23+18 Numero di serie: X15+X15+14 Numero di serie: X9+X9+5 Numero di serie: X7+X7+6
Ramp generatore di schemi	La ramp il valore del pattern aumenta di 1 per ogni s successivoample con la larghezza del generatore di N e passa a 0 quando tutti i bit in sampsono 1. Abilita il ramp generatore di pattern scrivendo un 1 nel bit 2 del registro tst_ctl del blocco di controllo ED.
Canale di comando ramp generatore di schemi	Il design F-Tile JESD204C esample supporta il canale di comando ramp generatore di pattern per corsia. Il ramp il valore del modello aumenta di 1 ogni 6 bit di parole di comando. Il seme di partenza è un modello di incremento su tutte le corsie.

Tabella 12. Pattern Checker supportato

Controllo del modello	Descrizione
Controllo del modello PRBS	Il seme di scrambling nel pattern checker è auto-sincronizzato quando l'F-Tile JESD204C IP raggiunge l'allineamento di allineamento. Il pattern checker richiede 8 ottetti affinché il seme di scrambling si autosincronizzi.
Ramp correttore di schemi	I primi dati validi sample per ogni convertitore (M) viene caricato come valore iniziale di ramp modello. Dati successivi sampI valori devono aumentare di 1 in ogni ciclo di clock fino al massimo e quindi tornare a 0.

Controllo del modello	Descrizione
	Per esempioample, quando S=1, N=16 e WIDTH_MULP = 2, la larghezza dei dati per convertitore è S * WIDTH_MULP * N = 32. I dati massimi sampil valore è 0xFFFF. Il ramp pattern checker verifica che vengano ricevuti pattern identici da tutti i convertitori.
Canale di comando ramp correttore di schemi	Il design F-Tile JESD204C esample supporta il canale di comando ramp correttore di schemi. La prima parola di comando (6 bit) ricevuta viene caricata come valore iniziale. Le successive parole di comando nella stessa corsia devono incrementare fino a 0x3F e passare a 0x00. Il canale di comando ramp pattern checker verifica la presenza di ramp modelli su tutte le corsie.

F-Tile JESD204C TX e RX IP
Questo disegno esample consente di configurare ciascun TX/RX in modalità simplex o duplex.
Le configurazioni duplex consentono la dimostrazione della funzionalità IP utilizzando il loopback seriale interno o esterno. I CSR all'interno dell'IP non sono ottimizzati per consentire il controllo IP e l'osservazione dello stato.

F-Tile JESD204C Design Esample Orologio e Reset

Il design F-Tile JESD204C esample ha una serie di segnali di clock e reset.

Tabella 13.Design esample Orologi

Segnale dell'orologio	Direzione	Descrizione
mgmt_clk	Ingresso	Orologio differenziale LVDS con frequenza di 100 MHz.
rifclk_xcvr	Ingresso	Orologio di riferimento del ricetrasmettitore con frequenza di data rate/fattore di 33.
refclk_core	Ingresso	Core clock di riferimento con la stessa frequenza di refclk_xcvr.
nel_riferimento di sistema	Ingresso	Segnale SYSREF. La frequenza massima SYSREF è data rate/(66x32xE).
riferimento_di_sistema_fuori	Produzione
collegamento_tx_clk collegamento_rx_clk	Interno	Orologio di collegamento TX e RX con frequenza di data rate/66.
il frame_tx_clk il frame_rx_clk	Interno	Frame clock TX e RX con frequenza di data rate/33 (FCLK_MULP=2) Frame clock TX e RX con frequenza di data rate/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interno	Clock di fase TX e RX con frequenza di data rate/66 (FCLK_MULP=2) Il clock di fase TX e RX è sempre alto (1'b1) quando FCLK_MULP=1
spi_SCLK	Produzione	Orologio con baud rate SPI con frequenza di 20 MHz.

Quando carichi il disegno esample in un dispositivo FPGA, un evento interno ninit_done assicura che il JTAG ad Avalon Master bridge è in reset così come tutti gli altri blocchi.

Il generatore SYSREF ha il suo ripristino indipendente per iniettare una relazione asincrona intenzionale per i clock txlink_clk e rxlink_clk. Questo metodo è più completo nell'emulare il segnale SYSREF da un chip di clock esterno.

Tabella 14. Design esample Reimposta

Ripristina segnale	Direzione	Descrizione
primo_n_globale	Ingresso	Pulsante reset globale per tutti i blocchi, eccetto JTAG al ponte Avalon Master.
ninit_fatto	Interno	Output da Reset Release IP per JTAG al ponte Avalon Master.
edctl_primo_n	Interno	Il blocco di controllo ED viene ripristinato da JTAG al ponte Avalon Master. Le porte hw_rst e global_rst_n non reimpostano il blocco ED Control.
hw_primo	Interno	Assert e deassert hw_rst scrivendo nel registro rst_ctl del blocco ED Control. mgmt_rst_in_n afferma quando viene affermato hw_rst.
mgmt_primo_in_n	Interno	Ripristino per le interfacce Avalon mappate in memoria di vari IP e input di sequenziatori di ripristino: j20c_reconfig_reset per F-Tile JESD204C IP duplex nativo PHY spi_rst_n per il master SPI pio_rst_n per stato e controllo PIO porta reset_in0 del sequencer di ripristino 0 e 1 La porta global_rst_n, hw_rst o edctl_rst_n afferma il ripristino su mgmt_rst_in_n.
riferimento_di_sistema_rst_n	Interno	Ripristino per il blocco generatore SYSREF nel blocco di controllo ED utilizzando la porta reset_out0 del sequencer di ripristino 2. La porta 0 reset_out2 del sequencer di ripristino deasserisce il ripristino se il core PLL è bloccato.
nucleo_pll_primo	Interno	Reimposta il core PLL tramite la porta 0 reset_out0 del sequencer di ripristino. Il core PLL si resetta quando mgmt_rst_in_n reset viene asserito.
j204c_tx_avs_rst_n	Interno	Reimposta l'interfaccia mappata in memoria F-Tile JESD204C TX Avalon tramite il sequencer di ripristino 0. L'interfaccia mappata in memoria TX Avalon si asserisce quando viene asserito mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interno	Reimposta l'interfaccia mappata in memoria F-Tile JESD204C TX Avalon tramite il sequencer di ripristino 1. L'interfaccia mappata in memoria RX Avalon esegue l'asserzione quando viene asserito mgmt_rst_in_n.
j204c_tx_rst_n	Interno	Reimposta il collegamento F-Tile JESD204C TX e i livelli di trasporto nei domini txlink_clk e txframe_clk. La porta reset_out0 del sequencer di ripristino 5 reimposta j204c_tx_rst_n. Questo ripristino deasserisce se il core PLL è bloccato e i segnali tx_pma_ready e tx_ready vengono asseriti.
j204c_rx_rst_n	Interno	Reimposta i livelli di collegamento e trasporto RX JESD204C F-Tile nei domini rxlink_clk e rxframe_clk.

Ripristina segnale	Direzione	Descrizione
		La porta reset_out1 del sequencer di ripristino 4 reimposta j204c_rx_rst_n. Questo ripristino deasserisce se il core PLL è bloccato e i segnali rx_pma_ready e rx_ready vengono asseriti.
j204c_tx_risposta_a_n	Interno	Ripristina il segnale di handshake con j204c_tx_rst_n.
j204c_rx_risposta_n	Interno	Ripristina il segnale di handshake con j204c_rx_rst_n.

Figura 8. Diagramma temporale per il progetto esample Reimposta

F-Tile JESD204C Design Esample Segnali

Tabella 15. Segnali dell'interfaccia di sistema

Segnale	Direzione	Descrizione
Orologi e Reset
mgmt_clk	Ingresso	Orologio da 100 MHz per la gestione del sistema.
rifclk_xcvr	Ingresso	Orologio di riferimento per F-tile UX QUAD e System PLL. Equivalente a data rate/fattore di 33.
refclk_core	Ingresso	Orologio di riferimento del core PLL. Applica la stessa frequenza di clock di refclk_xcvr.
nel_riferimento di sistema	Ingresso	Segnale SYSREF dal generatore SYSREF esterno per l'implementazione della sottoclasse 204 JESD1C.
riferimento_di_sistema_fuori	Produzione	Segnale SYSREF per l'implementazione della sottoclasse 204 JESD1C generata dal dispositivo FPGA per la progettazione exampsolo scopo di inizializzazione del collegamento le.

Segnale	Direzione	Descrizione
SPI
spi_SS_n[2:0]	Produzione	Attivo basso, segnale di selezione slave SPI.
spi_SCLK	Produzione	Orologio seriale SPI.
spi_sdio	Ingresso/uscita	Dati di output dal master allo slave esterno. Immettere i dati dallo slave esterno al master.

Segnale	Direzione	Descrizione
Nota:Quando l'opzione Generate 3-Wire SPI Module è abilitata.
spi_MISO Nota: Quando l'opzione Genera modulo SPI a 3 fili non è abilitata.	Ingresso	Immettere i dati dallo slave esterno al master SPI.
spi_MOSI Nota: Quando l'opzione Genera modulo SPI a 3 fili non è abilitata.	Produzione	Dati di output dal master SPI allo slave esterno.

Segnale	Direzione	Descrizione
ADC / DAC
dati_seriale_tx[LINK*L-1:0]	Produzione	Dati di uscita seriale differenziale ad alta velocità al DAC. L'orologio è incorporato nel flusso di dati seriali.
dati_serial_tx_n[LINK*L-1:0]
dati_serial_rx[LINK*L-1:0]	Ingresso	Dati di ingresso seriali differenziali ad alta velocità da ADC. L'orologio viene recuperato dal flusso di dati seriali.
dati_serial_rx_n[LINK*L-1:0]

Segnale	Direzione	Descrizione
I/O per uso generale
guidato_dall'utente[3:0]	Produzione	Indica lo stato per le seguenti condizioni: [0]: programmazione SPI completata [1]: errore di collegamento TX [2]: errore di collegamento RX [3]: Errore del controllo pattern per i dati di streaming di Avalon
dip_utente[3:0]	Ingresso	Ingresso interruttore DIP modalità utente: [0]: abilitazione loopback seriale interno [1]: abilitazione SYSREF generata da FPGA [3:2]: Riservato

Segnale	Direzione	Descrizione
Fuori banda (OOB) e Stato
errore_dati_rx_patchk[LINK-1:0]	Produzione	Quando questo segnale viene asserito, indica che il pattern checker ha rilevato un errore.
errore_rx_link[LINK-1:0]	Produzione	Quando questo segnale viene asserito, indica che JESD204C RX IP ha asserito l'interrupt.
tx_link_errore[LINK-1:0]	Produzione	Quando questo segnale viene asserito, indica che JESD204C TX IP ha asserito l'interrupt.
emb_blocco_fuori	Produzione	Quando questo segnale viene asserito, indica che l'IP RX JESD204C ha raggiunto il blocco EMB.
sh_bloccare	Produzione	Quando questo segnale viene asserito, indica che l'intestazione di sincronizzazione IP RX JESD204C è bloccata.

Segnale	Direzione	Descrizione
Avalon in streaming
rx_avst_valido[LINK-1:0]	Ingresso	Indica se il convertitore sampi dati al livello dell'applicazione sono validi o non validi. 0: i dati non sono validi 1: i dati sono validi
rx_avst_data[(TOTALE_SAMPLE*N)-1:0 ]	Ingresso	Convertitore Sample dati al livello dell'applicazione.

F-Tile JESD204C Design Esample Registri di controllo

Il design F-Tile JESD204C esampi registri nel blocco di controllo ED utilizzano l'indirizzamento a byte (32 bit).

Tabella 16. Design esample Mappa degli indirizzi
Questi registri a blocchi di controllo ED a 32 bit si trovano nel dominio mgmt_clk.

Componente	Indirizzo
Trasmettitore F-Tile JESD204C IP	0x000C_0000 – 0x000C_03FF
Ricevitore IP F-Tile JESD204C	0x000D_0000 – 0x000D_03FF
Controllo SPI	0x0102_0000 – 0x0102_001F
Controllo PIO	0x0102_0020 – 0x0102_002F
Stato PIO	0x0102_0040 – 0x0102_004F
Reimposta il sequenziatore 0	0x0102_0100 – 0x0102_01FF
Reimposta il sequenziatore 1	0x0102_0200 – 0x0102_02FF
Controllo ED	0x0102_0400 – 0x0102_04FF
Riconfigurazione PHY del ricetrasmettitore IP JESD204C F-Tile	0x0200_0000 – 0x023F_FFFF

Tabella 17. Tipo e definizione di accesso al registro
Questa tabella descrive il tipo di accesso al registro per gli IP Intel FPGA.

Tipo di accesso	Definizione
RO/V	Software di sola lettura (nessun effetto sulla scrittura). Il valore può variare.
RW	Il software legge e restituisce il valore del bit corrente. Il software scrive e imposta il bit sul valore desiderato.
RW1C	Il software legge e restituisce il valore del bit corrente. Il software scrive 0 e non ha effetto. Il software scrive 1 e azzera il bit su 0 se il bit è stato impostato su 1 dall'hardware. L'hardware imposta il bit su 1. La cancellazione del software ha una priorità maggiore rispetto all'impostazione dell'hardware.

Tabella 18. Mappa degli indirizzi di controllo ED

Offset	Nome registro
0x00	primo_ctl
0x04	prima_sts0
*continua…*

Offset	Nome registro
0x10	rst_sts_rilevati0
0x40	riferimento_sistema_ctl
0x44	riferimento_sistema_sts
0x80	tst_ctl
0x8c	Errore tst_err0

Tabella 19. Registri di controllo e stato del blocco di controllo ED

Byte Offset	Registro	Nome	Accesso	Reset	Descrizione
0x00	primo_ctl	primo_asserto	RW	0x0	Ripristina il controllo. [0]: scrivere 1 per affermare il ripristino. (hw_rst) Scrivi di nuovo 0 per deasserire reset. [31:1]: Riservato.
0x04	prima_sts0	primo_stato	RO/V	0x0	Reimposta lo stato. [0]: stato bloccato PLL principale. [31:1]: Riservato.
0x10	rst_sts_dete ct0	set_primi_siti	RW1C	0x0	Stato di rilevamento del fronte SYSREF per il generatore SYSREF interno o esterno. [0]: Valore 1 Indica che è stato rilevato un fronte di salita SYSREF per il funzionamento della sottoclasse 1. Il software può scrivere 1 per cancellare questo bit per abilitare il nuovo rilevamento del fronte SYSREF. [31:1]: Riservato.
0x40	riferimento_sistema_ctl	sysref_control	RW	Percorso dati duplex Un colpo: 0x00080	controllo SYSREF. Fare riferimento a Tabella 10 a pagina 17 per ulteriori informazioni sull'utilizzo di questo registro.
				Periodico:	Nota: Il valore di ripristino dipende da
				0x00081	il tipo SYSREF e F-Tile
				Gapped- periodico:	Impostazioni dei parametri del percorso dati IP JESD204C.
				0x00082
				Dati TX o RX
				sentiero
				Un colpo:
				0x00000
				Periodico:
				0x00001
				Spalancato-
				periodico:
				0x00002
0x44	riferimento_sistema_sts	stato sysref	RO/V	0x0	Stato SYSREF. Questo registro contiene le ultime impostazioni del periodo SYSREF e del ciclo di lavoro del generatore SYSREF interno. Fare riferimento a Tabella 9 a pagina 16 per il valore legale del periodo SYSREF e del duty cycle.
*continua…*

Byte Offset	Registro	Nome	Accesso	Reset	Descrizione
					[8:0]: periodo SYSREF. Quando il valore è 0xFF, il Periodo SYSREF = 255 Quando il valore è 0x00, il periodo SYSREF = 256. [17:9]: ciclo di lavoro SYSREF. [31:18]: Riservato.
0x80	tst_ctl	controllo_tst	RW	0x0	Controllo di prova. Utilizzare questo registro per abilitare diversi modelli di test per il generatore e il correttore di modelli. [1:0] = Campo riservato [2] = ramp_test_ctl 1'b0 = Abilita il generatore e il correttore di pattern PRBS 1'b1 = Abilita ramp generatore di pattern e correttore [31:3]: Riservato.
0x8c	Errore tst_err0	errore_tst	RW1C	0x0	Flag di errore per il collegamento 0. Quando il bit è 1'b1, indica che si è verificato un errore. È necessario risolvere l'errore prima di scrivere 1'b1 sul rispettivo bit per cancellare il flag di errore. [0] = Errore del controllo pattern [1] = tx_link_error [2] = rx_link_error [3] = Errore del controllo pattern del comando [31:4]: Riservato.

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Documenti / Risorse

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Guida utente
F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, progettazione IP FPGA Intel Example, IP Design Esample, Design Esample

Riferimenti

Manuale d'uso

F-Tile JESD204C Intel FPGA IP Design Example

Informazioni su F-Tile JESD204C Intel® FPGA IP Design example Guida per l'utente