F-Tile JESD204C Intel FPGA IP Design Eksample

Om F-Tile JESD204C Intel® FPGA IP Design Example Brugervejledning

Denne brugervejledning giver funktionerne, retningslinjerne for brug og detaljeret beskrivelse af designet f.eksamples til F-Tile JESD204C Intel® FPGA IP ved hjælp af Intel Agilex™-enheder.

Tilsigtet publikum

Dette dokument er beregnet til:

• Designarkitekt til at foretage IP-valg under designplanlægningsfasen på systemniveau
• Hardwaredesignere, når de integrerer IP i deres systemniveaudesign
• Valideringsingeniører under simulering på systemniveau og hardwarevalideringsfase

Relaterede dokumenter
Følgende tabel viser andre referencedokumenter, der er relateret til F-Tile JESD204C Intel FPGA IP.

Tabel 1. Relaterede dokumenter

Reference	Beskrivelse
F-Tile JESD204C Intel FPGA IP Brugervejledning	Giver oplysninger om F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	Viser de ændringer, der er foretaget for F-Tile JESD204C F-Tile JESD204C i en bestemt udgivelse.
Intel Agilex-enhedsdatablad	Dette dokument beskriver de elektriske egenskaber, koblingskarakteristika, konfigurationsspecifikationer og timing for Intel Agilex-enheder.

Akronymer og ordliste

Tabel 2. Akronymliste

Akronym	Udvidelse
LEMC	Lokalt udvidet multiblok-ur
FC	Frame clock rate
ADC	Analog til digital konverter
DAC	Digital til analog konverter
DSP	Digital signalprocessor
TX	Sender
RX	Modtager

Akronym	Udvidelse
DLL	Datalinklag
CSR	Kontrol og statusregister
CRU	Ur og nulstil enhed
ISR	Afbrydelse af servicerutine
FIFO	Først-ind-først-ud
SERDES	Serializer Deserializer
ECC	Fejlretning af kode
FEC	Videresend fejlkorrektion
SERR	Enkelt fejlregistrering (i ECC, kan rettes)
DERR	Dobbelt fejlregistrering (i ECC, fatal)
PRBS	Pseudorandom binær sekvens
MAC	Medieadgangscontroller. MAC inkluderer protokolunderlag, transportlag og datalinklag.
PHY	Fysisk lag. PHY inkluderer typisk det fysiske lag, SERDES, drivere, modtagere og CDR.
PCS	Fysisk kodningsunderlag
PMA	Fysisk medium tilknytning
RBD	RX-bufferforsinkelse
UI	Enhedsinterval = varighed af seriel bit
RBD-antal	RX Buffer Delay seneste baneankomst
RBD offset	Mulighed for frigivelse af RX Buffer Delay
SH	Synkroniser overskrift
TL	Transportlag
EMIB	Indlejret Multi-die Interconnect Bridge

Tabel 3. Ordliste

Semester	Beskrivelse
Konverter enhed	ADC eller DAC konverter
Logisk enhed	FPGA eller ASIC
Oktet	En gruppe på 8 bit, der tjener som input til 64/66 encoder og output fra dekoderen
Nappe	Et sæt på 4 bit, som er den grundlæggende arbejdsenhed i JESD204C specifikationer
Blok	Et 66-bit symbol genereret af 64/66-kodningsskemaet
Linjehastighed	Effektiv datahastighed for serielt link Bane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Link ur	Linkur = Lane Line Rate/66.
Ramme	Et sæt af på hinanden følgende oktetter, hvor positionen af ​​hver oktet kan identificeres ved reference til et rammejusteringssignal.
Rammeur	Et systemur, der kører med rammens hastighed, det skal være 1x og 2x linkur.

Semester	Beskrivelse
Samples pr. ramme ur	Samples pr. ur, den samlede samples i frame ur til konverterenheden.
LEMC	Internt ur bruges til at justere grænsen for den udvidede multiblok mellem baner og ind i de eksterne referencer (SYSREF eller underklasse 1).
Underklasse 0	Ingen understøttelse af deterministisk latenstid. Data skal frigives øjeblikkeligt, når bane til bane forskydes på modtageren.
Underklasse 1	Deterministisk latens ved hjælp af SYSREF.
Multipoint Link	Links mellem enheder med 2 eller flere konverterenheder.
64B/66B-kodning	Linjekode, der kortlægger 64-bit data til 66 bit for at danne en blok. Datastrukturen på basisniveau er en blok, der starter med 2-bit sync-header.

Tabel 4. Symboler

Semester	Beskrivelse
L	Antal baner pr. konverterenhed
M	Antal konvertere pr. enhed
F	Antal oktetter pr. ramme på en enkelt bane
S	Antal samples transmitteret pr. enkelt konverter pr. rammecyklus
N	Konverter opløsning
N'	Samlet antal bit pr. sample i brugerdataformatet
CS	Antal kontrolbits pr. konvertering sample
CF	Antal kontrolord pr. frame clock-periode pr. link
HD	High Density brugerdataformat
E	Antal multiblok i en udvidet multiblok

F-Tile JESD204C Intel FPGA IP Design Eksample Quick Start Guide

F-Tile JESD204C Intel FPGA IP-design examples til Intel Agilex-enheder har en simulerende testbench og et hardwaredesign, der understøtter kompilering og hardwaretest.
Du kan generere F-Tile JESD204C-designet f.eksamples gennem IP-kataloget i Intel Quartus® Prime Pro Edition-softwaren.

Figur 1. Udvikling Stages for Design Example

Design Eksample Blokdiagram

Figur 2. F-Tile JESD204C Design Eksample Blokdiagram på højt niveau

Designet example består af følgende moduler:

• Platform Designer system
  • F-Tile JESD204C Intel FPGA IP
  • JTAG til Avalon Master bridge
  • Parallel I/O (PIO) controller
  • Serial Port Interface (SPI)—mastermodul— IOPLL
  • SYSREF generator
  • Example Design (ED) Kontrol CSR
  • Nulstil sequencere
• System PLL
• Mønstergenerator
• Mønsterkontrol

Tabel 5. Design Eksample moduler

Komponenter	Beskrivelse
Platform Designer system	Platform Designer-systemet instansierer F-Tile JESD204C IP-datastien og understøttende ydre enheder.
F-Tile JESD204C Intel FPGA IP	Dette Platform Designer-undersystem indeholder TX- og RX F-Tile JESD204C-IP'erne instansieret sammen med duplex PHY.
JTAG til Avalon Master bridge	Denne bro giver systemkonsolværtsadgang til den hukommelseskortede IP i designet gennem JTAG interface.
Parallel I/O (PIO) controller	Denne controller giver en hukommelseskortet grænseflade til sampling og kørsel til generelle I/O-porte.
SPI mester	Dette modul håndterer seriel overførsel af konfigurationsdata til SPI-grænsefladen på konverterenden.
SYSREF generator	SYSREF-generatoren bruger linkuret som referenceur og genererer SYSREF-impulser til F-Tile JESD204C IP. Note: Dette design example bruger SYSREF-generatoren til at demonstrere duplex F-Tile JESD204C IP-linkinitialisering. I applikationen F-Tile JESD204C underklasse 1 systemniveau skal du generere SYSREF'en fra den samme kilde som enhedens ur.
IOPLL	Dette design example bruger en IOPLL til at generere et brugerur til at overføre data til F-Tile JESD204C IP.
ED Kontrol CSR	Dette modul giver SYSREF-detektionskontrol og -status samt testmønsterkontrol og -status.
Nulstil sequencere	Dette design example består af 2 nulstillede sequencere: Nulstil sekvens 0 – Håndterer nulstillingen til TX/RX Avalon® streaming domæne, Avalon hukommelseskortet domæne, core PLL, TX PHY, TX core og SYSREF generator. Nulstil sekvens 1 – Håndterer nulstillingen til RX PHY og RX kerne.
System PLL	Primær urkilde til F-tile hård IP og EMIB krydsning.
Mønstergenerator	Mønstergeneratoren genererer en PRBS eller ramp mønster.
Mønsterkontrol	Mønsterkontrollen verificerer PRBS eller ramp mønster modtaget, og markerer en fejl, når det finder en uoverensstemmelse mellem data sample.

Softwarekrav

Intel bruger følgende software til at teste designet f.eksamples i et Linux-system:

• Intel Quartus Prime Pro Edition-software
• Questa*/ModelSim* eller VCS*/VCS MX simulator

Generering af designet

For at generere designet f.eksample fra IP-parametereditoren:

1. Opret et projekt rettet mod Intel Agilex F-tile-enhedsfamilie, og vælg den ønskede enhed.
2. I IP-kataloget, Værktøjer ➤ IP-katalog, skal du vælge F-Tile JESD204C Intel FPGA IP.
3. Angiv et navn på øverste niveau og mappen for din brugerdefinerede IP-variant. Klik på OK. Parametereditoren tilføjer .ip på øverste niveau file til det aktuelle projekt automatisk. Hvis du bliver bedt om manuelt at tilføje .ip file til projektet skal du klikke på Projekt ➤ Tilføj/fjern Files i Project for at tilføje file.
4. Under Examppå fanen Design, angiv designet f.eksample parametre som beskrevet i Design Example Parametre.
5. Klik på Generer eksample Design.

Softwaren genererer alt design files i undermapperne. Disse files er nødvendige for at køre simulering og kompilering.

Design Eksample Parametre
F-Tile JESD204C Intel FPGA IP-parametereditoren inkluderer Example Design-fanen, hvor du kan specificere bestemte parametre, før du genererer designet f.eksample.

Tabel 6. Parametre i Example Design Tab

Parameter	Valgmuligheder	Beskrivelse
Vælg design	Systemkonsol kontrol Ingen	Vælg systemkonsollens kontrol for at få adgang til designet f.eksampdatasti gennem systemkonsollen.
Simulering	Til, fra	Tænd for IP'en for at generere det nødvendige files til simulering af designet example.
Syntese	Til, fra	Tænd for IP'en for at generere det nødvendige files til Intel Quartus Prime-kompilering og hardwaredemonstration.
HDL-format (til simulering)	Verilog VDHL	Vælg HDL-formatet for RTL files til simulering.
HDL-format (til syntese)	Kun Verilog	Vælg HDL-formatet for RTL files til syntese.

Parameter	Valgmuligheder	Beskrivelse
Generer 3-leder SPI-modul	Til, fra	Tænd for at aktivere 3-leder SPI-interface i stedet for 4-leder.
Sysref-tilstand	Et skud Periodisk Gapped periodisk	Vælg, om du ønsker, at SYSREF-justeringen skal være en one-shot pulstilstand, periodisk eller periodisk med gap, baseret på dine designkrav og tidsfleksibilitet. One-shot—Vælg denne indstilling for at aktivere SYSREF til at være en one-shot pulstilstand. Værdien af ​​sysref_ctrl[17]-registerbitten er 0. Efter at F-Tile JESD204C IP-nulstillingen er deassert, skal du ændre sysref_ctrl[17]-registerets værdi fra 0 til 1, derefter til 0, for en one-shot SYSREF-impuls. Periodisk – SYSREF i periodisk tilstand har 50:50 driftscyklus. SYSREF-perioden er E*SYSREF_MULP. Periodisk mellemrum – SYSREF har en programmerbar arbejdscyklus med granularitet på 1 linkurcyklus. SYSREF-perioden er E*SYSREF_MULP. For driftscyklusindstilling uden for området bør SYSREF-genereringsblokken automatisk udlede 50:50 driftscyklus. Der henvises til SYSREF Generator afsnittet for mere information om SYSREF periode.
Vælg bord	Ingen	Vælg tavlen til designet f.eksample. Ingen – Denne mulighed udelukker hardwareaspekter for designet f.eksample. Alle pin-tildelinger vil blive sat til virtuelle pins.
Test mønster	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Vælg mønstergenerator og skaktestmønster. Mønstergenerator—JESD204C understøtter PRBS-mønstergenerator pr. datasample. Dette betyder, at bredden af ​​data er N+CS option. PRBS-mønstergenerator og checker er nyttige til at skabe dataample stimulus til test, og den er ikke kompatibel med PRBS-testtilstand på ADC/DAC-konverteren. Ramp Mønstergenerator – JESD204C linklag fungerer normalt, men senere transport deaktiveres, og input fra formateringsværktøjet ignoreres. Hver bane transmitterer en identisk oktetstrøm, der stiger fra 0x00 til 0xFF og derefter gentages. Ramp mønstertest aktiveres af prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler er selvsynkroniserende, og det forventes, at når IP-kernen er i stand til at afkode link op, er scrambling-seedet allerede synkroniseret. PRBS scrambling frø vil tage op 8 oktetter at selv initialisere. Ramp Pattern Checker—JESD204C-scrambling er selvsynkroniserende, og det forventes, at når IP-kernen er i stand til at afkode linket, er scrambling-seedet allerede synkroniseret. Den første gyldige oktet indlæses som ramp startværdi. Efterfølgende data skal stige op til 0xFF og rulle over til 0x00. Ramp mønsterkontrol skal kontrollere for identisk mønster på tværs af alle baner.
Aktiver intern seriel loopback	Til, fra	Vælg intern seriel loopback.
Aktiver kommandokanal	Til, fra	Vælg kommandokanalmønster.

Katalogstruktur
F-Tile JESD204C design example mapper indeholder genererede files for designet examples.

Figur 3. Directory Structure for F-Tile JESD204C Intel Agilex Design Example

Tabel 7. Directory Files

Mapper	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulering/mentor	modelsim_sim.tcl tb_top_waveform.do
simulering/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulering af Design Example Testbench

Designet example testbench simulerer dit genererede design.

Figur 4. Fremgangsmåde

For at simulere designet skal du udføre følgende trin:

1. Skift arbejdsbiblioteket tilample_design_directory>/simulering/ .
2. Kør simuleringsscriptet på kommandolinjen. Tabellen nedenfor viser kommandoerne til at køre de understøttede simulatorer.

Simulator	Kommando
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (uden Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simuleringen afsluttes med beskeder, der indikerer, om kørslen var vellykket eller ej.

Figur 5. Vellykket simulering
Denne figur viser den succesfulde simuleringsmeddelelse for VCS-simulator.

Kompilering af designeksample

For at kompilere den kun kompilering exampfor projektet, følg disse trin:

1. Sørg for kompileringsdesign exampgenerationen er fuldført.
2. Åbn Intel Quartus Prime Pro Edition-projektet i Intel Quartus Prime Pro Edition-softwarenample_ design_ directory>/ed/quartus.
3. Klik på Start kompilering i menuen Behandling.

Detaljeret beskrivelse af F-Tile JESD204C Design Example

F-Tile JESD204C design example demonstrerer funktionaliteten af ​​datastreaming ved hjælp af loopback-tilstand.
Du kan specificere parametrene efter eget valg og generere designet f.eksample.
Designet example er kun tilgængelig i duplekstilstand for både Base og PHY variant. Du kan vælge Base only eller PHY only variant, men IP'en ville generere designet f.eksample for både Base og PHY.

Note:  Nogle konfigurationer med høj datahastighed kan mislykkes med timing. For at undgå tidsfejl kan du overveje at specificere en lavere frame clock frequency multiplier-værdi (FCLK_MULP) på fanen Konfigurationer i F-Tile JESD204C Intel FPGA IP-parametereditoren.

Systemkomponenter

F-Tile JESD204C design example leverer et softwarebaseret kontrolflow, der bruger den hårde kontrolenhed med eller uden systemkonsolunderstøttelse.

Designet example muliggør en automatisk forbindelse i intern og ekstern loopback-tilstand.

JTAG til Avalon Master Bridge
Den J.TAG til Avalon Master Bridge giver en forbindelse mellem værtssystemet for at få adgang til den hukommelseskortede F-Tile JESD204C IP og de perifere IP-kontrol- og statusregistre gennem JTAG interface.

Figur 6. System med JTAG til Avalon Master Bridge Core

Note:  Systemuret skal være mindst 2X hurtigere end JTAG ur. Systemuret er mgmt_clk (100MHz) i dette design f.eksample.

Parallel I/O (PIO) kerne
Den parallelle input/output-kerne (PIO) med Avalon-interface giver en hukommelseskortet grænseflade mellem en Avalon-hukommelseskortet slaveport og generelle I/O-porte. I/O-portene forbindes enten til on-chip brugerlogik eller til I/O-ben, der forbinder til enheder eksternt til FPGA.

Figur 7. PIO Core med inputporte, outputporte og IRQ-understøttelse
Som standard deaktiverer Platform Designer-komponenten Interrupt Service Line (IRQ).

PIO I/O-portene er tildelt på øverste niveau HDL file ( io_ status for input-porte, io_ control for output-porte).

Tabellen nedenfor beskriver signalforbindelsen for status- og kontrol I/O-portene til DIP-switchen og LED'en på udviklingssættet.

Tabel 8. PIO Core I/O-porte

Havn	Bit	Signal
Ud_havn	0	USER_LED SPI-programmering udført
	31:1	Reserveret
In_port	0	USER_DIP intern seriel loopback aktivering Off = 1 On = 0
	1	USER_DIP FPGA-genereret SYSREF aktivering Off = 1 On = 0
	31:2	Reserveret.

SPI Master
SPI-mastermodulet er en standard Platform Designer-komponent i IP-katalogets standardbibliotek. Dette modul bruger SPI-protokollen til at lette konfigurationen af ​​eksterne omformere (f.eksample-, ADC-, DAC- og eksterne clockgeneratorer) via et struktureret registerrum inde i disse enheder.

SPI-masteren har en Avalon-hukommelseskortet grænseflade, der forbinder til Avalon-masteren (JTAG til Avalon master bridge) via Avalon memory-mapped interconnect. SPI-masteren modtager konfigurationsinstruktioner fra Avalon-masteren.

SPI-mastermodulet styrer op til 32 uafhængige SPI-slaver. SCLK-baudraten er konfigureret til 20 MHz (deles med 5).
Dette modul er konfigureret til en 4-leder, 24-bit breddegrænseflade. Hvis indstillingen Generer 3-leder SPI-modul er valgt, instansieres et ekstra modul for at konvertere 4-leder output fra SPI-masteren til 3-leder.

IOPLL
IOPLL genererer det ur, der kræves for at generere frame_clk og link_clk. Referenceuret til PLL'en er konfigurerbart, men begrænset til datahastigheden/faktoren på 33.

• Til design example, der understøtter datahastighed på 24.33024 Gbps, klokfrekvensen for frame_clk og link_clk er 368.64 MHz.
• Til design example, der understøtter datahastighed på 32 Gbps, klokfrekvensen for frame_clk og link_clk er 484.848 MHz.

SYSREF Generator
SYSREF er et kritisk timing-signal for datakonvertere med F-Tile JESD204C-interface.

SYSREF-generatoren i design example bruges kun til demonstration af duplex JESD204C IP-link initialiseringsformål. I JESD204C underklasse 1 systemniveauapplikationen skal du generere SYSREF fra den samme kilde som enhedens ur.

For F-Tile JESD204C IP definerer SYSREF-multiplikatoren (SYSREF_MULP) af SYSREF-kontrolregisteret SYSREF-perioden, som er n-heltalsmultiplum af E-parameteren.

Du skal sikre E*SYSREF_MULP ≤16. F.eksample, hvis E=1, skal den lovlige indstilling for SYSREF_MULP være inden for 1-16, og hvis E=3, skal den lovlige indstilling for SYSREF_MULP være inden for 1-5.

Note:  Hvis du indstiller en SYSREF_MULP uden for området, vil SYSREF-generatoren rette indstillingen til SYSREF_MULP=1.
Du kan vælge, om du vil have SYSREF-typen til at være en one-shot puls, periodisk eller gapped periodisk gennem Ex.ampfanen Design i F-Tile JESD204C Intel FPGA IP-parametereditor.

Tabel 9. Examples af periodisk og spaltet periodisk SYSREF-tæller

E	SYSREF_MULP	SYSREF PERIODE (E*SYSREF_MULP* 32)	Duty Cycle	Beskrivelse
1	1	32	1..31 (Programmerbar)	Gapped Periodisk
1	1	32	16 (fast)	Periodisk
1	2	64	1..63 (Programmerbar)	Gapped Periodisk
1	2	64	32 (fast)	Periodisk
1	16	512	1..511 (Programmerbar)	Gapped Periodisk
1	16	512	256 (fast)	Periodisk
2	3	19	1..191 (Programmerbar)	Gapped Periodisk
2	3	192	96 (fast)	Periodisk
2	8	512	1..511 (Programmerbar)	Gapped Periodisk
2	8	512	256 (fast)	Periodisk
2	9 (Ulovlig)	64	32 (fast)	Gapped Periodisk
2	9 (Ulovlig)	64	32 (fast)	Periodisk

 

Tabel 10. SYSREF-kontrolregistre
Du kan dynamisk omkonfigurere SYSREF-kontrolregistrene, hvis registerindstillingen er anderledes end den indstilling, du specificerede, da du genererede design f.eks.ample. Konfigurer SYSREF-registrene, før F-Tile JESD204C Intel FPGA IP er ude af nulstilling. Hvis du vælger den eksterne SYSREF-generator gennem
sysref_ctrl[7] registerbit, kan du ignorere indstillingerne for SYSREF type, multiplikator, driftscyklus og fase.

Bits	Standardværdi	Beskrivelse
sysref_ctrl[1:0]	2'b00: One-shot 2'b01: Periodisk 2'b10: Periodisk afbrudt	SYSREF type. Standardværdien afhænger af SYSREF-tilstandsindstillingen i Example Design fanen i F-Tile JESD204C Intel FPGA IP-parametereditoren.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikator. Dette SYSREF_MULP-felt gælder for periodisk og periodisk SYSREF-type. Du skal konfigurere multiplikatorværdien for at sikre, at E*SYSREF_MULP-værdien er mellem 1 og 16, før F-Tile JESD204C IP er ude af nulstilling. Hvis E*SYSREF_MULP-værdien er uden for dette område, er multiplikatorværdien som standard 5'b00001.
sysref_ctrl[7]	Duplex datasti: 1'b1 Simplex TX eller RX datasti: 1'b0	SYSREF vælg. Standardværdien afhænger af datastiindstillingen i Exampfanen Design i F-Tile JESD204C Intel FPGA IP-parametereditor. 0: Simplex TX eller RX (ekstern SYSREF) 1: Duplex (intern SYSREF)
sysref_ctrl[16:8]	9	SYSREF-driftscyklus, når SYSREF-typen er periodisk eller periodisk med mellemrum. Du skal konfigurere driftscyklussen, før F-Tile JESD204C IP er ude af nulstilling. Maksimal værdi = (E*SYSREF_MULP*32)-1 For f.eksampdet: 50 % arbejdscyklus = (E*SYSREF_MULP*32)/2 Driftscyklussen er som standard 50 %, hvis du ikke konfigurerer dette registerfelt, eller hvis du konfigurerer registerfeltet til 0 eller mere end den maksimalt tilladte værdi.
sysref_ctrl[17]	1'b0	Manuel kontrol, når SYSREF-typen er one-shot. Skriv 1 for at indstille SYSREF-signalet til højt. Skriv 0 for at indstille SYSREF-signalet til lavt. Du skal skrive et 1 og derefter et 0 for at skabe en SYSREF-puls i one-shot-tilstand.
sysref_ctrl[31:18]	22	Reserveret.

Nulstil sekvenser
Dette design example består af to nulstillede sequencere:

• Nulstil sekvens 0—Handterer nulstillingen til TX/RX Avalon streaming domæne, Avalon memory-mapped domæne, core PLL, TX PHY, TX core og SYSREF generator.
• Nulstil sekvens 1 – Håndterer nulstillingen til RX PHY og RX Core.

3-leder SPI
Dette modul er valgfrit til at konvertere SPI-interface til 3-leder.

System PLL
F-tile har tre indbyggede system PLL'er. Disse system-PLL'er er den primære klokkilde til hård IP (MAC, PCS og FEC) og EMIB-krydsning. Dette betyder, at når du bruger systemets PLL-clocking-tilstand, bliver blokkene ikke clocket af PMA-uret og er ikke afhængige af et ur, der kommer fra FPGA-kernen. Hver system-PLL genererer kun det ur, der er forbundet med én frekvensgrænseflade. F.eksampDu skal bruge to system-PLL'er for at køre en grænseflade ved 1 GHz og en grænseflade ved 500 MHz. Brug af et system PLL giver dig mulighed for at bruge hver bane uafhængigt uden at et vognbaneurskifte påvirker en tilstødende vognbane.
Hver system-PLL kan bruge et hvilket som helst af otte FGT-referenceure. System PLL'er kan dele et referenceur eller have forskellige referenceure. Hver grænseflade kan vælge, hvilken system-PLL den bruger, men når den først er valgt, er den fast, ikke rekonfigurerbar ved hjælp af dynamisk rekonfiguration.

Relateret information
F-tile Architecture og PMA og FEC Direct PHY IP brugervejledning

Flere oplysninger om systemets PLL-clocking-tilstand i Intel Agilex F-tile-enheder.

Mønstergenerator og Checker
Mønstergeneratoren og checkeren er nyttige til at skabe dataamples og overvågning til testformål.
Tabel 11. Understøttet mønstergenerator

Mønstergenerator	Beskrivelse
PRBS mønstergenerator	F-Tile JESD204C design example PRBS mønstergenerator understøtter følgende grad af polynomier: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mønstergenerator	Den ramp mønsterværdien øges med 1 for hver efterfølgende sample med generatorbredden på N, og ruller over til 0, når alle bits i sampde er 1. Aktiver ramp mønstergenerator ved at skrive en 1 til bit 2 i tst_ctl-registret for ED-kontrolblokken.
Kommandokanal ramp mønstergenerator	F-Tile JESD204C design example understøtter kommandokanal ramp mønstergenerator pr. bane. Den ramp mønsterværdien øges med 1 pr. 6 bit kommandoord. Startseedet er et stigningsmønster på tværs af alle baner.

Tabel 12. Understøttet mønsterkontrol

Mønsterkontrol	Beskrivelse
PRBS mønsterkontrol	Scrambling-frøet i mønsterkontrollen er selvsynkroniseret, når F-Tile JESD204C IP opnår skævjustering. Mønsterkontrollen kræver 8 oktetter for at scrambling-frøet kan synkronisere sig selv.
Ramp mønsterkontrol	De første gyldige data sample for hver konverter (M) indlæses som startværdien af ​​ramp mønster. Efterfølgende data sampLes værdierne skal stige med 1 i hver urcyklus op til maksimum og derefter rulle over til 0.

Mønsterkontrol	Beskrivelse
	F.eksample, når S=1, N=16 og WIDTH_MULP = 2, er databredden pr. konverter S * WIDTH_MULP * N = 32. De maksimale data sample-værdien er 0xFFFF. Den ramp mønsterkontrol verificerer, at identiske mønstre modtages på tværs af alle konvertere.
Kommandokanal ramp mønsterkontrol	F-Tile JESD204C design example understøtter kommandokanal ramp mønsterkontrol. Det første modtagne kommandoord (6 bit) indlæses som startværdien. Efterfølgende kommandoord i samme bane skal stige op til 0x3F og rulle over til 0x00. Kommandokanalen ramp mønster checker checker for ramp mønstre på tværs af alle baner.

F-Tile JESD204C TX og RX IP
Dette design example giver dig mulighed for at konfigurere hver TX/RX i simplekstilstand eller duplekstilstand.
Duplex-konfigurationer muliggør demonstration af IP-funktionalitet ved hjælp af enten intern eller ekstern seriel loopback. CSR'er inden for IP'en er ikke optimeret for at give mulighed for IP-kontrol og statusobservation.

F-Tile JESD204C Design Eksample Ur og nulstil

F-Tile JESD204C design example har et sæt ur- og nulstillingssignaler.

Tabel 13.Design Eksample Ure

Ur Signal	Retning	Beskrivelse
mgmt_clk	Input	LVDS differentielt ur med frekvens på 100 MHz.
refclk_xcvr	Input	Transceiver referenceur med frekvens af datahastighed/faktor på 33.
refclk_core	Input	Kernereferenceur med samme frekvens som refclk_xcvr.
in_sysref	Input	SYSREF signal. Maksimal SYSREF-frekvens er datahastighed/(66x32xE).
sysref_out	Produktion
txlink_clk rxlink_clk	Indre	TX og RX link ur med frekvens af datarate/66.
txframe_clk rxframe_clk	Indre	TX- og RX-rammeur med frekvens for datahastighed/33 (FCLK_MULP=2) TX- og RX-rammeur med frekvens for datahastighed/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Indre	TX- og RX-faseur med frekvens for datahastighed/66 (FCLK_MULP=2) TX- og RX-faseuret er altid højt (1'b1), når FCLK_MULP=1
spi_SCLK	Produktion	SPI-baudrate-ur med frekvens på 20 MHz.

Når du indlæser designet f.eksampind i en FPGA-enhed, sikrer en intern ninit_done-hændelse, at JTAG til Avalon Master bridge er i nulstilling såvel som alle de andre blokke.

SYSREF-generatoren har sin uafhængige nulstilling for at injicere bevidst asynkront forhold for txlink_clk- og rxlink_clk-klokkerne. Denne metode er mere omfattende til at emulere SYSREF-signalet fra en ekstern clock-chip.

Tabel 14. Design Eksample Nulstiller

Nulstil signal	Retning	Beskrivelse
global_første_n	Input	Global nulstilling af trykknappen for alle blokke undtagen JTAG til Avalon Master bridge.
ninit_færdig	Indre	Output fra Reset Release IP for JTAG til Avalon Master bridge.
edctl_rst_n	Indre	ED-kontrolblokken nulstilles af JTAG til Avalon Master bridge. Hw_rst- og global_rst_n-portene nulstiller ikke ED-kontrolblokken.
hw_rst	Indre	Bekræft og afhæv hw_rst ved at skrive til rst_ctl-registret i ED-kontrolblokken. mgmt_rst_in_n hævder, når hw_rst hævdes.
mgmt_rst_in_n	Indre	Nulstil for Avalon hukommelseskortede grænseflader af forskellige IP'er og input fra nulstillede sequencere:  j20c_reconfig_reset til F-Tile JESD204C IP duplex Native PHY spi_rst_n for SPI master pio_rst_n for PIO-status og kontrol reset_in0 port af reset sequencer 0 og 1 Global_rst_n, hw_rst eller edctl_rst_n porten hævder reset på mgmt_rst_in_n.
sysref_rst_n	Indre	Nulstil for SYSREF-generatorblok i ED-kontrolblokken ved hjælp af reset sequencer 0 reset_out2-porten. Reset sequencer 0 reset_out2-porten afkræfter nulstillingen, hvis kerne-PLL'en er låst.
core_pll_rst	Indre	Nulstiller kerne-PLL'en gennem reset sequencer 0 reset_out0 porten. Kerne-PLL nulstilles, når mgmt_rst_in_n reset er hævdet.
j204c_tx_avs_rst_n	Indre	Nulstiller F-Tile JESD204C TX Avalon hukommelseskortgrænsefladen gennem reset sequencer 0. Den TX Avalon hukommelseskortede grænseflade hævder, når mgmt_rst_in_n hævdes.
j204c_rx_avs_rst_n	Indre	Nulstiller F-Tile JESD204C TX Avalon memory-mapped grænseflade gennem reset sequencer 1. RX Avalon memory-mapped grænseflade hævder, når mgmt_rst_in_n er hævdet.
j204c_tx_rst_n	Indre	Nulstiller F-Tile JESD204C TX-link- og transportlagene i txlink_clk- og txframe_clk-domæner. Reset sequencer 0 reset_out5 porten nulstiller j204c_tx_rst_n. Denne nulstilling deasserts, hvis kerne-PLL er låst, og tx_pma_ready og tx_ready signalerne hævdes.
j204c_rx_rst_n	Indre	Nulstiller F-Tile JESD204C RX-link- og transportlagene i domæner, rxlink_clk og rxframe_clk.

Nulstil signal	Retning	Beskrivelse
		Reset sequencer 1 reset_out4 porten nulstiller j204c_rx_rst_n. Denne nulstilling deasserts, hvis kerne-PLL'en er låst, og rx_pma_ready og rx_ready signalerne hævdes.
j204c_tx_rst_ack_n	Indre	Nulstil håndtryksignal med j204c_tx_rst_n.
j204c_rx_rst_ack_n	Indre	Nulstil håndtryksignal med j204c_rx_rst_n.

Figur 8. Timing Diagram for Design Example Nulstiller

F-Tile JESD204C Design Eksample Signaler

Tabel 15. Systemgrænsefladesignaler

Signal	Retning	Beskrivelse
Ure og nulstillinger
mgmt_clk	Input	100 MHz ur til systemstyring.
refclk_xcvr	Input	Referenceur til F-tile UX QUAD og System PLL. Svarer til datahastighed/faktor på 33.
refclk_core	Input	Core PLL referenceur. Anvender samme clock-frekvens som refclk_xcvr.
in_sysref	Input	SYSREF signal fra ekstern SYSREF generator til JESD204C Underklasse 1 implementering.
sysref_out	Produktion	SYSREF-signal til JESD204C Underklasse 1-implementering genereret af FPGA-enheden til design f.eks.ampKun formålet med initialisering af linket.

 

Signal	Retning	Beskrivelse
SPI
spi_SS_n[2:0]	Produktion	Aktiv lav, SPI slave valgsignal.
spi_SCLK	Produktion	SPI seriel ur.
spi_sdio	Input/Output	Outputdata fra masteren til ekstern slave. Input data fra ekstern slave til master.

Signal	Retning	Beskrivelse
Note:Når indstillingen Generer 3-leder SPI-modul er aktiveret.
spi_MISO Note: Når muligheden Generer 3-leder SPI-modul ikke er aktiveret.	Input	Inputdata fra ekstern slave til SPI-masteren.
spi_MOSI Note: Når muligheden Generer 3-leder SPI-modul ikke er aktiveret.	Produktion	Outputdata fra SPI-master til den eksterne slave.

 

Signal	Retning	Beskrivelse
ADC/DAC
tx_serial_data[LINK*L-1:0]	Produktion	Differentielle højhastigheds seriel outputdata til DAC. Uret er indlejret i den serielle datastrøm.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Differentielle højhastigheds serielle inputdata fra ADC. Uret gendannes fra den serielle datastrøm.
rx_serial_data_n[LINK*L-1:0]

 

Signal	Retning	Beskrivelse
Generelle formål I/O
user_led[3:0]	Produktion	Angiver status for følgende forhold: [0]: SPI-programmering udført [1]: TX link fejl [2]: RX link fejl [3]: Mønsterkontrolfejl for Avalon-streamingdata
user_dip[3:0]	Input	Brugertilstand DIP switch input: [0]: Aktivering af intern seriel loopback [1]: FPGA-genereret SYSREF-aktivering [3:2]: Reserveret

 

Signal	Retning	Beskrivelse
Out-of-band (OOB) og status
rx_patchk_data_error[LINK-1:0]	Produktion	Når dette signal hævdes, indikerer det, at mønsterkontrol har opdaget fejl.
rx_link_error[LINK-1:0]	Produktion	Når dette signal er hævdet, indikerer det, at JESD204C RX IP har hævdet afbrydelse.
tx_link_error[LINK-1:0]	Produktion	Når dette signal er hævdet, indikerer det, at JESD204C TX IP har hævdet afbrydelse.
emb_lock_out	Produktion	Når dette signal hævdes, indikerer det, at JESD204C RX IP har opnået EMB-lås.
sh_lock_out	Produktion	Når dette signal hævdes, indikerer det, at JESD204C RX IP-synkroniseringshovedet er låst.

 

Signal	Retning	Beskrivelse
Avalon streaming
rx_avst_valid[LINK-1:0]	Input	Angiver om konverteren sampdataene til applikationslaget er gyldige eller ugyldige. 0: Data er ugyldige 1: Data er gyldige
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Konverter sample data til applikationslaget.

F-Tile JESD204C Design Eksample Kontrolregistre

F-Tile JESD204C design example-registre i ED-kontrolblokken bruger byte-adressering (32 bit).

Tabel 16. Design Eksample Adressekort
Disse 32-bit ED-kontrolblokregistre er i mgmt_clk-domænet.

Komponent	Adresse
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI kontrol	0x0102_0000 – 0x0102_001F
PIO kontrol	0x0102_0020 – 0x0102_002F
PIO-status	0x0102_0040 – 0x0102_004F
Nulstil Sequencer 0	0x0102_0100 – 0x0102_01FF
Nulstil Sequencer 1	0x0102_0200 – 0x0102_02FF
ED kontrol	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabel 17. Registeradgangstype og definition
Denne tabel beskriver registeradgangstypen for Intel FPGA IP'er.

Adgangstype	Definition
RO/V	Software skrivebeskyttet (ingen effekt på skrivning). Værdien kan variere.
RW	Software læser og returnerer den aktuelle bitværdi. Software skriver og indstiller bit til den ønskede værdi.
RW1C	Software læser og returnerer den aktuelle bitværdi. Software skriver 0 og har ingen effekt. Software skriver 1 og rydder bit til 0, hvis bit er sat til 1 af hardware. Hardware indstiller bit til 1. Software clear har højere prioritet end hardwaresæt.

Tabel 18. ED-kontroladressekort

Offset	Registrer Navn
0x00	rst_ctl
0x04	første_sts0
fortsatte…

Offset	Registrer Navn
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabel 19. ED-kontrolblokkontrol- og statusregistre

Byte Offset	Register	Navn	Adgang	Nulstil	Beskrivelse
0x00	rst_ctl	rst_assert	RW	0x0	Nulstil kontrol. [0]: Skriv 1 for at hævde nulstilling. (hw_rst) Skriv 0 igen for at annullere nulstillingen. [31:1]: Reserveret.
0x04	første_sts0	første_status	RO/V	0x0	Nulstil status. [0]: Core PLL låst status. [31:1]: Reserveret.
0x10	rst_sts_dete cted0	første_sts_sæt	RW1C	0x0	SYSREF-kantdetekteringsstatus for intern eller ekstern SYSREF-generator. [0]: Værdi på 1 Indikerer, at en SYSREF stigende flanke er detekteret for underklasse 1-drift. Software kan skrive 1 for at rydde denne bit for at aktivere ny SYSREF-kantdetektering. [31:1]: Reserveret.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datasti One-shot: 0x00080	SYSREF kontrol. Der henvises til Tabel 10 på side 17 for mere information om brugen af ​​dette register.
				Periodisk:	Note: Nulstillingsværdien afhænger af
				0x00081	SYSREF-typen og F-Tile
				Afbrudt - periodisk:	JESD204C IP-datastiparameterindstillinger.
				0x00082
				TX eller RX data
				sti
				Et skud:
				0x00000
				Periodisk:
				0x00001
				gabet-
				periodisk:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Dette register indeholder den seneste SYSREF-periode og driftscyklusindstillinger for den interne SYSREF-generator. Der henvises til Tabel 9 på side 16 for den juridiske værdi af SYSREF-perioden og driftscyklussen.
fortsatte…

Byte Offset	Register	Navn	Adgang	Nulstil	Beskrivelse
					[8:0]: SYSREF periode. Når værdien er 0xFF, er SYSREF-periode = 255 Når værdien er 0x00, er SYSREF-perioden = 256. [17:9]: SYSREF-driftscyklus. [31:18]: Forbeholdt.
0x80	tst_ctl	tst_control	RW	0x0	Test kontrol. Brug dette register til at aktivere forskellige testmønstre for mønstergeneratoren og brikken. [1:0] = Reserveret felt [2] = ramp_test_ctl 1'b0 = Aktiverer PRBS mønstergenerator og kontrol 1'b1 = Aktiverer ramp mønstergenerator og brik [31:3]: Forbeholdt.
0x8c	tst_err0	tst_error	RW1C	0x0	Fejlflag for Link 0. Når bitten er 1'b1, indikerer det, at der er opstået en fejl. Du bør løse fejlen, før du skriver 1'b1 til den respektive bit for at fjerne fejlflaget. [0] = Mønsterkontrolfejl [1] = tx_link_error [2] = rx_link_error [3] = Kommandomønsterkontrolfejl [31:4]: Reserveret.

Dokumentrevisionshistorik for F-Tile JESD204C Intel FPGA IP Design Example Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2021.10.11	21.3	1.0.0	Første udgivelse.

Dokumenter/ressourcer

intel F-Tile JESD204C Intel FPGA IP Design Eksample [pdfBrugervejledning F-Tile JESD204C Intel FPGA IP Design Eksample, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Eksample, Design Example

Referencer

• Brugermanual