F-Teël JESD204C Intel FPGA IP-ontwerp Example

Oor die F-Tile JESD204C Intel® FPGA IP Design Example Gebruikersgids

Hierdie gebruikersgids verskaf die kenmerke, gebruiksriglyne en gedetailleerde beskrywing oor die ontwerp, bvamplese vir die F-Tile JESD204C Intel® FPGA IP wat Intel Agilex™-toestelle gebruik.

Beoogde gehoor

Hierdie dokument is bedoel vir:

• Ontwerpargitek om IP-keuse te maak tydens stelselvlakontwerpbeplanningsfase
• Hardeware-ontwerpers wanneer hulle die IP in hul stelselvlakontwerp integreer
• Validasie-ingenieurs tydens stelselvlak-simulasie en hardeware-valideringsfase

Verwante dokumente
Die volgende tabel lys ander verwysingsdokumente wat verband hou met die F-Tile JESD204C Intel FPGA IP.

Tabel 1. Verwante dokumente

Verwysing	Beskrywing
F-Tile JESD204C Intel FPGA IP Gebruikersgids	Verskaf inligting oor die F-Tile JESD204C Intel FPGA IP.
F-Teël JESD204C Intel FPGA IP-vrystellingsnotas	Lys die veranderinge wat gemaak is vir die F-Tile JESD204C F-Tile JESD204C in 'n spesifieke weergawe.
Intel Agilex-toesteldatablad	Hierdie dokument beskryf die elektriese eienskappe, skakelkenmerke, konfigurasiespesifikasies en tydsberekening vir Intel Agilex-toestelle.

Akronieme en Woordelys

Tabel 2. Akroniemlys

Akroniem	Uitbreiding
LEMC	Plaaslike uitgebreide multiblokklok
FC	Raamkloktempo
ADC	Analoog na digitaal omskakelaar
DAC	Digitale na analoog-omskakelaar
ADV	Digitale seinverwerker
TX	Sender
RX	Ontvanger

Akroniem	Uitbreiding
DLL	Data skakel laag
KSV	Beheer en statusregister
CRU	Klok en Stel eenheid
ISR	Onderbreek diensroetine
EIEU	Eerste-in-eerste-uit
SERDES	Serializer Deserializer
ECC	Fout met die regstelling van kode
FEC	Regstelling van foute vorentoe
SERR	Enkelfoutopsporing (in ECC, regstelbaar)
DERR	Dubbelfoutopsporing (in ECC, noodlottig)
PRBS	Pseudorandom binêre volgorde
MAC	Mediatoegangbeheerder. MAC bevat protokol-sublaag, vervoerlaag en dataskakellaag.
PHY	Fisiese laag. PHY sluit tipies die fisiese laag, SERDES, drywers, ontvangers en CDR in.
PCS	Fisiese kodering sublaag
PMA	Fisiese Medium Aanhegting
RBD	RX Buffer Vertraging
UI	Eenheidsinterval = duur van seriële bis
RBD telling	RX Buffer Vertraging jongste baan aankoms
RBD verreken	RX Buffer Vertraging vrystelling geleentheid
SH	Sinkroniseer kopskrif
TL	Vervoerlaag
EMIB	Ingeboude Multi-die Interconnect Bridge

Tabel 3. Woordelyslys

Termyn	Beskrywing
Omskakelaar toestel	ADC- of DAC-omskakelaar
Logika toestel	FPGA of ASIC
Oktet	'n Groep van 8 bisse, wat dien as invoer na 64/66 enkodeerder en uitvoer vanaf die dekodeerder
Peusel	'n Stel van 4 bisse wat die basiswerkeenheid van JESD204C-spesifikasies is
Blok	'n 66-bis-simbool wat deur die 64/66-enkoderingskema gegenereer word
Lyntarief	Effektiewe datatempo van reeksskakel Baanlyntempo = (Mx Sx N'x 66/64 x FC) / L
Skakel klok	Skakelklok = Baanlynkoers/66.
Raam	'n Stel opeenvolgende oktette waarin die posisie van elke oktet geïdentifiseer kan word deur verwysing na 'n raambelyningssein.
Raam Klok	'n Stelselklok wat teen die raam se tempo loop, dit moet 1x en 2x skakelklok wees.

Termyn	Beskrywing
Samples per raam horlosie	Samples per klok, die totale samples in raam klok vir die omskakelaar toestel.
LEMC	Interne klok wat gebruik word om die grens van die uitgebreide multiblok tussen bane en in die eksterne verwysings (SYSREF of Subklas 1) in lyn te bring.
Subklas 0	Geen ondersteuning vir deterministiese latensie nie. Data moet onmiddellik vrygestel word wanneer baan tot baan skeefgetrek word op ontvanger.
Subklas 1	Deterministiese latensie met behulp van SYSREF.
Meerpunte skakel	Skakels tussen toestelle met 2 of meer omskakeltoestelle.
64B / 66B Kodering	Lynkode wat 64-bis data na 66 bisse karteer om 'n blok te vorm. Die basisvlak datastruktuur is 'n blok wat begin met 2-bis sinkroniseringsopskrif.

Tabel 4. Simbole

Termyn	Beskrywing
L	Aantal bane per omskakeltoestel
M	Aantal omsetters per toestel
F	Aantal oktette per raam op 'n enkele baan
S	Aantal samples per enkelomsetter per raamsiklus oorgedra
N	Omskakelaar resolusie
N'	Totale aantal bisse per sample in die gebruikerdataformaat
CS	Aantal beheerbisse per omskakeling sample
CF	Aantal beheerwoorde per raamklokperiode per skakel
HD	Hoëdigtheid gebruikerdataformaat
E	Aantal multiblok in 'n uitgebreide multiblok

F-Teël JESD204C Intel FPGA IP-ontwerp Exampdie Vinnige Begingids

Die F-Tile JESD204C Intel FPGA IP-ontwerp, bvamplese vir Intel Agilex-toestelle beskik oor 'n simulerende toetsbank en 'n hardeware-ontwerp wat samestelling en hardewaretoetsing ondersteun.
U kan die F-Te JESD204C-ontwerp bvamplees deur die IP-katalogus in die Intel Quartus® Prime Pro Edition-sagteware.

Figuur 1. Ontwikkeling Stages vir die Ontwerp Example

Ontwerp Bvample Blokdiagram

Figuur 2. F-Teël JESD204C Ontwerp Example Hoëvlak Blokdiagram

Die ontwerp example bestaan ​​uit die volgende modules:

• Platform Ontwerper stelsel
  • F-Teël JESD204C Intel FPGA IP
  • JTAG na Avalon Meesterbrug
  • Parallelle I/O (PIO) beheerder
  • Serial Port Interface (SPI)—meestermodule— IOPLL
  • SYSREF kragopwekker
  • Example Ontwerp (ED) Beheer KSV
  • Stel volgorders terug
• Stelsel PLL
• Patroongenerator
• Patroonkontroleerder

Tabel 5. Ontwerp Example Modules

Komponente	Beskrywing
Platform Ontwerper stelsel	Die Platform Designer-stelsel instansieer die F-Tile JESD204C IP-datapad en ondersteunende randapparatuur.
F-Teël JESD204C Intel FPGA IP	Hierdie Platform Designer-substelsel bevat die TX en RX F-Te JESD204C IP's wat saam met die dupleks PHY geïnstantieer word.
JTAG na Avalon Meesterbrug	Hierdie brug bied stelselkonsolegasheertoegang tot die geheue-gekarteerde IP in die ontwerp deur die JTAG koppelvlak.
Parallelle I/O (PIO) beheerder	Hierdie beheerder verskaf 'n geheue-gekarteer koppelvlak vir sampling en ry algemene doel I/O-poorte.
SPI meester	Hierdie module hanteer die reeksoordrag van konfigurasiedata na die SPI-koppelvlak aan die omskakelaarkant.
SYSREF kragopwekker	Die SYSREF-generator gebruik die skakelklok as 'n verwysingsklok en genereer SYSREF-pulse vir die F-Teël JESD204C IP. Let wel: Hierdie ontwerp example gebruik die SYSREF kragopwekker om die dupleks F-Teël JESD204C IP skakel inisialisering te demonstreer. In die F-Tile JESD204C subklas 1 stelselvlak toepassing, moet jy die SYSREF genereer vanaf dieselfde bron as die toestelklok.
IOPLL	Hierdie ontwerp example gebruik 'n IOPLL om 'n gebruikershorlosie te genereer vir die oordrag van data in die F-Tile JESD204C IP.
ED Beheer CSR	Hierdie module verskaf SYSREF-opsporingsbeheer en -status, en toetspatroonbeheer en -status.
Stel volgorders terug	Hierdie ontwerp example bestaan ​​uit 2 reset sequencers: Herstel volgorde 0—Hanteer die terugstelling na TX/RX Avalon®-stroomdomein, Avalon-geheue-gekarteerde domein, kern-PLL, TX PHY, TX-kern en SYSREF-opwekker. Herstel volgorde 1—Hanteer die terugstelling na RX PHY en RX kern.
Stelsel PLL	Primêre klokbron vir die F-teël harde IP en EMIB kruising.
Patroongenerator	Die patroongenerator genereer 'n PRBS of ramp patroon.
Patroonkontroleerder	Die patroonkontroleerder verifieer die PRBS of ramp patroon ontvang, en vlag 'n fout wanneer dit 'n wanpassing van data s vindample.

Sagtewarevereistes

Intel gebruik die volgende sagteware om die ontwerp te toets, bvamples in 'n Linux-stelsel:

• Intel Quartus Prime Pro Edition sagteware
• Questa*/ModelSim* of VCS*/VCS MX-simulator

Genereer die ontwerp

Om die ontwerp te genereer, bvample van die IP-parameterredigeerder:

1. Skep 'n projek wat gerig is op Intel Agilex F-tile-toestelfamilie en kies die gewenste toestel.
2. In die IP-katalogus, Tools ➤ IP-katalogus, kies F-Tile JESD204C Intel FPGA IP.
3. Spesifiseer 'n topvlaknaam en die vouer vir jou pasgemaakte IP-variasie. Klik OK. Die parameterredigeerder voeg die topvlak .ip by file outomaties na die huidige projek. As jy gevra word om die .ip handmatig by te voeg file na die projek, klik Projek ➤ Voeg by/Verwyder Files in Projek om die by te voeg file.
4. Onder die Example Ontwerp-oortjie, spesifiseer die ontwerp bvample parameters soos beskryf in Ontwerp Example Parameters.
5. Klik Genereer Exampdie Ontwerp.

Die sagteware genereer alle ontwerp files in die sub-gidse. Hierdie files word vereis om simulasie en samestelling uit te voer.

Ontwerp Bvample Parameters
Die F-Tile JESD204C Intel FPGA IP-parameterredigeerder bevat die Example Ontwerp-oortjie vir jou om sekere parameters te spesifiseer voordat die ontwerp gegenereer word, bvample.

Tabel 6. Parameters in die Exampdie Ontwerp-oortjie

Parameter	Opsies	Beskrywing
Kies Ontwerp	Stelselkonsolebeheer Geen	Kies die stelselkonsolebeheer om toegang tot die ontwerp te verkry, bvample datapad deur die stelselkonsole.
Simulasie	Aan, af	Skakel aan vir die IP om die nodige te genereer files vir die simulering van die ontwerp bvample.
Sintese	Aan, af	Skakel aan vir die IP om die nodige te genereer files vir Intel Quartus Prime samestelling en hardeware demonstrasie.
HDL-formaat (vir simulasie)	Verilog VDHL	Kies die HDL-formaat van die RTL files vir simulasie.
HDL-formaat (vir sintese)	Slegs Verilog	Kies die HDL-formaat van die RTL files vir sintese.

Parameter	Opsies	Beskrywing
Genereer 3-draad SPI module	Aan, af	Skakel aan om 3-draad SPI-koppelvlak in plaas van 4-draad te aktiveer.
Sysref-modus	Een kans Periodiek Periodiek geskei	Kies of jy wil hê dat die SYSREF-belyning 'n een-skoot polsmodus, periodiek of gapende periodiek moet wees, gebaseer op jou ontwerpvereistes en tydsberekening buigsaamheid. Eenskoot—Kies hierdie opsie om SYSREF in staat te stel om 'n eenskoot-pulsmodus te wees. Die sysref_ctrl[17] registerbis se waarde is 0. Nadat die F-Tile JESD204C IP-terugstelling gedeasserts is, verander die sysref_ctrl[17] register se waarde van 0 na 1, dan na 0, vir 'n eenskoot SYSREF-puls. Periodiek—SYSREF in periodieke modus het 50:50 dienssiklus. SYSREF-periode is E*SYSREF_MULP. Periodieke gapings—SYSREF het programmeerbare dienssiklus van korreligheid van 1 skakelkloksiklus. SYSREF-periode is E*SYSREF_MULP. Vir buite-reeks dienssiklus instelling, moet die SYSREF generasie blok outomaties 50:50 diens siklus aflei. Verwys na die SYSREF Generator afdeling vir meer inligting oor die SYSREF tydperk.
Kies raad	Geen	Kies die bord vir die ontwerp bvample. Geen—Hierdie opsie sluit hardeware-aspekte vir die ontwerp uit, bvample. Al die pentoewysings sal op virtuele penne gestel word.
Toets patroon	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Kies patroongenerator en toetspatroon. Patroongenerator—JESD204C ondersteun PRBS patroongenerator per data sample. Dit beteken dat die breedte van die data N+CS opsie is. PRBS-patroongenerator en kontroleerder is nuttig vir die skep van data sample stimulus vir toetsing en dit is nie versoenbaar met PRBS-toetsmodus op die ADC/DAC-omsetter nie. Ramp Patroongenerator—JESD204C-skakellaag werk normaal, maar die vervoer word later gedeaktiveer en die invoer van die formateerder word geïgnoreer. Elke baan stuur 'n identiese oktetstroom wat inkrementeer van 0x00 tot 0xFF en dan herhaal. Ramp patroontoets word geaktiveer deur prbs_test_ctl. PRBS Patroon Checker-JESD204C PRBS scrambler is self sinchroniserende en daar word verwag dat wanneer die IP-kern in staat is om skakel te dekodeer, die scrambling saad reeds gesinchroniseer is. PRBS deurmekaar saad sal 8 oktette opneem om self te inisialiseer. Ramp Patroonkontroleerder—JESD204C-skromming is selfsinkroniserend en daar word verwag dat wanneer die IP-kern in staat is om skakel te dekodeer, die deurmekaarsaad reeds gesinchroniseer is. Die eerste geldige oktet word as die r gelaaiamp beginwaarde. Daaropvolgende data moet verhoog tot 0xFF en oorrol na 0x00. Ramp patroonkontroleerder moet kyk vir identiese patroon oor alle bane.
Aktiveer interne seriële teruglus	Aan, af	Kies interne seriële teruglus.
Aktiveer Command Channel	Aan, af	Kies opdragkanaalpatroon.

Gidsstruktuur
Die F-Teël JESD204C ontwerp example dopgehou bevat gegenereer files vir die ontwerp examples.

Figuur 3. Gidsstruktuur vir F-Te JESD204C Intel Agilex Design Example

Tabel 7. Gids Files

Dopsies	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulasie/mentor	modelsim_sim.tcl tb_top_golfvorm.do
simulasie/oorsig	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulering van die Ontwerp Exampdie toetsbank

Die ontwerp example testbench simuleer jou gegenereerde ontwerp.

Figuur 4. Prosedure

Voer die volgende stappe uit om die ontwerp te simuleer:

1. Verander die werkgids naample_ontwerpgids>/simulasie/ .
2. In die opdragreël, voer die simulasieskrip uit. Die tabel hieronder toon die opdragte om die ondersteunde simulators te laat loop.

Simulator	Bevel
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sonder Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Die simulasie eindig met boodskappe wat aandui of die lopie suksesvol was of nie.

Figuur 5. Suksesvolle simulasie
Hierdie figuur toon die suksesvolle simulasieboodskap vir VCS-simulator.

Die samestelling van die Ontwerp Example

Om die samestelling-alleen exampvir die projek, volg hierdie stappe:

1. Verseker samestelling ontwerp bvampdie generasie is voltooi.
2. In die Intel Quartus Prime Pro Edition-sagteware, maak die Intel Quartus Prime Pro Edition-projek oopample_ ontwerp_gids>/ed/quartus.
3. Op die Verwerking kieslys, klik Begin samestelling.

Gedetailleerde beskrywing vir die F-Te JESD204C Design Example

Die F-Teël JESD204C ontwerp example demonstreer die funksionaliteit van datastroom deur gebruik te maak van terugloopmodus.
U kan die parameterinstellings van u keuse spesifiseer en die ontwerp bvample.
Die ontwerp example is slegs beskikbaar in dupleksmodus vir beide Base en PHY variant. U kan slegs basis of slegs PHY-variant kies, maar die IP sal die ontwerp bvample vir beide Basis en PHY.

Let wel:  Sommige hoë datatempo-konfigurasies kan tydsberekening misluk. Om tydsberekeningsfout te vermy, oorweeg dit om die laerraamklokfrekwensievermenigvuldigerwaarde (FCLK_MULP) in die Konfigurasies-oortjie van die F-Tile JESD204C Intel FPGA IP-parameterredigeerder te spesifiseer.

Stelselkomponente

Die F-Teël JESD204C ontwerp example verskaf 'n sagteware-gebaseerde beheervloei wat die harde beheereenheid met of sonder stelselkonsole-ondersteuning gebruik.

Die ontwerp example maak 'n outomatiese koppel in interne en eksterne teruglusmodusse moontlik.

JTAG na Avalon Master Bridge
Die JTAG na Avalon Master Bridge bied 'n verbinding tussen die gasheerstelsel om toegang te verkry tot die geheue-gekarte F-Tile JESD204C IP en die perifere IP beheer en statusregisters deur die JTAG koppelvlak.

Figuur 6. Stelsel met 'n JTAG na Avalon Master Bridge Core

Let wel:  Stelselklok moet ten minste 2X vinniger as die J weesTAG horlosie. Die stelselklok is mgmt_clk (100MHz) in hierdie ontwerp, bvample.

Parallelle I/O (PIO) Kern
Die parallelle invoer/uitvoer (PIO) kern met Avalon-koppelvlak bied 'n geheue-gekarteer koppelvlak tussen 'n Avalon geheue-gekarteer slawe poort en algemene doel I/O poorte. Die I/O-poorte verbind óf met on-chip gebruikerslogika, óf aan I/O penne wat verbind is met toestelle wat buite die FPGA is.

Figuur 7. PIO-kern met invoerpoorte, uitsetpoorte en IRQ-ondersteuning
By verstek deaktiveer die Platform Designer-komponent die Interrupt Service Line (IRQ).

Die PIO I/O-poorte word op die hoogste vlak HDL toegewys file (io_ status vir invoerpoorte, io_beheer vir uitvoerpoorte).

Die tabel hieronder beskryf die seinkonnektiwiteit vir die status- en beheer-I/O-poorte na die DIP-skakelaar en LED op die ontwikkelingstel.

Tabel 8. PIO Core I/O-poorte

Port	Bietjie	Sein
Uit_poort	0	USER_LED SPI-programmering klaar
	31:1	Voorbehou
In_poort	0	USER_DIP interne seriële teruglus-aktiveer Off = 1 Aan = 0
	1	USER_DIP FPGA-gegenereerde SYSREF aktiveer Af = 1 Aan = 0
	31:2	Voorbehou.

SPI Meester
Die SPI-meestermodule is 'n standaard Platform Designer-komponent in die IP Catalog-standaardbiblioteek. Hierdie module gebruik die SPI-protokol om die konfigurasie van eksterne omsetters (bvample-, ADC-, DAC- en eksterne klokopwekkers) via 'n gestruktureerde registerruimte binne hierdie toestelle.

Die SPI-meester het 'n Avalon-geheue-gekarteer-koppelvlak wat aan die Avalon-meester (JTAG na Avalon-meesterbrug) via die Avalon-geheue-gekarteer-verbinding. Die SPI-meester ontvang konfigurasie-instruksies van die Avalon-meester.

Die SPI-meestermodule beheer tot 32 onafhanklike SPI-slawe. Die SCLK-baudrate is opgestel na 20 MHz (deelbaar deur 5).
Hierdie module is gekonfigureer na 'n 4-draad, 24-bis breedte koppelvlak. As die Genereer 3-Draad SPI Module opsie gekies is, word 'n bykomende module geïnstantieer om die 4-draad uitset van die SPI meester na 3 draad om te skakel.

IOPLL
Die IOPLL genereer die klok wat nodig is om frame_clk en link_clk te genereer. Die verwysingsklok na die PLL is konfigureerbaar maar beperk tot die datatempo/faktor van 33.

• Vir ontwerp bvample wat datatempo van 24.33024 Gbps ondersteun, die kloktempo vir frame_clk en link_clk is 368.64 MHz.
• Vir ontwerp bvample wat datatempo van 32 Gbps ondersteun, die kloktempo vir frame_clk en link_clk is 484.848 MHz.

SYSREF Generator
SYSREF is 'n kritieke tydsberekeningsein vir data-omsetters met F-Tile JESD204C-koppelvlak.

Die SYSREF-generator in die ontwerp bvample word slegs vir die dupleks JESD204C IP-skakel-inisialiseringsdemonstrasiedoel gebruik. In die JESD204C subklas 1 stelselvlak toepassing, moet jy SYSREF genereer vanaf dieselfde bron as die toestelklok.

Vir die F-Teël JESD204C IP, definieer die SYSREF-vermenigvuldiger (SYSREF_MULP) van die SYSREF-beheerregister die SYSREF-periode, wat n-heelgetalveelvoud van die E-parameter is.

Jy moet verseker E*SYSREF_MULP ≤16. Byvoorbeeldample, as E=1, moet die wettige instelling vir SYSREF_MULP binne 1–16 wees, en as E=3, moet die wettige instelling vir SYSREF_MULP binne 1–5 wees.

Let wel:  As jy 'n buite-reeks SYSREF_MULP stel, sal die SYSREF-generator die instelling regmaak na SYSREF_MULP=1.
Jy kan kies of jy wil hê dat die SYSREF-tipe 'n eenskoot-puls, periodieke of gapende periodieke moet wees deur die Example Ontwerp-oortjie in die F-Tile JESD204C Intel FPGA IP-parameterredigeerder.

Tabel 9. Examples van periodieke en gapende periodieke SYSREF-teller

E	SYSREF_MULP	SYSREF PERIODE (E*SYSREF_MULP* 32)	Pligsiklus	Beskrywing
1	1	32	1..31 (Programmeerbaar)	Periodiek geskei
1	1	32	16 (Vaste)	Periodiek
1	2	64	1..63 (Programmeerbaar)	Periodiek geskei
1	2	64	32 (Vaste)	Periodiek
1	16	512	1..511 (Programmeerbaar)	Periodiek geskei
1	16	512	256 (Vaste)	Periodiek
2	3	19	1..191 (Programmeerbaar)	Periodiek geskei
2	3	192	96 (Vaste)	Periodiek
2	8	512	1..511 (Programmeerbaar)	Periodiek geskei
2	8	512	256 (Vaste)	Periodiek
2	9 (Onwettig)	64	32 (Vaste)	Periodiek geskei
2	9 (Onwettig)	64	32 (Vaste)	Periodiek

 

Tabel 10. SYSREF Beheerregisters
U kan die SYSREF-beheerregisters dinamies herkonfigureer as die registerinstelling anders is as die instelling wat u gespesifiseer het toe u die ontwerp bv.ample. Konfigureer die SYSREF-registers voordat die F-Tile JESD204C Intel FPGA IP nie teruggestel is nie. As jy die eksterne SYSREF-generator kies deur die
sysref_ctrl[7] registerbis, kan jy die instellings vir SYSREF tipe, vermenigvuldiger, dienssiklus en fase ignoreer.

Stukkies	Verstekwaarde	Beskrywing
sysref_ctrl[1:0]	2'b00: Een skoot 2'b01: Periodiek 2'b10: Periodiek gaping	SYSREF tipe. Die verstekwaarde hang af van die SYSREF-modusinstelling in die Example Ontwerp oortjie in die F-Tile JESD204C Intel FPGA IP-parameterredigeerder.
sysref_ctrl[6:2]	5'b00001	SYSREF vermenigvuldiger. Hierdie SYSREF_MULP-veld is van toepassing op periodieke en gapings-periodieke SYSREF-tipe. Jy moet die vermenigvuldigerwaarde opstel om te verseker dat die E*SYSREF_MULP-waarde tussen 1 en 16 is voordat die F-Tile JESD204C IP nie teruggestel is nie. As die E*SYSREF_MULP-waarde buite hierdie reeks is, is die vermenigvuldigerwaarde verstek na 5'b00001.
sysref_ctrl[7]	Dupleks datapad: 1'b1 Simplex TX of RX datapad: 1'b0	SYSREF kies. Die verstekwaarde hang af van die datapadinstelling in die Example Ontwerp-oortjie in die F-Tile JESD204C Intel FPGA IP-parameterredigeerder. 0: Simplex TX of RX (Eksterne SYSREF) 1: Dupleks (interne SYSREF)
sysref_ctrl[16:8]	9h0	SYSREF-dienssiklus wanneer SYSREF-tipe periodiek of periodiek geskei is. Jy moet die dienssiklus konfigureer voordat die F-Tile JESD204C IP nie teruggestel is nie. Maksimum waarde = (E*SYSREF_MULP*32)-1 Vir bvample: 50% dienssiklus = (E*SYSREF_MULP*32)/2 Die dienssiklus is verstek na 50% as jy nie hierdie registerveld konfigureer nie, of as jy die registerveld opstel na 0 of meer as die maksimum waarde wat toegelaat word.
sysref_ctrl[17]	1'b0	Handmatige beheer wanneer SYSREF-tipe een-skoot is. Skryf 1 om die SYSREF-sein op hoog te stel. Skryf 0 om die SYSREF-sein op laag te stel. Jy moet 'n 1 en dan 'n 0 skryf om 'n SYSREF-puls in eenskootmodus te skep.
sysref_ctrl[31:18]	22h0	Voorbehou.

Stel volgorders terug
Hierdie ontwerp example bestaan ​​uit twee reset sequencers:

• Herstel volgorde 0—Hanteer die terugstelling na TX/RX Avalon-stroomdomein, Avalon-geheue-gekarteerde domein, kern-PLL, TX PHY, TX-kern en SYSREF-opwekker.
• Herstel volgorde 1—Hanteer die terugstelling na RX PHY en RX Core.

3-Draad SPI
Hierdie module is opsioneel om SPI-koppelvlak na 3-draad om te skakel.

Stelsel PLL
F-teël het drie aan boord stelsel PLL's. Hierdie stelsel PLL's is die primêre klokbron vir harde IP (MAC, PCS en FEC) en EMIB-kruising. Dit beteken dat wanneer jy die stelsel PLL-klokmodus gebruik, die blokke nie deur die PMA-klok geklok word nie en nie afhanklik is van 'n horlosie wat van die FPGA-kern af kom nie. Elke stelsel PLL genereer slegs die klok wat verband hou met een frekwensie-koppelvlak. Byvoorbeeldample, jy het twee stelsel PLL's nodig om een ​​koppelvlak teen 1 GHz en een koppelvlak op 500 MHz te laat loop. Die gebruik van 'n stelsel PLL laat jou toe om elke baan onafhanklik te gebruik sonder dat 'n baanklokverandering 'n naburige baan beïnvloed.
Elke stelsel PLL kan enige een van agt FGT verwysing horlosies gebruik. Stelsel PLL'e kan 'n verwysingsklok deel of verskillende verwysinghorlosies hê. Elke koppelvlak kan kies watter stelsel PLL dit gebruik, maar sodra dit gekies is, is dit vas, nie herkonfigureerbaar met dinamiese herkonfigurasie nie.

Verwante inligting
F-teëlargitektuur en PMA en FEC Direct PHY IP Gebruikersgids

Meer inligting oor die stelsel PLL klokmodus in Intel Agilex F-teël toestelle.

Patroongenerator en Checker
Die patroongenerator en kontroleerder is nuttig vir die skep van data samplesings en monitering vir toetsdoeleindes.
Tabel 11. Ondersteunde patroongenerator

Patroongenerator	Beskrywing
PRBS patroon generator	Die F-Teël JESD204C ontwerp example PRBS-patroongenerator ondersteun die volgende graad van polinome: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp patroongenerator	Die ramp patroonwaarde verhoog met 1 vir elke daaropvolgende sample met die generatorwydte van N, en rol oor na 0 wanneer alle bisse in die sampek is 1. Aktiveer die ramp patroongenerator deur 'n 1 tot bis 2 van die tst_ctl-register van die ED-beheerblok te skryf.
Bevelkanaal ramp patroongenerator	Die F-Teël JESD204C ontwerp example ondersteun opdragkanaal ramp patroongenerator per baan. Die ramp patroonwaarde verhoog met 1 per 6 bisse opdragwoorde. Die beginsaad is 'n inkrementpatroon oor alle bane.

Tabel 12. Ondersteunde Patroonkontroleerder

Patroon Checker	Beskrywing
PRBS patroon kontroleerder	Die deurmekaar saad in die patroonkontroleerder is selfgesinchroniseer wanneer die F-Tile JESD204C IP skeeftrekbelyning bereik. Die patroontoetser benodig 8 oktette vir die deurmekaarsaad om self te sinchroniseer.
Ramp patroonkontroleerder	Die eerste geldige data sample vir elke omsetter (M) word gelaai as die beginwaarde van die ramp patroon. Daaropvolgende data aampLes-waardes moet met 1 in elke kloksiklus tot die maksimum toeneem en dan oorrol na 0.

Patroon Checker	Beskrywing
	Byvoorbeeldample, wanneer S=1, N=16 en WIDTH_MULP = 2, is die datawydte per omskakelaar S * WIDTH_MULP * N = 32. Die maksimum data sample waarde is 0xFFFF. Die ramp patroonkontroleerder verifieer dat identiese patrone oor alle omsetters ontvang word.
Bevelkanaal ramp patroonkontroleerder	Die F-Teël JESD204C ontwerp example ondersteun opdragkanaal ramp patroonkontroleerder. Die eerste opdragwoord (6 bisse) wat ontvang is, word as die aanvanklike waarde gelaai. Daaropvolgende opdragwoorde in dieselfde baan moet tot 0x3F toeneem en oorrol na 0x00. Die opdragkanaal ramp patroon checker tjeks vir ramp patrone oor alle bane.

F-Teël JESD204C TX en RX IP
Hierdie ontwerp example laat jou toe om elke TX/RX in simpleksmodus of dupleksmodus op te stel.
Dupleks-konfigurasies laat IP-funksionaliteit demonstrasie toe met behulp van interne of eksterne seriële teruglus. CSR's binne die IP is nie weg geoptimaliseer om voorsiening te maak vir IP-beheer en statuswaarneming nie.

F-Teël JESD204C Ontwerp Example Klok en Stel terug

Die F-Teël JESD204C ontwerp example het 'n stel klok en reset seine.

Tabel 13.Ontwerp Bvample Horlosies

Klok sein	Rigting	Beskrywing
mgmt_clk	Invoer	LVDS differensiële horlosie met frekwensie van 100 MHz.
refclk_xcvr	Invoer	Sender-verwysingsklok met frekwensie van datatempo/faktor van 33.
refclk_kern	Invoer	Kernverwysingsklok met dieselfde frekwensie as refclk_xcvr.
in_sysref	Invoer	SYSREF sein. Maksimum SYSREF-frekwensie is datatempo/(66x32xE).
sysref_out	Uitset
txlink_clk rxlink_clk	Intern	TX- en RX-skakelklok met frekwensie van datatempo/66.
txframe_clk rxframe_clk	Intern	TX- en RX-raamklok met frekwensie van datatempo/33 (FCLK_MULP=2) TX- en RX-raamklok met frekwensie van datatempo/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Intern	TX- en RX-faseklok met frekwensie van datatempo/66 (FCLK_MULP=2) TX- en RX-faseklok is altyd hoog (1'b1) wanneer FCLK_MULP=1
spi_SCLK	Uitset	SPI baud rate klok met frekwensie van 20 MHz.

Wanneer jy die ontwerp laai, bvampin 'n FPGA-toestel, verseker 'n interne ninit_done-gebeurtenis dat die JTAG na Avalon Master-brug is in reset sowel as al die ander blokke.

Die SYSREF kragopwekker het sy onafhanklike terugstelling om opsetlike asynchrone verhouding vir die txlink_clk en rxlink_clk horlosies in te spuit. Hierdie metode is meer omvattend in die nabootsing van die SYSREF-sein vanaf 'n eksterne klokskyfie.

Tabel 14. Ontwerp Bvample Herstel

Stel sein terug	Rigting	Beskrywing
globale_eerste_n	Invoer	Drukknop globale terugstelling vir alle blokke, behalwe die JTAG na Avalon Meesterbrug.
ninit_klaar	Intern	Uitset vanaf Herstel vrystelling IP vir die JTAG na Avalon Meesterbrug.
edctl_rst_n	Intern	Die ED Control-blok word teruggestel deur JTAG na Avalon Meesterbrug. Die hw_rst en global_rst_n poorte stel nie die ED Control blok terug nie.
hw_rst	Intern	Bevestig en bevestig hw_rst deur na die rst_ctl-register van die ED Control-blok te skryf. mgmt_rst_in_n beweer wanneer hw_rst beweer word.
mgmt_rst_in_n	Intern	Herstel vir Avalon-geheue-gekarteer-koppelvlakke van verskeie IP's en insette van reset sequencers:  j20c_reconfig_reset vir F-Te JESD204C IP dupleks Native PHY spi_rst_n vir SPI-meester pio_rst_n vir PIO status en beheer reset_in0 poort van reset sequencer 0 en 1 Die global_rst_n, hw_rst, of edctl_rst_n poort beweer reset op mgmt_rst_in_n.
sysref_rst_n	Intern	Stel terug vir SYSREF-opwekkerblok in die ED-beheerblok deur die reset sequencer 0 reset_out2-poort te gebruik. Die reset sequencer 0 reset_out2 poort bevestig die herstel as die kern PLL gesluit is.
kern_pll_rst	Intern	Stel die kern PLL terug deur die reset sequencer 0 reset_out0 poort. Die kern-PLL word teruggestel wanneer mgmt_rst_in_n-terugstelling bevestig word.
j204c_tx_avs_rst_n	Intern	Stel die F-Tile JESD204C TX Avalon-geheue-gekarteer-koppelvlak terug deur middel van reset sequencer 0. Die TX Avalon-geheue-gekarteer-koppelvlak bevestig wanneer mgmt_rst_in_n beweer word.
j204c_rx_avs_rst_n	Intern	Stel die F-Tile JESD204C TX Avalon geheue-gekarteer koppelvlak terug deur reset sequencer 1. Die RX Avalon geheue-gekarteer koppelvlak beweer wanneer mgmt_rst_in_n beweer word.
j204c_tx_rst_n	Intern	Stel die F-Tile JESD204C TX-skakel- en vervoerlae in txlink_clk- en txframe_clk-domeine terug. Die reset sequencer 0 reset_out5-poort stel j204c_tx_rst_n terug. Hierdie terugstelling herstel as die kern PLL gesluit is, en die tx_pma_ready en tx_ready seine word beweer.
j204c_rx_rst_n	Intern	Stel die F-Tile JESD204C RX-skakel- en vervoerlae in, rxlink_clk- en rxframe_clk-domeine terug.

Stel sein terug	Rigting	Beskrywing
		Die reset sequencer 1 reset_out4-poort stel j204c_rx_rst_n terug. Hierdie terugstelling herstel as die kern PLL gesluit is, en die rx_pma_ready en rx_ready seine word beweer.
j204c_tx_rst_ack_n	Intern	Stel handdruksein terug met j204c_tx_rst_n.
j204c_rx_rst_ack_n	Intern	Stel handdruksein terug met j204c_rx_rst_n.

Figuur 8. Tydsberekeningdiagram vir die Ontwerp Example Herstel

F-Teël JESD204C Ontwerp Example Seine

Tabel 15. Stelselkoppelvlak-seine

Sein	Rigting	Beskrywing
Horlosies en terugstellings
mgmt_clk	Invoer	100 MHz-klok vir stelselbestuur.
refclk_xcvr	Invoer	Verwysingsklok vir F-tile UX QUAD en System PLL. Gelykstaande aan datatempo/faktor van 33.
refclk_kern	Invoer	Kern PLL verwysing klok. Pas dieselfde klokfrekwensie toe as refclk_xcvr.
in_sysref	Invoer	SYSREF sein van eksterne SYSREF kragopwekker vir JESD204C Subklas 1 implementering.
sysref_out	Uitset	SYSREF sein vir JESD204C Subklas 1 implementering gegenereer deur die FPGA toestel vir ontwerp example skakel inisialisering doel slegs.

 

Sein	Rigting	Beskrywing
SPI
spi_SS_n[2:0]	Uitset	Aktiewe lae, SPI slaaf kies sein.
spi_SCLK	Uitset	SPI reeks horlosie.
spi_sdio	Invoer/uitvoer	Uitvoer data van die meester na eksterne slaaf. Voer data van eksterne slaaf na meester in.

Sein	Rigting	Beskrywing
Let wel:Wanneer Generate 3-Wire SPI Module opsie geaktiveer is.
spi_MISO Let wel: Wanneer Genereer 3-Draad SPI Module opsie nie geaktiveer is nie.	Invoer	Voer data van eksterne slaaf na die SPI-meester in.
spi_MOSI Let wel: Wanneer Genereer 3-Draad SPI Module opsie nie geaktiveer is nie.	Uitset	Uitvoerdata van SPI-meester na die eksterne slaaf.

 

Sein	Rigting	Beskrywing
ADC / DAC
tx_serial_data[LINK*L-1:0]	Uitset	Differensiële hoëspoed-reeksuitsetdata na DAC. Die horlosie is in die reeksdatastroom ingebed.
tx_serial_data_n[LINK*L-1:0]
rx_seriële_data[LINK*L-1:0]	Invoer	Differensiële hoëspoed-reeksinvoerdata van ADC. Die horlosie word van die reeksdatastroom herwin.
rx_seriële_data_n[LINK*L-1:0]

 

Sein	Rigting	Beskrywing
Algemene doel I/O
user_led[3:0]	Uitset	Dui die status vir die volgende toestande aan: [0]: SPI-programmering gedoen [1]: TX-skakelfout [2]: RX-skakelfout [3]: Patroonkontrolerfout vir Avalon-stroomdata
gebruiker_dip[3:0]	Invoer	Gebruikersmodus DIP-skakelaarinvoer: [0]: Interne seriële teruglus aktiveer [1]: FPGA-gegenereerde SYSREF aktiveer [3:2]: Voorbehou

 

Sein	Rigting	Beskrywing
Buite-band (OOB) en Status
rx_patchk_data_error[LINK-1:0]	Uitset	Wanneer hierdie sein beweer word, dui dit aan dat patroonkontroleerder fout opgespoor het.
rx_link_error[LINK-1:0]	Uitset	Wanneer hierdie sein beweer word, dui dit aan dat JESD204C RX IP beweerde onderbreking het.
tx_link_error[LINK-1:0]	Uitset	Wanneer hierdie sein beweer word, dui dit aan dat JESD204C TX IP beweerde onderbreking het.
emb_lock_out	Uitset	Wanneer hierdie sein beweer word, dui dit aan dat JESD204C RX IP EMB-slot bereik het.
sh_lock_out	Uitset	Wanneer hierdie sein beweer word, dui dit aan dat JESD204C RX IP-sinkroniseringskop gesluit is.

 

Sein	Rigting	Beskrywing
Avalon-stroom
rx_avst_valid[LINK-1:0]	Invoer	Dui aan of die omskakelaar sample data na die toepassingslaag is geldig of ongeldig. 0: Data is ongeldig 1: Data is geldig
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Invoer	Omskakelaar sample data na die toepassingslaag.

F-Teël JESD204C Ontwerp Example Beheerregisters

Die F-Teël JESD204C ontwerp example registers in die ED Control blok gebruik byte-adressering (32 bisse).

Tabel 16. Ontwerp Bvample Adreskaart
Hierdie 32-bis ED Control blok registers is in die mgmt_clk domein.

Komponent	Adres
F-Teël JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Teël JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI beheer	0x0102_0000 – 0x0102_001F
PIO beheer	0x0102_0020 – 0x0102_002F
PIO Status	0x0102_0040 – 0x0102_004F
Stel Sequencer 0 terug	0x0102_0100 – 0x0102_01FF
Stel Sequencer 1 terug	0x0102_0200 – 0x0102_02FF
ED Beheer	0x0102_0400 – 0x0102_04FF
F-Teël JESD204C IP-senderontvanger PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabel 17. Register Toegang Tipe en definisie
Hierdie tabel beskryf die registertoegangstipe vir Intel FPGA IP's.

Toegangstipe	Definisie
RO/V	Sagteware leesalleen (geen effek op skryf nie). Die waarde kan verskil.
RW	Sagteware lees en gee die huidige biswaarde terug. Sagteware skryf en stel die bietjie op die verlangde waarde.
RW1C	Sagteware lees en gee die huidige biswaarde terug. Sagteware skryf 0 en het geen effek nie. Sagteware skryf 1 en maak die bis skoon na 0 as die bis deur hardeware op 1 gestel is. Hardeware stel die bietjie op 1. Sagteware duidelik het hoër prioriteit as hardeware stel.

Tabel 18. ED Control Adreskaart

Offset	Registreer Naam
0x00	rst_ctl
0x04	eerste_sts0
voortgesit …

Offset	Registreer Naam
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabel 19. ED-beheerblokbeheer en statusregisters

Byte Offset	Registreer	Naam	Toegang	Stel terug	Beskrywing
0x00	rst_ctl	eerste_bevestig	RW	0x0	Stel beheer terug. [0]: Skryf 1 om terugstelling te bevestig. (hw_rst) Skryf weer 0 om terug te stel. [31:1]: Voorbehou.
0x04	eerste_sts0	eerste_status	RO/V	0x0	Stel status terug. [0]: Kern PLL-geslote status. [31:1]: Voorbehou.
0x10	rst_sts_dete cted0	eerste_ste_stel	RW1C	0x0	SYSREF rand opsporing status vir interne of eksterne SYSREF kragopwekker. [0]: Waarde van 1 Dui 'n SYSREF stygende rand aan vir subklas 1 werking. Sagteware kan 1 skryf om hierdie bietjie skoon te maak om nuwe SYSREF-randopsporing moontlik te maak. [31:1]: Voorbehou.
0x40	sysref_ctl	sysref_beheer ol	RW	Dupleks datapad Eenskoot: 0x00080	SYSREF beheer. Verwys na Tabel 10 op bladsy 17 vir meer inligting oor die gebruik van hierdie register.
				Periodiek:	Let wel: Die terugstelwaarde hang af van
				0x00081	die SYSREF-tipe en F-Teël
				Gebreek - periodiek:	JESD204C IP data pad parameter instellings.
				0x00082
				TX of RX data
				pad
				Een kans:
				0x00000
				Periodiek:
				0x00001
				Gegaps-
				periodiek:
				0x00002
0x44	sysref_sts	sysref_status s	RO/V	0x0	SYSREF status. Hierdie register bevat die jongste SYSREF tydperk en dienssiklus instellings van die interne SYSREF kragopwekker. Verwys na Tabel 9 op bladsy 16 vir die wetlike waarde van die SYSREF-tydperk en dienssiklus.
voortgesit …

Byte Offset	Registreer	Naam	Toegang	Stel terug	Beskrywing
					[8:0]: SYSREF tydperk. Wanneer die waarde 0xFF is, is die SYSREF tydperk = 255 Wanneer die waarde 0x00 is, is die SYSREF-periode = 256. [17:9]: SYSREF-dienssiklus. [31:18]: Voorbehou.
0x80	tst_ctl	tst_beheer	RW	0x0	Toetsbeheer. Gebruik hierdie register om verskillende toetspatrone vir die patroongenerator en kontroleerder te aktiveer. [1:0] = Gereserveerde veld [2] = ramp_toets_ctl 1'b0 = Aktiveer PRBS-patroongenerator en -toetser 1'b1 = Aktiveer ramp patroongenerator en kontroleerder [31:3]: Voorbehou.
0x8c	tst_err0	tst_error	RW1C	0x0	Foutvlag vir Skakel 0. Wanneer die bis 1'b1 is, dui dit aan dat 'n fout plaasgevind het. Jy moet die fout oplos voordat jy 1'b1 na die betrokke bis skryf om die foutvlag skoon te maak. [0] = Patroonkontrolerfout [1] = tx_link_error [2] = rx_link_error [3] = Opdragpatroonkontrolerfout [31:4]: Gereserveer.

Dokumenthersieningsgeskiedenis vir die F-Tile JESD204C Intel FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2021.10.11	21.3	1.0.0	Aanvanklike vrystelling.

Dokumente / Hulpbronne

intel F-Teël JESD204C Intel FPGA IP-ontwerp Example [pdf] Gebruikersgids F-Teël JESD204C Intel FPGA IP-ontwerp Example, F-Teël JESD204C, Intel FPGA IP Design Example, IP Ontwerp Example, Ontwerp Example

Verwysings

• Gebruikershandleiding