F-Tile JESD204C Intel FPGA IP Tasarım Example

F-Tile JESD204C Intel® FPGA IP Design Ex HakkındaampKullanıcı Kılavuzu

Bu kullanıcı kılavuzu, eski tasarımla ilgili özellikleri, kullanım kılavuzlarını ve ayrıntılı açıklamaları sağlar.ampIntel Agilex™ cihazlarını kullanan F-Tile JESD204C Intel® FPGA IP dosyaları.

Hedef Kitle

Bu belge aşağıdakilere yöneliktir:

• Sistem düzeyinde tasarım planlama aşamasında IP seçimini yapacak tasarım mimarı
• Donanım tasarımcıları IP'yi sistem düzeyindeki tasarımlarına entegre ederken
• Sistem düzeyinde simülasyon ve donanım doğrulama aşamasında doğrulama mühendisleri

İlgili Belgeler
Aşağıdaki tabloda F-Tile JESD204C Intel FPGA IP ile ilgili diğer referans belgeleri listelenmektedir.

Tablo 1. İlgili Dokümanlar

Referans	Tanım
F-Tile JESD204C Intel FPGA IP Kullanıcı Kılavuzu	F-Tile JESD204C Intel FPGA IP hakkında bilgi sağlar.
F-Tile JESD204C Intel FPGA IP Sürüm Notları	Belirli bir sürümde F-Tile JESD204C F-Tile JESD204C için yapılan değişiklikleri listeler.
Intel Agilex Cihaz Veri Sayfası	Bu belgede Intel Agilex cihazlarının elektriksel özellikleri, anahtarlama özellikleri, yapılandırma özellikleri ve zamanlaması açıklanmaktadır.

Kısaltmalar ve Sözlük

Tablo 2. Kısaltma Listesi

Kısaltma	Genleşme
LEMC	Yerel Genişletilmiş Çoklu Blok Saati
FC	Çerçeve saat hızı
ADC	Analogdan Dijitale Dönüştürücü
DAC	Dijitalden Analoga Dönüştürücü
DSP	Dijital Sinyal İşlemcisi
TX	Verici
RX	Alıcı

Kısaltma	Genleşme
DLL	Veri bağlantı katmanı
Kurumsal Sosyal Sorumluluk	Kontrol ve durum kaydı
CRU	Saat ve Sıfırlama Ünitesi
ISR	Kesinti Servis Rutini
FIFO	İlk giren ilk çıkar
SERDES	Seri Hale Getirici Seri Hale Getirici
EÇ	Hata Düzeltme Kodu
FEC	İleri Hata Düzeltme
SER	Tek Hata Tespiti (ECC'de düzeltilebilir)
DERR	Çift Hata Tespiti (ECC'de ölümcül)
SORUNLAR	Sözde rastgele ikili dizi
MAC	Medya Erişim Denetleyicisi. MAC, protokol alt katmanını, taşıma katmanını ve veri bağlantı katmanını içerir.
FİZİK	Fiziksel katman. PHY tipik olarak fiziksel katmanı, SERDES'i, sürücüleri, alıcıları ve CDR'yi içerir.
Bilgisayarlar	Fiziksel Kodlama Alt Katmanı
PMA	Fiziksel Ortam Bağlantısı
Kırmızı Nokta	RX Arabellek Gecikmesi
UI	Birim Aralığı = seri bitin süresi
RBD sayısı	RX Tampon Gecikmesi son şerit varış
RBD ofseti	RX Tampon Gecikmesi sürüm fırsatı
SH	Senkronizasyon başlığı
TL	Taşıma katmanı
EMİB	Gömülü Çok Kalıplı Ara Bağlantı Köprüsü

Tablo 3. Sözlük Listesi

Terim	Tanım
Dönüştürücü Cihaz	ADC veya DAC dönüştürücü
Mantık Aygıtı	FPGA veya ASIC
Sekizli	8/64 kodlayıcıya giriş ve kod çözücüden çıkış görevi gören 66 bitlik bir grup
Kemirmek	JESD4C spesifikasyonlarının temel çalışma birimi olan 204 bitlik bir set
Engellemek	66/64 kodlama şeması tarafından oluşturulan 66 bitlik bir sembol
Hat oranı	Seri bağlantının etkili veri hızı Şerit Çizgi Hızı = (Mx Sx N'x 66/64 x FC) / L
Bağlantı Saati	Bağlantı Saati = Şerit Hat Hızı/66.
Çerçeve	Her sekizlinin konumunun bir çerçeve hizalama sinyaline referansla tanımlanabildiği bir dizi ardışık sekizli.
Çerçeve Saati	Çerçeve hızında çalışan bir sistem saati, 1x ve 2x bağlantı saati olmalıdır.

Terim	Tanım
Sampçerçeve saati başına düşen sayı	Sampsaat başına dosya, toplam sampDönüştürücü aygıt için çerçeve saatindeki dosyalar.
LEMC	Genişletilmiş çoklu bloğun sınırını şeritler arasında ve harici referanslara (SYSREF veya Alt Sınıf 1) hizalamak için kullanılan dahili saat.
Alt sınıf 0	Belirleyici gecikme için destek yok. Alıcıda şeritten şeride eğrilik düzeltildikten sonra veriler derhal yayınlanmalıdır.
Alt sınıf 1	SYSREF kullanılarak deterministik gecikme.
Çok Noktalı Bağlantı	2 veya daha fazla dönüştürücü cihazla cihazlar arası bağlantılar.
64B / 66B Kodlama	Bir blok oluşturmak için 64 bitlik verileri 66 bitlere eşleyen satır kodu. Temel seviye veri yapısı 2 bitlik senkronizasyon başlığıyla başlayan bir bloktur.

Tablo 4. Semboller

Terim	Tanım
L	Dönüştürücü cihaz başına şerit sayısı
M	Cihaz başına dönüştürücü sayısı
F	Tek bir şeritte kare başına sekizli sayısı
S	s sayısıampÇerçeve döngüsü başına tek dönüştürücü başına iletilen miktar
N	dönüştürücü çözünürlüğü
N'	Saniye başına toplam bit sayısıampKullanıcı veri formatındaki dosya
CS	Dönüşüm başına kontrol biti sayısıample
CF	Bağlantı başına çerçeve saat periyodu başına kontrol kelimesi sayısı
HD	Yüksek Yoğunluklu kullanıcı veri formatı
E	Genişletilmiş bir çoklu bloktaki çoklu blok sayısı

F-Tile JESD204C Intel FPGA IP Tasarım ExampHızlı Başlangıç ​​Kılavuzu

F-Tile JESD204C Intel FPGA IP tasarımı eskiampIntel Agilex aygıtlarına yönelik dosyalar, simülasyonlu bir test ortamına ve derleme ile donanım testini destekleyen bir donanım tasarımına sahiptir.
F-Tile JESD204C tasarımını oluşturabilirsiniz.ampIntel Quartus® Prime Pro Edition yazılımındaki IP kataloğu aracılığıyla dosyalar.

Şekil 1. Geliştirme StagDesign Ex için esample

Tasarım Eskiample Blok Diyagramı

Şekil 2. F-Tile JESD204C Design Example Yüksek Düzey Blok Diyagramı

tasarım eskiample aşağıdaki modüllerden oluşur:

• Platform Tasarımcısı sistemi
  • F-Tile JESD204C Intel FPGA IP
  • JTAG Avalon Master köprüsüne
  • Paralel G/Ç (PIO) denetleyicisi
  • Seri Bağlantı Noktası Arayüzü (SPI)—ana modül—IOPLL
  • SYSREF oluşturucu
  • ExampTasarım (ED) Kontrolü KSS
  • Sıralayıcıları sıfırla
• Sistem PLL'si
• Desen üreteci
• Desen denetleyicisi

Tablo 5. Tasarım Örn.ampdosya Modülleri

Bileşenler	Tanım
Platform Tasarımcısı sistemi	Platform Tasarımcısı sistemi, F-Tile JESD204C IP veri yolunu ve destekleyici çevre birimlerini başlatır.
F-Tile JESD204C Intel FPGA IP	Bu Platform Tasarımcısı alt sistemi, çift yönlü PHY ile birlikte başlatılan TX ve RX F-Tile JESD204C IP'lerini içerir.
JTAG Avalon Master köprüsüne	Bu köprü, J aracılığıyla tasarımdaki bellek eşlemeli IP'ye sistem konsolu ana bilgisayar erişimi sağlar.TAG arayüz.
Paralel G/Ç (PIO) denetleyicisi	Bu denetleyici, e-postalar için bellek eşlemeli bir arayüz sağlar.ampGenel amaçlı G/Ç bağlantı noktalarını bağlama ve çalıştırma.
SPI ustası	Bu modül, konfigürasyon verilerinin dönüştürücü ucundaki SPI arayüzüne seri aktarımını yönetir.
SYSREF oluşturucu	SYSREF üreteci bağlantı saatini referans saati olarak kullanır ve F-Tile JESD204C IP için SYSREF darbeleri üretir. Not: Bu tasarım eskiampDosya, çift yönlü F-Tile JESD204C IP bağlantısı başlatma işlemini göstermek için SYSREF oluşturucuyu kullanır. F-Tile JESD204C alt sınıf 1 sistem seviyesi uygulamasında, SYSREF'i cihaz saatiyle aynı kaynaktan oluşturmalısınız.
IOPLL	Bu tasarım eskiampDosya, verileri F-Tile JESD204C IP'ye iletmek amacıyla bir kullanıcı saati oluşturmak için bir IOPLL kullanır.
ED Kontrolü CSR	Bu modül, SYSREF algılama kontrolü ve durumu ile test modeli kontrolü ve durumu sağlar.
Sıralayıcıları sıfırla	Bu tasarım eskiampdosya 2 sıfırlama sıralayıcısından oluşur: Sıfırlama Sırası 0—TX/RX Avalon® akış etki alanına, Avalon bellek eşlemeli etki alanına, çekirdek PLL'ye, TX PHY'ye, TX çekirdeğine ve SYSREF oluşturucuya sıfırlama işlemini gerçekleştirir. Sıfırlama Sırası 1—RX PHY ve RX çekirdeğine sıfırlama işlemini gerçekleştirir.
Sistem PLL'si	F-kare sabit IP ve EMIB geçişi için birincil saat kaynağı.
Desen üreteci	Desen oluşturucu bir PRBS veya r üretir.amp model.
Desen denetleyicisi	Desen denetleyicisi PRBS'yi veya r'yi doğrular.amp alınan desen ve veri eşleşmesinde bir uyumsuzluk bulduğunda bir hatayı işaretlerampley.

Yazılım Gereksinimleri

Intel, eski tasarımı test etmek için aşağıdaki yazılımı kullanır:ampLinux sistemindeki dosyalar:

• Intel Quartus Prime Pro Sürümü yazılımı
• Questa*/ModelSim* veya VCS*/VCS MX simülatörü

Tasarımın Oluşturulması

Eski tasarımı oluşturmak içinampIP parametre düzenleyicisinden dosya:

1. Intel Agilex F-tile cihaz ailesini hedefleyen bir proje oluşturun ve istediğiniz cihazı seçin.
2. IP Kataloğunda, Araçlar ➤ IP Kataloğu'nda F-Tile JESD204C Intel FPGA IP'yi seçin.
3. Özel IP varyasyonunuz için üst düzey bir ad ve klasör belirtin. Tamam'ı tıklayın. Parametre düzenleyici üst düzey .ip dosyasını ekler file mevcut projeye otomatik olarak. .ip dosyasını manuel olarak eklemeniz istenirse file projeye tıklayın Proje ➤ Ekle/Kaldır Fileeklemek için Project'te file.
4. Ex'in altındaample Tasarım sekmesinde, eski tasarımı belirtinampDosya parametreleri Design Ex'de açıklandığı gibiample Parametreler.
5. Eski Oluştur'u tıklayınampTasarım.

Yazılım tüm tasarımı üretir filealt dizinlerde bulunur. Bunlar fileSimülasyon ve derlemeyi çalıştırmak için gereklidir.

Tasarım EskiampParametreler
F-Tile JESD204C Intel FPGA IP parametre düzenleyicisi Ex'i içerirampTasarım örneğini oluşturmadan önce belirli parametreleri belirtmeniz için Tasarım sekmesiampley.

Tablo 6. Ex'deki parametrelerampTasarım Sekmesi

Parametre	Seçenekler	Tanım
Tasarım Seçin	Sistem Konsolu Kontrolü Hiçbiri	Tasarım örneğine erişmek için sistem konsolu kontrolünü seçinampSistem konsolu üzerinden dosya veri yolu.
Simülasyon	Açık, kapalı	Gerekli olanı oluşturmak için IP'yi açın fileeski tasarımı simüle etmek içinampley.
Sentez	Açık, kapalı	Gerekli olanı oluşturmak için IP'yi açın fileIntel Quartus Prime derlemesi ve donanım gösterimi için.
HDL biçimi (simülasyon için)	Verilog VDHL	RTL'nin HDL formatını seçin filesimülasyon için.
HDL biçimi (sentez için)	Yalnızca Verilog	RTL'nin HDL formatını seçin filesentez içindir.

Parametre	Seçenekler	Tanım
3 telli SPI modülü oluşturun	Açık, kapalı	3 telli yerine 4 telli SPI arayüzünü etkinleştirmek için açın.
Sysref modu	Tek atış Periyodik Aralıklı periyodik	Tasarım gereksinimlerinize ve zamanlama esnekliğinize bağlı olarak SYSREF hizalamasının tek atımlı darbe modu, periyodik veya aralıklı periyodik olmasını isteyip istemediğinizi seçin. Tek atış—SYSREF'in tek atışlı darbe modu olmasını sağlamak için bu seçeneği seçin. Sysref_ctrl[17] kayıt bitinin değeri 0'dır. F-Tile JESD204C IP sıfırlaması iptal edildikten sonra, tek seferlik SYSREF darbesi için sysref_ctrl[17] kaydının değerini 0'dan 1'e, ardından 0'a değiştirin. Periyodik—Periyodik moddaki SYSREF'in 50:50 görev döngüsü vardır. SYSREF dönemi E*SYSREF_MULP'dir. Aralıklı periyodik—SYSREF, 1 bağlantı saat döngüsünden oluşan programlanabilir ayrıntı düzeyi görev döngüsüne sahiptir. SYSREF dönemi E*SYSREF_MULP'dir. Aralık dışı görev döngüsü ayarı için SYSREF oluşturma bloğu otomatik olarak 50:50 görev döngüsünü çıkarmalıdır. Şuna bakın: SYSREF Jeneratör SYSREF hakkında daha fazla bilgi için bölüm dönem.
Pano seç	Hiçbiri	Eski tasarım için panoyu seçinampley. Yok—Bu seçenek, tasarım örneğinin donanım özelliklerini hariç tutar.ample. Tüm pin atamaları sanal pinlere ayarlanacaktır.
Test Deseni	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Desen oluşturucuyu ve denetleyici test desenini seçin. Model Oluşturucu—JESD204C, veri başına PRBS model oluşturucuyu desteklerample. Bu, veri genişliğinin N+CS seçeneği olduğu anlamına gelir. PRBS model oluşturucusu ve denetleyicisi, veri şablonları oluşturmak için kullanışlıdır.ampTest için dosya uyaranı yoktur ve ADC/DAC dönüştürücüdeki PRBS test moduyla uyumlu değildir. Ramp Desen Oluşturucu—JESD204C bağlantı katmanı normal şekilde çalışır ancak daha sonra aktarım devre dışı bırakılır ve biçimlendiriciden gelen giriş göz ardı edilir. Her şerit, 0x00'den 0xFF'ye kadar artan ve ardından tekrarlanan aynı sekizli akışı iletir. Ramp desen testi prbs_test_ctl tarafından etkinleştirilir. PRBS Model Denetleyicisi—JESD204C PRBS karıştırıcı, kendi kendini senkronize eder ve IP çekirdeği bağlantının kodunu çözebildiğinde, karıştırma çekirdeğinin zaten senkronize olması beklenir. PRBS karıştırma tohumunun kendi kendine başlatılması 8 oktet sürecektir. Ramp Desen Denetleyicisi—JESD204C karıştırma kendi kendine senkronizasyondur ve IP çekirdeği bağlantının kodunu çözebildiğinde karıştırma çekirdeğinin zaten senkronize olması beklenir. İlk geçerli sekizli r olarak yüklenir.amp başlangıç ​​değeri. Sonraki veriler 0xFF'ye kadar artmalı ve 0x00'a yuvarlanmalıdır. Ramp Desen denetleyicisi tüm şeritlerde aynı deseni kontrol etmelidir.
Dahili seri geri döngüyü etkinleştir	Açık, kapalı	Dahili seri geridöngüyü seçin.
Komut Kanalını Etkinleştir	Açık, kapalı	Komut kanalı modelini seçin.

Dizin Yapısı
F-Tile JESD204C tasarımı eskiampoluşturulan dosya dizinleri files eski tasarım içinamples.

Şekil 3. F-Tile JESD204C Intel Agilex Design Ex için Dizin Yapısıample

Tablo 7. Dizin Files

Klasörler	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simülasyon/akıl hocası	modellerim_sim.tcl tb_top_waveform.do
simülasyon/özet	VC'ler vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Tasarım Örneğinin Simüle Edilmesiamptest tezgahı

tasarım eskiample testbench, oluşturulan tasarımınızı simüle eder.

Şekil 4. Prosedür

Tasarımı simüle etmek için aşağıdaki adımları izleyin:

1. Çalışma dizinini şu şekilde değiştirin:ample_design_directory>/simülasyon/ .
2. Komut satırında simülasyon komut dosyasını çalıştırın. Aşağıdaki tablo, desteklenen simülatörleri çalıştırmaya yönelik komutları göstermektedir.

Simülatör	Emretmek
Questa/ModelSim	vsim -do modellerim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ModelSim GUI'si olmadan)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simülasyon, çalıştırmanın başarılı olup olmadığını belirten mesajlarla sona erer.

Şekil 5. Başarılı Simülasyon
Bu şekil VCS simülatörü için başarılı simülasyon mesajını gösterir.

Design Ex'in Derlenmesiample

Yalnızca derlemeyi derlemek için eskiampProjede şu adımları izleyin:

1. Derleme tasarımının eski olduğundan emin olunample oluşturma tamamlandı.
2. Intel Quartus Prime Pro Edition yazılımında Intel Quartus Prime Pro Edition projesini açınample_ tasarım_ dizini>/ed/quartus.
3. İşleme menüsünde Derlemeyi Başlat'a tıklayın.

F-Tile JESD204C Design Ex için Ayrıntılı Açıklamaample

F-Tile JESD204C tasarımı eskiampdosya, geridöngü modunu kullanarak veri akışının işlevselliğini gösterir.
İstediğiniz parametre ayarlarını belirleyebilir ve eski tasarımı oluşturabilirsiniz.ampley.
tasarım eskiampDosya hem Base hem de PHY varyantı için yalnızca çift yönlü modda kullanılabilir. Yalnızca Taban veya yalnızca PHY varyantını seçebilirsiniz ancak IP, eski tasarımı oluşturacaktır.ampHem Base hem de PHY için le.

Not:  Bazı yüksek veri hızı yapılandırmaları zamanlamada başarısız olabilir. Zamanlama hatasını önlemek için, F-Tile JESD204C Intel FPGA IP parametre düzenleyicisinin Yapılandırmalar sekmesinde daha düşük çerçeve saat frekansı çarpanı (FCLK_MULP) değerini belirtmeyi düşünün.

Sistem Bileşenleri

F-Tile JESD204C tasarımı eskiampDosya, sistem konsolu desteğiyle veya sistem konsolu desteği olmadan sabit kontrol ünitesini kullanan yazılım tabanlı bir kontrol akışı sağlar.

tasarım eskiampdosya, dahili ve harici geridöngü modlarında otomatik bağlantı kurulmasını sağlar.

JTAG Avalon Ana Köprüsü'ne
JTAG Avalon Master Bridge'e, J aracılığıyla bellek eşlemeli F-Tile JESD204C IP'ye ve çevresel IP kontrolüne ve durum kayıtlarına erişmek için ana bilgisayar sistemi arasında bir bağlantı sağlar.TAG arayüz.

Şekil 6. J'li sistemTAG Avalon Master Bridge Core'a

Not:  Sistem saati J'den en az 2 kat daha hızlı olmalıdırTAG saat. Bu tasarımda sistem saati mgmt_clk'dir (100MHz)ampley.

Paralel G/Ç (PIO) Çekirdeği
Avalon arabirimli paralel giriş/çıkış (PIO) çekirdeği, Avalon bellek eşlemeli bağımlı bağlantı noktası ile genel amaçlı G/Ç bağlantı noktaları arasında bellek eşlemeli bir arabirim sağlar. G/Ç bağlantı noktaları çip üzerindeki kullanıcı mantığına veya FPGA'nın dışındaki cihazlara bağlanan G/Ç pinlerine bağlanır.

Şekil 7. Giriş Bağlantı Noktaları, Çıkış Bağlantı Noktaları ve IRQ Desteği ile PIO Çekirdeği
Varsayılan olarak Platform Tasarımcısı bileşeni, Kesinti Hizmet Hattını (IRQ) devre dışı bırakır.

PIO I/O bağlantı noktaları en üst düzey HDL'ye atanır file (giriş bağlantı noktaları için io_ durumu, çıkış bağlantı noktaları için io_ kontrolü).

Aşağıdaki tablo, durum ve kontrol G/Ç bağlantı noktalarının DIP anahtarına ve geliştirme kitindeki LED'e sinyal bağlantısını açıklamaktadır.

Tablo 8. PIO Çekirdek G/Ç Bağlantı Noktaları

Liman	Biraz	Sinyal
Dış liman	0	USER_LED SPI programlaması tamamlandı
	31:1	Rezerve
Giriş_portu	0	USER_DIP dahili seri geri döngüyü etkinleştirme Kapalı = 1 Açık = 0
	1	USER_DIP FPGA tarafından oluşturulan SYSREF etkinleştirme Kapalı = 1 Açık = 0
	31:2	Rezerve.

SPI Ustası
SPI ana modülü, IP Kataloğu standart kütüphanesindeki standart bir Platform Tasarımcısı bileşenidir. Bu modül, harici dönüştürücülerin (örn.ampDosya, ADC, DAC ve harici saat üreteçleri) bu cihazların içindeki yapılandırılmış bir kayıt alanı aracılığıyla.

SPI yöneticisi, Avalon yöneticisine (J) bağlanan bir Avalon bellek eşlemeli arayüze sahiptir.TAG Avalon bellek eşlemeli ara bağlantı aracılığıyla Avalon ana köprüsüne. SPI yöneticisi, Avalon yöneticisinden yapılandırma talimatlarını alır.

SPI ana modülü 32'ye kadar bağımsız SPI bağımlı birimini kontrol eder. SCLK baud hızı 20 MHz (5'e bölünebilir) olarak yapılandırılmıştır.
Bu modül 4 telli, 24 bit genişliğinde bir arayüze yapılandırılmıştır. 3 Kablolu SPI Modülü Oluştur seçeneği seçilirse, SPI ana biriminin 4 kablolu çıkışını 3 kabloluya dönüştürmek için ek bir modül başlatılır.

IOPLL
IOPLL, çerçeve_clk ve link_clk'yi oluşturmak için gereken saati üretir. PLL'nin referans saati yapılandırılabilir ancak 33 veri hızı/faktörü ile sınırlıdır.

• eski tasarım içinamp24.33024 Gbps veri hızını destekleyen dosyada, Frame_clk ve link_clk için saat hızı 368.64 MHz'dir.
• eski tasarım içinamp32 Gbps veri hızını destekleyen dosyada, Frame_clk ve link_clk için saat hızı 484.848 MHz'dir.

SYSREF Jeneratörü
SYSREF, F-Tile JESD204C arayüzüne sahip veri dönüştürücüler için kritik bir zamanlama sinyalidir.

Tasarımdaki SYSREF üreteciampDosya yalnızca çift yönlü JESD204C IP bağlantısı başlatma gösterimi amacıyla kullanılır. JESD204C alt sınıf 1 sistem seviyesi uygulamasında, SYSREF'i cihaz saatiyle aynı kaynaktan oluşturmalısınız.

F-Tile JESD204C IP için, SYSREF kontrol kaydının SYSREF çarpanı (SYSREF_MULP), E parametresinin n-tamsayı katı olan SYSREF dönemini tanımlar.

E*SYSREF_MULP ≤16 olduğundan emin olmalısınız. Eski içinampdosya, E=1 ise SYSREF_MULP için yasal ayar 1-16 arasında olmalıdır ve E=3 ise SYSREF_MULP için yasal ayar 1-5 arasında olmalıdır.

Not:  Aralık dışı bir SYSREF_MULP ayarlarsanız, SYSREF oluşturucu ayarı SYSREF_MULP=1 olarak düzeltecektir.
Ex aracılığıyla SYSREF tipinin tek atımlı darbe, periyodik veya aralıklı periyodik olmasını seçebilirsiniz.ampF-Tile JESD204C Intel FPGA IP parametre düzenleyicisindeki Tasarım sekmesi.

Tablo 9. ExampPeriyodik ve Aralıklı Periyodik SYSREF Sayacı Dosyaları

E	SYSREF_MULP	SYSREF DÖNEMİ (E*SYSREF_MULP* 32)	Görev Döngüsü	Tanım
1	1	32	1..31 (Programlanabilir)	Aralıklı Periyodik
1	1	32	16 (Sabit)	Periyodik
1	2	64	1..63 (Programlanabilir)	Aralıklı Periyodik
1	2	64	32 (Sabit)	Periyodik
1	16	512	1..511 (Programlanabilir)	Aralıklı Periyodik
1	16	512	256 (Sabit)	Periyodik
2	3	19	1..191 (Programlanabilir)	Aralıklı Periyodik
2	3	192	96 (Sabit)	Periyodik
2	8	512	1..511 (Programlanabilir)	Aralıklı Periyodik
2	8	512	256 (Sabit)	Periyodik
2	9 (Yasadışı)	64	32 (Sabit)	Aralıklı Periyodik
2	9 (Yasadışı)	64	32 (Sabit)	Periyodik

 

Tablo 10. SYSREF Kontrol Kayıtları
Kayıt ayarının, tasarımı oluşturduğunuzda belirttiğiniz ayardan farklı olması durumunda SYSREF kontrol kayıtlarını dinamik olarak yeniden yapılandırabilirsiniz.ample. F-Tile JESD204C Intel FPGA IP'si sıfırlanmadan önce SYSREF kayıtlarını yapılandırın. Harici SYSREF oluşturucuyu
sysref_ctrl[7] kayıt biti, SYSREF tipi, çarpan, görev döngüsü ve faza ilişkin ayarları göz ardı edebilirsiniz.

Parçalar	Varsayılan Değer	Tanım
sysref_ctrl[1:0]	2'b00: Tek atış 2'b01: Periyodik 2'b10: Aralıklı periyodik	SYSREF türü. Varsayılan değer, cihazdaki SYSREF modu ayarına bağlıdır. Example Tasarım F-Tile JESD204C Intel FPGA IP parametre düzenleyicisindeki sekme.
sysref_ctrl[6:2]	5'b00001	SYSREF çarpanı. Bu SYSREF_MULP alanı periyodik ve boşluklu periyodik SYSREF tipine uygulanabilir. F-Tile JESD1C IP sıfırlanmadan önce E*SYSREF_MULP değerinin 16 ila 204 arasında olmasını sağlamak için çarpan değerini yapılandırmanız gerekir. E*SYSREF_MULP değeri bu aralığın dışındaysa çarpan değeri varsayılan olarak 5'b00001 olur.
sysref_ctrl[7]	Çift yönlü veri yolu: 1'b1 Simplex TX veya RX veri yolu: 1'b0	SYSREF'i seçin. Varsayılan değer Ex'deki veri yolu ayarına bağlıdır.ampF-Tile JESD204C Intel FPGA IP parametre düzenleyicisindeki Tasarım sekmesi. 0: Simpleks TX veya RX (Harici SYSREF) 1: Çift Yönlü (Dahili SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF tipi periyodik veya aralıklı periyodik olduğunda SYSREF görev döngüsü. F-Tile JESD204C IP sıfırlanmadan önce görev döngüsünü yapılandırmanız gerekir. Maksimum değer = (E*SYSREF_MULP*32)-1 Örn.amptarih: %50 görev döngüsü = (E*SYSREF_MULP*32)/2 Bu kayıt alanını yapılandırmazsanız veya kayıt alanını 50'a veya izin verilen maksimum değerden daha fazlasına yapılandırırsanız görev döngüsü varsayılan olarak %0 olur.
sysref_ctrl[17]	1'b0	SYSREF tipi tek seferlik olduğunda manuel kontrol. SYSREF sinyalini yüksek yapmak için 1 yazın. SYSREF sinyalini düşük yapmak için 0 yazın. Tek atış modunda SYSREF darbesi oluşturmak için önce 1, sonra 0 yazmanız gerekir.
sysref_ctrl[31:18]	22'h0	Rezerve.

Sıralayıcıları Sıfırla
Bu tasarım eskiampdosya iki sıfırlama sıralayıcısından oluşur:

• Sıfırlama Sırası 0—TX/RX Avalon akış etki alanına, Avalon bellek eşlemeli etki alanına, çekirdek PLL'ye, TX PHY'ye, TX çekirdeğine ve SYSREF oluşturucuya sıfırlama işlemini gerçekleştirir.
• Sıfırlama Sırası 1—RX PHY ve RX Core'a sıfırlama işlemini gerçekleştirir.

3-Kablolu SPI
Bu modül, SPI arayüzünü 3 kabloya dönüştürmek için isteğe bağlıdır.

Sistem PLL'si
F-tile'de üç adet yerleşik sistem PLL bulunur. Bu sistem PLL'leri, sabit IP (MAC, PCS ve FEC) ve EMIB geçişi için birincil saat kaynağıdır. Bu, sistem PLL saatleme modunu kullandığınızda, blokların PMA saati tarafından saatinin ayarlanmadığı ve FPGA çekirdeğinden gelen bir saate bağlı olmadığı anlamına gelir. Her sistem PLL yalnızca bir frekans arayüzüyle ilişkili saati üretir. Eski içinampDosyada, bir arayüzü 1 GHz'de ve bir arayüzü 500 MHz'de çalıştırmak için iki sistem PLL'sine ihtiyacınız vardır. PLL sistemini kullanmak, komşu şeridi etkileyen şerit saati değişikliği olmadan her şeridi bağımsız olarak kullanmanıza olanak tanır.
Her sistem PLL, sekiz FGT referans saatinden herhangi birini kullanabilir. Sistem PLL'leri bir referans saatini paylaşabilir veya farklı referans saatlerine sahip olabilir. Her arayüz, hangi sistem PLL'sini kullanacağını seçebilir, ancak bir kez seçildiğinde sabitlenir, dinamik yeniden yapılandırma kullanılarak yeniden yapılandırılamaz.

İlgili Bilgiler
F-tile Mimarisi ve PMA ve FEC Direct PHY IP Kullanıcı Kılavuzu

Intel Agilex F-tile cihazlarındaki sistem PLL saat modu hakkında daha fazla bilgi.

Desen Oluşturucu ve Denetleyici
Desen oluşturucu ve denetleyici, veri dizileri oluşturmak için kullanışlıdır.ampTest amaçlı dosyalar ve izleme.
Tablo 11. Desteklenen Desen Oluşturucu

Desen Üreticisi	Tanım
PRBS model oluşturucu	F-Tile JESD204C tasarımı eskiample PRBS model oluşturucu aşağıdaki derecedeki polinomları destekler: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp desen oluşturucu	ramp desen değeri sonraki her saniyede 1 artarampoluşturucu genişliği N olan bir dosyadır ve s'deki tüm bitler 0'a döner.amp1'dir. r'yi etkinleştiramp ED kontrol bloğunun tst_ctl kaydının 1'den bit 2'ye kadarını yazarak desen oluşturucu.
Komut kanalı ramp desen oluşturucu	F-Tile JESD204C tasarımı eskiample komut kanalı r'yi destekleramp şerit başına desen oluşturucu. ramp desen değeri, komut sözcüklerinin 1 biti başına 6 artar. Başlangıç ​​tohumu, tüm şeritlerde bir artış modelidir.

Tablo 12. Desteklenen Desen Denetleyicisi

Desen Denetleyicisi	Tanım
PRBS model denetleyicisi	F-Tile JESD204C IP eğrilik hizalaması elde ettiğinde, model denetleyicideki karıştırma çekirdeği kendi kendine senkronize olur. Desen denetleyicisi, karıştırma çekirdeğinin kendi kendine senkronize olması için 8 sekizli gerektirir.
Ramp desen denetleyicisi	İlk geçerli verilerampHer dönüştürücü (M) için le, r'nin başlangıç ​​değeri olarak yüklenir.amp model. Sonraki verilerampDosya değerleri her saat döngüsünde maksimuma kadar 1 artmalı ve daha sonra 0'a yuvarlanmalıdır.

Desen Denetleyicisi	Tanım
	Örneğinampdosya, S=1, N=16 ve WIDTH_MULP = 2 olduğunda dönüştürücü başına veri genişliği S * WIDTH_MULP * N = 32'dir. Maksimum veri sampdosya değeri 0xFFFF'dir. ramp model denetleyicisi, tüm dönüştürücülerde aynı modellerin alındığını doğrular.
Komut kanalı ramp desen denetleyicisi	F-Tile JESD204C tasarımı eskiample komut kanalı r'yi destekleramp desen denetleyicisi. Alınan ilk komut sözcüğü (6 bit) başlangıç ​​değeri olarak yüklenir. Aynı şeritteki sonraki komut sözcükleri 0x3F'ye kadar artmalı ve 0x00'a yuvarlanmalıdır. Komut kanalı ramp desen denetleyicisi r'yi kontrol ederamp tüm şeritlerdeki desenler.

F-Tile JESD204C TX ve RX IP
Bu tasarım eskiampDosya, her bir TX/RX'i simpleks modunda veya çift yönlü modda yapılandırmanıza olanak tanır.
Çift yönlü yapılandırmalar, dahili veya harici seri geri döngü kullanılarak IP işlevselliğinin gösterilmesine olanak tanır. IP içindeki CSR'ler, IP kontrolüne ve durum gözlemine izin verecek şekilde optimize edilmemiştir.

F-Tile JESD204C Design ExampSaat ve Sıfırlama

F-Tile JESD204C tasarımı eskiampDosyanın bir dizi saati ve sıfırlama sinyali vardır.

Tablo 13.Tasarım Eskiample Saatler

Saat Sinyali	Yön	Tanım
mgmt_clk	Giriş	100 MHz frekanslı LVDS diferansiyel saati.
refclk_xcvr	Giriş	Veri hızı/faktörü 33 olan alıcı-verici referans saati.
refclk_core	Giriş	Aynı frekansa sahip çekirdek referans saati refclk_xcvr.
in_sysref	Giriş	SYSREF sinyali. Maksimum SYSREF frekansı veri hızı/(66x32xE)'dir.
sysref_out	Çıktı
txlink_clk rxlink_clk	Dahili	Veri hızı/66 frekansı ile TX ve RX bağlantı saati.
txframe_clk rxframe_clk	Dahili	Veri hızı/33 frekansıyla TX ve RX çerçeve saati (FCLK_MULP=2) Veri hızı/66 frekansıyla TX ve RX çerçeve saati (FCLK_MULP=1)
tx_fclk rx_fclk	Dahili	Veri hızı/66 frekansıyla TX ve RX faz saati (FCLK_MULP=2) FCLK_MULP=1 olduğunda TX ve RX faz saati her zaman yüksektir (1'b1)
spi_SCLK	Çıktı	20 MHz frekanslı SPI baud hızı saati.

Eski tasarımı yüklediğinizdeampDosyayı bir FPGA cihazına aktardığınızda, dahili bir ninit_done olayı J'ninTAG Avalon Master köprüsüne geçiş, diğer tüm bloklarda olduğu gibi sıfırlanıyor.

SYSREF üretecinin, txlink_clk ve rxlink_clk saatleri için kasıtlı eşzamansız ilişkiyi enjekte etmek üzere bağımsız sıfırlaması vardır. Bu yöntem, SYSREF sinyalini harici bir saat çipinden taklit etmede daha kapsamlıdır.

Tablo 14. Tasarım Eskiample Sıfırlamalar

Sinyali Sıfırla	Yön	Tanım
global_rst_n	Giriş	J hariç tüm bloklar için genel sıfırlama düğmesine basınTAG Avalon Master köprüsüne.
ninit_done	Dahili	J için Sürüm IP'sini Sıfırla'dan çıktıTAG Avalon Master köprüsüne.
edctl_rst_n	Dahili	ED Kontrol bloğu J ile sıfırlanırTAG Avalon Master köprüsüne. hw_rst ve global_rst_n bağlantı noktaları ED Kontrol bloğunu sıfırlamaz.
hw_rst	Dahili	ED Kontrol bloğunun rst_ctl kaydına yazarak hw_rst'yi onaylayın ve onaylayın. mgmt_rst_in_n, hw_rst onaylandığında onaylanır.
mgmt_rst_in_n	Dahili	Çeşitli IP'lerin Avalon bellek eşlemeli arayüzleri ve sıfırlama sıralayıcılarının girişleri için sıfırlama:  F-Tile JESD20C IP çift yönlü Yerel PHY için j204c_reconfig_reset SPI yöneticisi için spi_rst_n PIO durumu ve kontrolü için pio_rst_n Sıfırlama sıralayıcısı 0 ve 0'in reset_in1 bağlantı noktası Global_rst_n, hw_rst veya edctl_rst_n bağlantı noktası, mgmt_rst_in_n üzerinde sıfırlama işlemini onaylar.
sysref_rst_n	Dahili	Sıfırlama sıralayıcı 0 reset_out2 bağlantı noktasını kullanarak ED Kontrol bloğundaki SYSREF jeneratör bloğunu sıfırlayın. Sıfırlama sıralayıcısı 0 reset_out2 bağlantı noktası, çekirdek PLL kilitliyse sıfırlamayı iptal eder.
core_pll_rst	Dahili	Sıfırlama sıralayıcı 0 reset_out0 bağlantı noktası aracılığıyla çekirdek PLL'yi sıfırlar. mgmt_rst_in_n reset istendiğinde çekirdek PLL sıfırlanır.
j204c_tx_avs_rst_n	Dahili	F-Tile JESD204C TX Avalon bellek eşlemeli arayüzünü sıfırlama sıralayıcısı 0 aracılığıyla sıfırlar. TX Avalon bellek eşlemeli arayüz, mgmt_rst_in_n onaylandığında onay verir.
j204c_rx_avs_rst_n	Dahili	Sıfırlama sıralayıcısı 204 aracılığıyla F-Tile JESD1C TX Avalon bellek eşlemeli arayüzünü sıfırlar. RX Avalon bellek eşlemeli arayüz, mgmt_rst_in_n onaylandığında onay verir.
j204c_tx_rst_n	Dahili	txlink_clk ve txframe_clk etki alanlarındaki F-Tile JESD204C TX bağlantısını ve taşıma katmanlarını sıfırlar. Sıfırlama sıralayıcı 0 reset_out5 bağlantı noktası j204c_tx_rst_n'yi sıfırlar. Bu sıfırlama, çekirdek PLL'nin kilitli olması ve tx_pma_ready ve tx_ready sinyallerinin onaylanması durumunda geçerliliğini kaldırır.
j204c_rx_rst_n	Dahili	Rxlink_clk ve rxframe_clk etki alanlarındaki F-Tile JESD204C RX bağlantısını ve taşıma katmanlarını sıfırlar.

Sinyali Sıfırla	Yön	Tanım
		Sıfırlama sıralayıcı 1 reset_out4 bağlantı noktası j204c_rx_rst_n'yi sıfırlar. Bu sıfırlama, çekirdek PLL kilitliyse ve rx_pma_ready ve rx_ready sinyalleri onaylanırsa geçersiz kılınır.
j204c_tx_rst_ack_n	Dahili	El sıkışma sinyalini j204c_tx_rst_n ile sıfırlayın.
j204c_rx_rst_ack_n	Dahili	El sıkışma sinyalini j204c_rx_rst_n ile sıfırlayın.

Şekil 8. Design Ex için Zamanlama Diyagramıample Sıfırlamalar

F-Tile JESD204C Design Example Sinyalleri

Tablo 15. Sistem Arayüzü Sinyalleri

Sinyal	Yön	Tanım
Saatler ve Sıfırlamalar
mgmt_clk	Giriş	Sistem yönetimi için 100 MHz saat.
refclk_xcvr	Giriş	F-tile UX QUAD ve System PLL için referans saati. Veri hızı/faktörü 33'e eşdeğerdir.
refclk_core	Giriş	Çekirdek PLL referans saati. Refclk_xcvr ile aynı saat frekansını uygular.
in_sysref	Giriş	JESD204C Alt Sınıf 1 uygulaması için harici SYSREF oluşturucudan gelen SYSREF sinyali.
sysref_out	Çıktı	Tasarım örneği için FPGA cihazı tarafından oluşturulan JESD204C Alt Sınıf 1 uygulamasına yönelik SYSREF sinyaliampYalnızca bağlantı başlatma amacı.

 

Sinyal	Yön	Tanım
SPI
spi_SS_n[2:0]	Çıktı	Aktif düşük, SPI bağımlı seçim sinyali.
spi_SCLK	Çıktı	SPI seri saati.
spi_sdio	Giriş/Çıkış	Master'dan harici köleye veri çıkışı. Harici köleden ana bilgisayara veri girişi.

Sinyal	Yön	Tanım
Not:3-Kablolu SPI Modülü Oluştur seçeneği etkinleştirildiğinde.
spi_MISO Not: 3-Kablolu SPI Modülü Oluştur seçeneği etkinleştirilmediğinde.	Giriş	Harici köleden SPI yöneticisine veri girişi.
spi_MOSI Not: 3 Kablolu SPI Modülü Oluştur seçeneği etkinleştirilmediğinde.	Çıktı	SPI yöneticisinden harici bağımlıya veri çıkışı.

 

Sinyal	Yön	Tanım
ADC / DAC
tx_serial_data[LINK*L-1:0]	Çıktı	DAC'ye diferansiyel yüksek hızlı seri çıkış verileri. Saat seri veri akışına yerleştirilmiştir.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Giriş	ADC'den diferansiyel yüksek hızlı seri giriş verileri. Saat, seri veri akışından kurtarılır.
rx_serial_data_n[LINK*L-1:0]

 

Sinyal	Yön	Tanım
Genel Amaçlı G/Ç
user_led[3:0]	Çıktı	Aşağıdaki koşullar için durumu gösterir: [0]: SPI programlama yapıldı [1]: TX bağlantı hatası [2]: RX bağlantı hatası [3]: Avalon akış verileri için kalıp denetleyici hatası
user_dip[3:0]	Giriş	Kullanıcı modu DIP anahtarı girişi: [0]: Dahili seri geri döngüyü etkinleştirme [1]: FPGA tarafından oluşturulan SYSREF etkinleştirme [3:2]: Ayrılmış

 

Sinyal	Yön	Tanım
Bant Dışı (OOB) ve Durum
rx_patchk_data_error[LINK-1:0]	Çıktı	Bu sinyal onaylandığında, desen kontrol cihazının hata tespit ettiğini gösterir.
rx_link_error[LINK-1:0]	Çıktı	Bu sinyal onaylandığında JESD204C RX IP'nin kesme talebinde bulunduğunu gösterir.
tx_link_error[LINK-1:0]	Çıktı	Bu sinyal onaylandığında JESD204C TX IP'nin kesme talebinde bulunduğunu gösterir.
emb_lock_out	Çıktı	Bu sinyal onaylandığında JESD204C RX IP'nin EMB kilidine ulaştığını gösterir.
sh_lock_out	Çıktı	Bu sinyal onaylandığında JESD204C RX IP senkronizasyon başlığının kilitli olduğunu gösterir.

 

Sinyal	Yön	Tanım
Avalon Yayını
rx_avst_valid[LINK-1:0]	Giriş	Dönüştürücünün olup olmadığını gösterirampUygulama katmanına gönderilen dosya verileri geçerli veya geçersiz. 0: Veri geçersiz 1: Veri geçerlidir
rx_avst_data[(TOTAL_SAMPLE*K)-1:0 ]	Giriş	DönüştürücülerampDosya verilerini uygulama katmanına aktarın.

F-Tile JESD204C Design Example Kontrol Kayıtları

F-Tile JESD204C tasarımı eskiampED Kontrol bloğundaki dosya kayıtları bayt adreslemeyi (32 bit) kullanır.

Tablo 16. Tasarım Eskiample Adres Haritası
Bu 32 bit ED Kontrol blok kayıtları mgmt_clk etki alanındadır.

Bileşen	Adres
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Kontrolü	0x0102_0000 – 0x0102_001F
PIO Kontrolü	0x0102_0020 – 0x0102_002F
PIO Durumu	0x0102_0040 – 0x0102_004F
Sıralayıcıyı Sıfırla 0	0x0102_0100 – 0x0102_01FF
Sıralayıcıyı Sıfırla 1	0x0102_0200 – 0x0102_02FF
ED Kontrolü	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP alıcı-verici PHY Yeniden Yapılandırma	0x0200_0000 – 0x023F_FFFF

Tablo 17. Kayıt Erişim Türü ve Tanımı
Bu tabloda Intel FPGA IP'leri için kayıt erişim türü açıklanmaktadır.

Erişim Türü	Tanım
RO/V	Yazılım salt okunurdur (yazma üzerinde etkisi yoktur). Değer değişebilir.
RW	Yazılım mevcut bit değerini okur ve döndürür. Yazılım biti istenilen değere yazar ve ayarlar.
RW1C	Yazılım mevcut bit değerini okur ve döndürür. Yazılım 0 yazıyor ve hiçbir etkisi olmuyor. Bit donanım tarafından 1'e ayarlanmışsa yazılım 0 yazar ve biti 1'a temizler. Donanım biti 1'e ayarlar. Yazılım temizleme, donanım setinden daha yüksek önceliğe sahiptir.

Tablo 18. ED Kontrol Adres Haritası

Telafi etmek	Kayıt Adı
0x00	ilk_ctl
0x04	rst_sts0
devam etti…

Telafi etmek	Kayıt Adı
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tablo 19. ED Kontrol Bloğu Kontrolü ve Durum Kayıtları

Bayt Telafi etmek	Kayıt olmak	İsim	Erişim	Sıfırla	Tanım
0x00	ilk_ctl	rst_assert	RW	0x0	Kontrolü sıfırla. [0]: Sıfırlamayı onaylamak için 1 yazın. (hw_rst) Sıfırlamayı iptal etmek için tekrar 0 yazın. [31:1]: Ayrılmış.
0x04	rst_sts0	ilk_durum	RO/V	0x0	Durumu sıfırla. [0]: Çekirdek PLL kilitli durumu. [31:1]: Ayrılmış.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Dahili veya harici SYSREF oluşturucu için SYSREF kenar algılama durumu. [0]: 1 Değeri Alt sınıf 1 işlemi için bir SYSREF yükselen kenarının algılandığını gösterir. Yazılım, yeni SYSREF kenar algılamasını etkinleştirmek için bu biti temizlemek üzere 1 yazabilir. [31:1]: Ayrılmış.
0x40	sysref_ctl	sysref_contr ol	RW	Çift yönlü veri yolu Tek seferlik: 0x00080	SYSREF kontrolü. Başvurun Tablo 10 Bu kaydın kullanımı hakkında daha fazla bilgi için sayfa 17'ye bakın.
				Periyodik:	Not: Sıfırlama değeri şunlara bağlıdır:
				0x00081	SYSREF tipi ve F-Tile
				Aralıklı - periyodik:	JESD204C IP veri yolu parametre ayarları.
				0x00082
				TX veya RX verileri
				yol
				Tek atış:
				0x00000
				Periyodik:
				0x00001
				boşluklu-
				periyodik:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF durumu. Bu kayıt, dahili SYSREF oluşturucunun en son SYSREF periyodunu ve görev döngüsü ayarlarını içerir. Başvurun Tablo 9 SYSREF dönemi ve görev döngüsünün yasal değeri için sayfa 16'da.
devam etti…

Bayt Telafi etmek	Kayıt olmak	İsim	Erişim	Sıfırla	Tanım
					[8:0]: SYSREF dönemi. Değer 0xFF olduğunda, SYSREF dönemi = 255 Değer 0x00 ise SYSREF periyodu = 256. [17:9]: SYSREF görev döngüsü. [31:18]: Ayrılmış.
0x80	tst_ctl	tst_control	RW	0x0	Test kontrolü. Model oluşturucu ve denetleyici için farklı test modellerini etkinleştirmek için bu kaydı kullanın. [1:0] = Ayrılmış alan [2] = ramp_test_ctl 1'b0 = PRBS model oluşturucuyu ve denetleyiciyi etkinleştirir 1'b1 = r'yi etkinleştiriramp desen oluşturucu ve denetleyici [31:3]: Ayrılmış.
0x8c	tst_err0	tst_error	RW1C	0x0	Bağlantı 0 için hata bayrağı. Bit 1'b1 olduğunda, bir hatanın meydana geldiğini gösterir. Hata bayrağını temizlemek için ilgili bite 1'b1 yazmadan önce hatayı çözmelisiniz. [0] = Desen denetleyicisi hatası [1] = tx_link_error [2] = rx_link_error [3] = Komut desen denetleyicisi hatası [31:4]: Ayrılmış.

F-Tile JESD204C Intel FPGA IP Design Ex için Belge Revizyon GeçmişiampKullanıcı Kılavuzu

Belge Sürümü	Intel Quartus Prime Sürümü	IP Sürümü	Değişiklikler
2021.10.11	21.3	1.0.0	İlk sürüm.

Belgeler / Kaynaklar

intel F-Tile JESD204C Intel FPGA IP Tasarım Example [pdf] Kullanıcı Kılavuzu F-Tile JESD204C Intel FPGA IP Tasarım Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Tasarım Example, Tasarım Example

Referanslar

• Kullanıcı Kılavuzu