Одбор за развој на ALINX AC7Z020 ZYNQ7000 FPGA

Информации за производот

Одборот за развој на ZYNQ7000 FPGA е развојна плочка која го содржи чипот XC7Z100-1CLG400I, кој е дел од серијата ZYNQ7000. Има процесор за апликации со двојадрен CortexA9 базиран на ARM со брзина на часовникот до 800 MHz, 256 KB RAM на чип и интерфејс за надворешно складирање што поддржува 16/32 битен DDR2, DDR3 интерфејс. Плочката има и две Gigabit NIC поддршка, два USB2.0 OTG интерфејси, два CAN2.0B магистрални интерфејси, две SD-картички, SDIO, MMC компатибилни контролери, 2 SPI, 2 UART, 2 I2C интерфејси и 4 пара 32-битни GPIO. Плочката има основна плоча (AC7Z010) која користи два чипови MT41K128M16TW-107 DDR3 на Micron со комбиниран капацитет од 256 MB и ширина на магистралата за податоци од 32 бити. Плочката има и кориснички LED диоди, кориснички клучеви, заглавие за проширување, JTAG порта за дебагирање и напојување.

Упатство за употреба на производот

За да ја користите таблата за развој на ZYNQ7000 FPGA, следете ги овие чекори:

1. Поврзете го напојувањето со плочата.
2. Поврзете ја плочката со компјутерот користејќи USB-кабел.
3. Инсталирајте ги сите потребни драјвери за плочката на вашиот компјутер.
4. Отворете ја вашата околина за развој на софтвер и креирајте нов проект.
5. Конфигурирајте ги поставките за вашиот проект за да ја користите таблата за развој на ZYNQ7000 FPGA.
6. Напишете го вашиот код и компајлирај го.
7. Поставете го компајлираниот код на таблата користејќи го JTAG порта за отстранување грешки.
8. Тестирајте го вашиот код на таблата.

Забелешка: Погледнете во упатството за употреба за подетални информации за карактеристиките и употребата на плочката.

Запис за верзија

Верзија	Датум	Ослободување од	Опис
Рев 1.0	2019-12-15	Рејчел Џоу	Прво издание

AC7Z010 основна плоча

AC7Z010 основна плоча Вовед

• AC7Z010 (модел на основна плоча, истиот подолу) основна плоча FPGA, ZYNQ чипот се базира на XC7Z010-1CLG400I од серијата ZYNQ7000 на компанијата XILINX. Системот PS на ZYNQ чипот интегрира два ARM CortexTM-A9 процесори, AMBA® интерконекции, внатрешна меморија, надворешни мемориски интерфејси и периферни уреди. FPGA на чипот ZYNQ содржи многу програмирачки логички ќелии, DSP и внатрешна RAM меморија.
• Оваа основна плоча користи два чипови MT41K128M16TW-107 DDR3 на Micron, од кои секој има капацитет од 256 MB; двата DDR чипови се комбинираат за да формираат 32-битна ширина на податочната магистрала, а часовна фреквенција на податоци за читање и запишување помеѓу ZYNQ и DDR3 до 533Mhz; оваа конфигурација може да ги задоволи потребите на системот за обработка на податоци со висок пропусен опсег
• За да се поврзете со носачот, двата конектори од табла до плоча на оваа основна плоча се проширени со USB порти на страната PS, Gigabit Ethernet интерфејси, слот за SD картичка и други преостанати MIO порти (48). Како и речиси сите IO порти (100) на BANK13 (само за AC7Z010), BAN34 и BANK35 на страната PL, нивоата на IO на BANK34 и BANK35 може да се обезбедат преку таблата на носачот за да се задоволат барањата на корисниците за интерфејси на различни нивоа. За корисниците на кои им треба многу IO, оваа основна плоча ќе биде добар избор. И делот за поврзување IO, чипот ZYNQ до интерфејсот помеѓу еднаква должина и диференцијалната обработка, и големината на основната плоча е само 35 * 42 (мм), што е многу погодно за секундарен развој.

Чип ZYNQ

Основната плоча FPGA AC7Z010 користи чип од серијата Zynq7000 на Xilinx, модул XC7Z010-1CLG400I. PS системот на чипот интегрира два ARM Cortex™-A9 процесори, AMBA® интерконекции, внатрешна меморија, надворешни мемориски интерфејси и периферни уреди. Овие периферни уреди главно вклучуваат USB-bus интерфејс, Ethernet интерфејс, SD/SDIO интерфејс, I2C автобус интерфејс, CAN bus интерфејс, UART интерфејс, GPIO итн. PS може да работи независно и да се стартува при вклучување или ресетирање. Слика 2-2-1 го детализира целокупниот блок дијаграм на чипот ZYNQ7000.

Главните параметри на делот на системот PS се како што следува:

• ARM двојадрен процесор за апликации базиран на CortexA9, архитектура ARM-v7, до 800 MHz
• 32KB инструкции и кеш на податоци на ниво 1 по процесор, 512KB ниво 2 кеш 2 споделувања на процесорот
• ROM за подигање на чип и 256 KB RAM на чип
• Интерфејс за надворешно складирање, поддршка за 16/32 битен DDR2, DDR3 интерфејс
• Два гигабитна NIC поддршка: дивергентен агрегат DMA, GMII, RGMII, SGMII интерфејс
• Два USB2.0 OTG интерфејси, секој од нив поддржува до 12 јазли
• Два магистрални интерфејси CAN2.0B
• Два SD-картички, SDIO, MMC компатибилни контролери
• 2 SPI, 2 UART, 2 I2C интерфејси
• 4 пара 32 битни GPIO, 54 (32 + 22) како PS систем IO, 64 поврзани со PL
• Врска со висок пропусен опсег во рамките на PS и PS до PL

Главните параметри на логичкиот дел PL се како што следува:

• Логички ќелии: 28K
• Табели за пребарување (LUTs): 17600
• Флип-апостолки: 35,200
• 18x25MACC: 80
• Блокирај RAM: 240 KB
• Два AD конвертори за на-чип voltage, сензор за температура и до 17 надворешни диференцијални влезни канали, 1MBPS
• Оценката за брзина на чипот XC7Z100-1CLG400I е -1, индустриска оценка, пакетот е BGA400, чекорот на пинот е 0.8 mm.

DDR3 DRAM

• Основната плоча FPGA AC7Z010 е опремена со два Micron DDR3 SDRAM чипови (вкупно 1 GB), модел MT41K128M16TW-107 (Компатибилен со Hynix
• H5TQ2G63AFR-PBI). Вкупната ширина на магистралата на DDR3 SDRAM е 32 бита. DDR3 SDRAM работи со максимална брзина од 533 MHz (стапка на податоци 1066Mbps). Меморискиот систем DDR3 е директно поврзан со меморискиот интерфејс на BANK 502 на системот за обработка на ZYNQ (PS). Специфичната конфигурација на DDR3 SDRAM е прикажана во Табела 2-3-1 подолу:

Бит број	Модел на чип	Капацитет	Фабрика
U8, U9	MT41K128M16TW-107	256M x 16bit	Микрон

Табела 2-3-1: Конфигурација на DDR3 SDRAM

Хардверскиот дизајн на DDR3 бара строго разгледување на интегритетот на сигналот. Целосно го разгледавме соодветниот отпорник/отпорност на терминалот, контролата на импедансата на трагата и контролата на должината на трагата во дизајнот на колото и дизајнот на ПХБ за да обезбедиме голема брзина и стабилна работа на DDR3.

Доделување на пиновите за DDR3 DRAM:

Име на сигналот	Име на пин ZYNQ	Број на пински ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI Flash

Основната плоча FPGA AC7Z010 е опремена со еден 256MBit Quad-SPI FLASH чип, моделот на блицот е W25Q256FVEI, кој користи 3.3V CMOS voltagе стандард. Поради неиспарливиот карактер на QSPI FLASH, може да се користи како уред за подигање за системот за складирање на сликата за подигање на системот. Овие слики главно вклучуваат FPGA бит files, код на апликацијата ARM и други кориснички податоци fileс. Специфичните модели и сродните параметри на QSPI FLASH се прикажани во Табела 2-4-1.

Позиција	Модел	Капацитет	Фабрика
U15	W25Q256FVEI	32 М бајти	Винбонд

Табела 2-4-1: QSPI FLASH Спецификација
QSPI FLASH е поврзан со приклучокот GPIO на BANK500 во делот PS на чипот ZYNQ. Во дизајнот на системот, функциите на портата GPIO на овие PS порти треба да се конфигурираат како интерфејс QSPI FLASH. Слика 2-4-1 го прикажува QSPI Flash во шемата.

Конфигурирајте ги задачите на пиновите на чиповите:

Име на сигналот	Име на пин ZYNQ	Број на пински ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Конфигурација на часовникот

AC7Z010 Основната плоча обезбедува активен часовник за системот PS, така што системот PS може да работи независно.
Извор на часовник на системот PS
Чипот ZYNQ обезбедува влез на часовник од 33.333333 MHz за PS делот преку кристалот X1 на основната плоча. Влезот на часовникот е поврзан со пинот PS_CLK_500 на чипот ZYNQ BANK500. Неговиот шематски дијаграм е прикажан на Слика 2-5-1:

Доделување на иглички на часовникот:

Име на сигналот	ZYNQ Пин
PS_CLK_500	E7

Напојување
Напојувањето волtage од основната плоча AC7Z010 е DC5V, која се снабдува со поврзување на носачката плоча. Дополнително, моќта на BANK34 и BANK35 е обезбедена и преку таблата на превозникот. Шематскиот дијаграм на дизајнот на напојувањето на основната плоча е прикажан на Слика 2-6-1:

Плочката за развој на FPGA се напојува со + 5V и се претвора во + 1.0V, + 1.8V, + 1.5V, + 3.3V четири напојувања преку четири DC / DC чипови. Излезната струја од + 1.0V може да достигне 6A, + 1.8V и + 1.5V излезната струја е 3А, + 3.3V излезната струја е 500mA. J29, исто така, има по 4 пинови за напојување на FPGA BANK34 и BANK35. Стандардно е 3.3V. Корисниците можат да ја променат моќноста на BANK34 и BANK35 со менување на VCCIO34 и VCCIO35 на задната рамнина. 1.5V ги генерира VTT и VREF voltagе потребно од DDR3 преку TPS51206 на TI. Функциите на секоја дистрибуција на енергија се прикажани во следната табела:

Напојување	Функција
+1.0 V	ZYNQ PS и PL дел Core Voltage
+1.8 V	ZYNQ PS и PL делумно помошни волtage БАНКА501 ИО кнtage
+3.3 V	ZYNQ Bank0,Bank500,QSIP FLASH Часовник Кристал

+1.5 V	DDR3, ZYNQ банка501
VREF, VTT (+0.75V)	DDR3
VCCIO34/35	Банка34, Банка35

Бидејќи напојувањето на ZYNQ FPGA ги има барањата за секвенца за вклучување, во дизајнот на колото, дизајниравме според барањата за напојување на чипот. Редоследот на вклучување е +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) дизајн на колото за да се обезбеди нормално функционирање на чипот. Бидејќи стандардите за нивоа на BANK34 и BANK35 се одредуваат од напојувањето обезбедено од таблата на носачот, највисоката е 3.3V. Кога ја дизајнирате носачката плоча за да обезбеди моќност на VCCIO34 и VCCIO35 за основната плоча, низата на вклучување е побавна од + 5V.

AC7Z010 Димензии на јадрото на плочата

Доделување пинови за конектори од одбор до табла
Основната плоча има вкупно две порти за проширување со голема брзина. Користи два 120-пински меѓуплочки конектори (J29/J30) за поврзување со носечката плоча. ПИН-проредот на конекторот од плочата до плочата е 0.5 mm, меѓу нив, J29 е поврзан со напојување од 5V, влез за напојување VCCIO, некои IO сигнали и JTAG сигнали, а J30 е поврзан со преостанатите IO сигнали и MIO. Нивото на IO на BANK34 и BANK35 може да се промени со прилагодување на влезот VCCIO на конекторот, највисокото ниво не надминува 3.3V. Носачката плоча AX7Z010 што ја дизајниравме е стандардно 3.3 V. Имајте на ум дека IO на BANK13 не е

Доделување на игла на плочката на конекторот J29

J29 пин	Сигнал  Име	ZYNQ Пин Број	J29 пин	Име на сигналот	ZYNQ Пин Број
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	ГНД	–	10	ГНД	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	ГНД	–	20	ГНД	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	Т20	28	IO34_L17N	Y19
29	ГНД	–	30	ГНД	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	Т16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	ГНД	–	40	ГНД	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	ГНД	–	50	ГНД	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	Т17	58	IO34_L13P	N18
59	ГНД	–	60	ГНД	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	Т15
67	IO34_L24N	P16	68	IO34_L5P	Т14
69	ГНД	–	70	ГНД	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	Т12
75	IO34_L1P	Т11	76	IO34_L6N	R14
77	IO34_L1N	Т10	78	IO34_L6P	P14
79	ГНД	–	80	ГНД	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	ГНД	–	90	ГНД	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	ГНД	–	100	ГНД	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	ГНД	–	110	ГНД	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

Доделување на игла на плочката на конекторот J30

J30 пин	Име на сигналот	ZYNQ Пин Број	J30 пин	Име на сигналот	ZYNQ Број на пинови
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	Е18
7	IO35_L18P	G19	8	IO35_L5N	Е19
9	ГНД	Т13	10	ГНД	Т13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	Е17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	ГНД	Т13	20	ГНД	Т13
21	IO35_L8P	М17	22	IO35_L9N	L20
23	IO35_L8N	М18	24	IO35_L9P	L19
25	IO35_L7P	М19	26	IO35_L6P	F16
27	IO35_L7N	М20	28	IO35_L6N	F17
29	ГНД	Т13	30	ГНД	Т13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	ГНД	Т13	40	ГНД	Т13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	ГНД	Т13	50	ГНД	Т13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	М14
57	IO35_L22P	L14	58	IO35_L23N	М15
59	ГНД	Т13	60	ГНД	Т13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	ГНД	Т13	70	ГНД	Т13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	ГНД	Т13	80	ГНД	Т13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	Е14	88	PS_MIO0	E6
89	ГНД	Т13	90	ГНД	Т13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	Е13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	ГНД	Т13	100	ГНД	Т13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	ГНД	Т13	110	ГНД	Т13
111	PS_MIO31	Е16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	Е12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

Документи / ресурси

Одбор за развој на ALINX AC7Z020 ZYNQ7000 FPGA [pdf] Упатство за користење AC7Z020, AC7Z020 ZYNQ7000 FPGA Одбор за развој, ZYNQ7000 FPGA одбор за развој, FPGA одбор за развој, одбор за развој, одбор

Референци

• Упатство за употреба