ALINX AC7Z020 ZYNQ7000 FPGA વિકાસ બોર્ડ

ઉત્પાદન માહિતી

ZYNQ7000 FPGA ડેવલપમેન્ટ બોર્ડ એ ડેવલપમેન્ટ બોર્ડ છે જે XC7Z100-1CLG400I ચિપ ધરાવે છે, જે ZYNQ7000 શ્રેણીનો એક ભાગ છે. તેમાં 9MHz સુધીની ઘડિયાળની ઝડપ સાથે ARM ડ્યુઅલ-કોર CortexA800-આધારિત એપ્લિકેશન પ્રોસેસર, 256KB ઓન-ચિપ રેમ અને બાહ્ય સ્ટોરેજ ઈન્ટરફેસ છે જે 16/32 બીટ DDR2, DDR3 ઈન્ટરફેસને સપોર્ટ કરે છે. બોર્ડમાં બે Gigabit NIC સપોર્ટ, બે USB2.0 OTG ઈન્ટરફેસ, બે CAN2.0B બસ ઈન્ટરફેસ, બે SD કાર્ડ, SDIO, MMC સુસંગત નિયંત્રકો, 2 SPIs, 2 UARTs, 2 I2C ઈન્ટરફેસ અને 4bit GPIO ની 32 જોડી પણ છે. બોર્ડમાં કોર બોર્ડ (AC7Z010) છે જે 41MBની સંયુક્ત ક્ષમતા અને 128-બીટની ડેટા બસ પહોળાઈ સાથે બે માઈક્રોનની MT16K107M3TW-256 DDR32 ચિપ્સનો ઉપયોગ કરે છે. બોર્ડમાં યુઝર એલઈડી, યુઝર કી, વિસ્તરણ હેડર, જેTAG ડીબગ પોર્ટ અને પાવર સપ્લાય.

ઉત્પાદન વપરાશ સૂચનાઓ

ZYNQ7000 FPGA વિકાસ બોર્ડનો ઉપયોગ કરવા માટે, આ પગલાં અનુસરો:

1. પાવર સપ્લાયને બોર્ડ સાથે જોડો.
2. USB કેબલનો ઉપયોગ કરીને બોર્ડને તમારા કમ્પ્યુટર સાથે કનેક્ટ કરો.
3. તમારા કમ્પ્યુટર પર બોર્ડ માટે કોઈપણ જરૂરી ડ્રાઇવરો ઇન્સ્ટોલ કરો.
4. તમારું સોફ્ટવેર ડેવલપમેન્ટ એન્વાયર્નમેન્ટ ખોલો અને નવો પ્રોજેક્ટ બનાવો.
5. ZYNQ7000 FPGA ડેવલપમેન્ટ બોર્ડનો ઉપયોગ કરવા માટે તમારા પ્રોજેક્ટ સેટિંગ્સને ગોઠવો.
6. તમારો કોડ લખો અને તેને કમ્પાઈલ કરો.
7. J નો ઉપયોગ કરીને સંકલિત કોડને બોર્ડ પર અપલોડ કરોTAG ડીબગ પોર્ટ.
8. બોર્ડ પર તમારા કોડનું પરીક્ષણ કરો.

નોંધ: બોર્ડની વિશેષતાઓ અને ઉપયોગ વિશે વધુ વિગતવાર માહિતી માટે વપરાશકર્તા માર્ગદર્શિકાનો સંદર્ભ લો.

સંસ્કરણ રેકોર્ડ

સંસ્કરણ	તારીખ	દ્વારા રિલીઝ	વર્ણન
રેવ 1.0	2019-12-15	રશેલ ઝોઉ	પ્રથમ પ્રકાશન

AC7Z010 કોર બોર્ડ

AC7Z010 કોર બોર્ડ પરિચય

• AC7Z010 (કોર બોર્ડ મોડલ, નીચે સમાન) FPGA કોર બોર્ડ, ZYNQ ચિપ XILINX કંપની ZYNQ7 શ્રેણીના XC010Z1-400CLG7000I પર આધારિત છે. ZYNQ ચિપની PS સિસ્ટમ બે ARM CortexTM-A9 પ્રોસેસર્સ, AMBA® ઇન્ટરકનેક્ટ્સ, આંતરિક મેમરી, બાહ્ય મેમરી ઇન્ટરફેસ અને પેરિફેરલ્સને એકીકૃત કરે છે. ZYNQ ચિપના FPGA માં પ્રોગ્રામેબલ લોજિક કોષો, DSP અને આંતરિક RAM નો ભંડાર છે.
• આ કોર બોર્ડ બે માઇક્રોનની MT41K128M16TW-107 DDR3 ચિપ્સનો ઉપયોગ કરે છે, જેમાંથી દરેકની ક્ષમતા 256MB છે; બે ડીડીઆર ચિપ્સ એક 32-બીટ ડેટા બસ પહોળાઈ અને ZYNQ અને DDR3 વચ્ચે 533Mhz સુધીના ડેટા વાંચવા અને લખવાની ઘડિયાળની આવર્તન બનાવે છે; આ રૂપરેખાંકન સિસ્ટમની ઉચ્ચ-બેન્ડવિડ્થ ડેટા પ્રોસેસિંગની જરૂરિયાતોને પૂરી કરી શકે છે
• વાહક બોર્ડ સાથે જોડાવા માટે, આ કોર બોર્ડના બે બોર્ડ-ટુ-બોર્ડ કનેક્ટર્સને PS બાજુ પર યુએસબી પોર્ટ, ગીગાબીટ ઈથરનેટ ઈન્ટરફેસ, SD કાર્ડ સ્લોટ અને અન્ય બાકીના MIO પોર્ટ્સ (48) સાથે વિસ્તૃત કરવામાં આવ્યા છે. તેમજ BANK100 (માત્ર AC13Z7 માટે), BAN010 અને BANK34 ના લગભગ તમામ IO પોર્ટ (35) PL બાજુએ, BANK34 અને BANK35 ના IO સ્તરો વિવિધ સ્તરના ઇન્ટરફેસ માટે વપરાશકર્તાઓની જરૂરિયાતોને પહોંચી વળવા કેરિયર બોર્ડ દ્વારા પ્રદાન કરી શકાય છે. એવા વપરાશકર્તાઓ માટે કે જેમને ઘણા બધા IO ની જરૂર છે, આ કોર બોર્ડ સારી પસંદગી હશે. અને IO કનેક્શન ભાગ, સમાન લંબાઈ અને વિભેદક પ્રક્રિયા વચ્ચેના ઇન્ટરફેસમાં ZYNQ ચિપ, અને કોર બોર્ડનું કદ માત્ર 35 * 42 (mm) છે, જે ગૌણ વિકાસ માટે ખૂબ જ યોગ્ય છે.

ZYNQ ચિપ

FPGA કોર બોર્ડ AC7Z010 Xilinx ની Zynq7000 સિરીઝ ચિપ, મોડ્યુલ XC7Z010-1CLG400I નો ઉપયોગ કરે છે. ચિપની PS સિસ્ટમ બે ARM Cortex™-A9 પ્રોસેસર્સ, AMBA® ઇન્ટરકનેક્ટ્સ, ઇન્ટરનલ મેમરી, એક્સટર્નલ મેમરી ઇન્ટરફેસ અને પેરિફેરલ્સને એકીકૃત કરે છે. આ પેરિફેરલ્સમાં મુખ્યત્વે USB બસ ઈન્ટરફેસ, ઈથરનેટ ઈન્ટરફેસ, SD/SDIO ઈન્ટરફેસ, I2C બસ ઈન્ટરફેસ, CAN બસ ઈન્ટરફેસ, UART ઈન્ટરફેસ, GPIO વગેરેનો સમાવેશ થાય છે. PS સ્વતંત્ર રીતે કામ કરી શકે છે અને પાવર ઓન અથવા રીસેટ પર શરૂ થઈ શકે છે. આકૃતિ 2-2-1 ZYNQ7000 ચિપના એકંદર બ્લોક ડાયાગ્રામની વિગત આપે છે.

પીએસ સિસ્ટમ ભાગના મુખ્ય પરિમાણો નીચે મુજબ છે:

• ARM ડ્યુઅલ-કોર CortexA9- આધારિત એપ્લિકેશન પ્રોસેસર, ARM-v7 આર્કિટેક્ચર, 800MHz સુધી
• 32KB સ્તર 1 સૂચના અને CPU દીઠ ડેટા કેશ, 512KB સ્તર 2 કેશ 2 CPU શેર
• ઓન-ચિપ બુટ રોમ અને 256KB ઓન-ચિપ રેમ
• બાહ્ય સ્ટોરેજ ઈન્ટરફેસ, 16/32 બીટ DDR2, DDR3 ઈન્ટરફેસને સપોર્ટ કરે છે
• બે ગીગાબીટ એનઆઈસી સપોર્ટ: ડાયવર્જન્ટ-એગ્રીગેટ ડીએમએ, જીએમઆઈઆઈ, આરજીએમઆઈઆઈ, એસજીએમઆઈઆઈ ઈન્ટરફેસ
• બે USB2.0 OTG ઇન્ટરફેસ, દરેક 12 નોડ્સ સુધી સપોર્ટ કરે છે
• બે CAN2.0B બસ ઇન્ટરફેસ
• બે SD કાર્ડ, SDIO, MMC સુસંગત નિયંત્રકો
• 2 SPIs, 2 UARTs, 2 I2C ઇન્ટરફેસ
• 4bit GPIO ની 32 જોડી, PS સિસ્ટમ IO તરીકે 54 (32 + 22), 64 PL સાથે જોડાયેલ
• PS અને PS થી PL ની અંદર ઉચ્ચ બેન્ડવિડ્થ કનેક્શન

PL લોજિક ભાગના મુખ્ય પરિમાણો નીચે મુજબ છે:

• લોજિક કોષો: 28K
• લુક-અપ-ટેબલ્સ (LUTs): 17600
• ફ્લિપ-ફ્લોપ્સ: 35,200
• 18x25MACC: 80
• બ્લોક રેમ: 240KB
• ઓન-ચિપ વોલ્યુમ માટે બે એડી કન્વર્ટરtage, તાપમાન સંવેદના અને 17 બાહ્ય વિભેદક ઇનપુટ ચેનલો, 1MBPS
• XC7Z100-1CLG400I ચિપ સ્પીડ ગ્રેડ -1 છે, ઔદ્યોગિક ગ્રેડ છે, પેકેજ BGA400 છે, પિન પિચ 0.8mm છે ZYNQ7000 શ્રેણીની ચોક્કસ ચિપ મોડલ વ્યાખ્યા આકૃતિ 2-2-2 માં બતાવવામાં આવી છે

DDR3 DRAM

• FPGA કોર બોર્ડ AC7Z010 બે માઇક્રોન DDR3 SDRAM ચિપ્સ (કુલ 1GB), મોડલ MT41K128M16TW-107 (Hynix સાથે સુસંગત)થી સજ્જ છે
• H5TQ2G63AFR-PBI). DDR3 SDRAM ની કુલ બસ પહોળાઈ 32bit છે. DDR3 SDRAM 533MHz (ડેટા રેટ 1066Mbps) ની મહત્તમ ઝડપે કાર્ય કરે છે. DDR3 મેમરી સિસ્ટમ ZYNQ પ્રોસેસિંગ સિસ્ટમ (PS) ના બેંક 502 ના મેમરી ઇન્ટરફેસ સાથે સીધી જોડાયેલ છે. DDR3 SDRAM નું વિશિષ્ટ રૂપરેખાંકન નીચે કોષ્ટક 2-3-1 માં બતાવવામાં આવ્યું છે:

બીટ નંબર	ચિપ મોડલ	ક્ષમતા	ફેક્ટરી
U8, U9	MT41K128M16TW-107	256M x 16bit	માઇક્રોન

કોષ્ટક 2-3-1: DDR3 SDRAM રૂપરેખાંકન

DDR3 ની હાર્ડવેર ડિઝાઇનને સિગ્નલની અખંડિતતાની કડક વિચારણાની જરૂર છે. DDR3 ની હાઇ-સ્પીડ અને સ્થિર કામગીરીને સુનિશ્ચિત કરવા માટે અમે સર્કિટ ડિઝાઇન અને PCB ડિઝાઇનમાં મેચિંગ રેઝિસ્ટર/ટર્મિનલ રેઝિસ્ટન્સ, ટ્રેસ ઇમ્પિડન્સ કંટ્રોલ અને ટ્રેસ લેન્થ કંટ્રોલનો સંપૂર્ણ વિચાર કર્યો છે.

DDR3 DRAM પિન સોંપણી:

સિગ્નલ નામ	ZYNQ પિન નામ	ZYNQ પિન નંબર
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI ફ્લેશ

FPGA કોર બોર્ડ AC7Z010 એક 256MBit Quad-SPI ફ્લેશ ચિપથી સજ્જ છે, ફ્લેશ મોડલ W25Q256FVEI છે, જે 3.3V CMOS વોલ્યુમનો ઉપયોગ કરે છે.tage ધોરણ. QSPI FLASH ના બિન-અસ્થિર સ્વભાવને કારણે, સિસ્ટમની બુટ ઈમેજને સંગ્રહિત કરવા માટે સિસ્ટમ માટે તેનો બૂટ ઉપકરણ તરીકે ઉપયોગ કરી શકાય છે. આ છબીઓમાં મુખ્યત્વે FPGA બીટનો સમાવેશ થાય છે files, ARM એપ્લિકેશન કોડ અને અન્ય વપરાશકર્તા ડેટા files QSPI FLASH ના વિશિષ્ટ મોડેલો અને સંબંધિત પરિમાણો કોષ્ટક 2-4-1 માં દર્શાવવામાં આવ્યા છે.

પદ	મોડલ	ક્ષમતા	ફેક્ટરી
U15	W25Q256FVEI	32M બાઈટ	વિનબોન્ડ

કોષ્ટક 2-4-1: QSPI ફ્લેશ સ્પષ્ટીકરણ
QSPI FLASH ZYNQ ચિપના PS વિભાગમાં BANK500 ના GPIO પોર્ટ સાથે જોડાયેલ છે. સિસ્ટમ ડિઝાઇનમાં, આ PS પોર્ટના GPIO પોર્ટ ફંક્શન્સને QSPI FLASH ઇન્ટરફેસ તરીકે ગોઠવવાની જરૂર છે. આકૃતિ 2-4-1 યોજનાકીયમાં QSPI ફ્લેશ બતાવે છે.

ચિપ પિન સોંપણીઓ ગોઠવો:

સિગ્નલ નામ	ZYNQ પિન નામ	ZYNQ પિન નંબર
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

ઘડિયાળ રૂપરેખાંકન

AC7Z010 કોર બોર્ડ PS સિસ્ટમ માટે સક્રિય ઘડિયાળ પ્રદાન કરે છે, જેથી PS સિસ્ટમ સ્વતંત્ર રીતે કામ કરી શકે.
પીએસ સિસ્ટમ ઘડિયાળ સ્ત્રોત
ZYNQ ચિપ કોર બોર્ડ પર X33.333333 ક્રિસ્ટલ દ્વારા PS ભાગ માટે 1MHz ઘડિયાળ ઇનપુટ પ્રદાન કરે છે. ઘડિયાળ ઇનપુટ ZYNQ ચિપ BANK500 ના PS_CLK_500 પિન સાથે જોડાયેલ છે. તેની યોજનાકીય રેખાકૃતિ આકૃતિ 2-5-1 માં બતાવવામાં આવી છે:

ઘડિયાળ પિન સોંપણી:

સિગ્નલ નામ	ZYNQ પિન
PS_CLK_500	E7

પાવર સપ્લાય
પાવર સપ્લાય વોલtagAC7Z010 કોર બોર્ડનો e DC5V છે, જે કેરિયર બોર્ડને કનેક્ટ કરીને પૂરો પાડવામાં આવે છે. વધુમાં, BANK34 અને BANK35 નો પાવર પણ કેરિયર બોર્ડ દ્વારા આપવામાં આવે છે. કોર બોર્ડ પર પાવર સપ્લાય ડિઝાઇનનો યોજનાકીય રેખાકૃતિ આકૃતિ 2-6-1 માં બતાવવામાં આવી છે:

FPGA ડેવલપમેન્ટ બોર્ડ + 5V દ્વારા સંચાલિત છે, અને ચાર DC/DC પાવર ચિપ્સ દ્વારા + 1.0V, + 1.8V, + 1.5V, + 3.3V ચાર પાવર સપ્લાયમાં રૂપાંતરિત થાય છે. + 1.0V નો આઉટપુટ વર્તમાન 6A, + 1.8V અને + 1.5V પાવર આઉટપુટ વર્તમાન 3A સુધી પહોંચી શકે છે, + 3.3V આઉટપુટ વર્તમાન 500mA છે. J29 પાસે FPGA BANK4 અને BANK34 ને પાવર સપ્લાય કરવા માટે દરેક 35 પિન પણ છે. ડિફૉલ્ટ 3.3V છે. વપરાશકર્તાઓ બેકપ્લેન પર VCCIO34 અને VCCIO35 બદલીને BANK34 અને BANK35ની શક્તિ બદલી શકે છે. 1.5V VTT અને VREF વોલ્યુમ જનરેટ કરે છેtagTI ના TPS3 દ્વારા DDR51206 દ્વારા જરૂરી છે. દરેક પાવર ડિસ્ટ્રિબ્યુશનના કાર્યો નીચેના કોષ્ટકમાં બતાવવામાં આવ્યા છે:

પાવર સપ્લાય	કાર્ય
+1.0 વી	ZYNQ PS અને PL વિભાગ કોર વોલ્યુમtage
+1.8 વી	ZYNQ PS અને PL આંશિક સહાયક વોલ્યુમtage BANK501 IO વોલ્યુમtage
+3.3 વી	ZYNQ Bank0, Bank500, QSIP ફ્લેશ ઘડિયાળ ક્રિસ્ટલ

+1.5 વી	DDR3, ZYNQ Bank501
VREF,VTT(+0.75V)	DDR3
VCCIO34/35	બેંક 34, બેંક 35

કારણ કે ZYNQ FPGA ના પાવર સપ્લાયમાં પાવર-ઓન સિક્વન્સ આવશ્યકતાઓ છે, સર્કિટ ડિઝાઇનમાં, અમે ચિપની પાવર જરૂરિયાતો અનુસાર ડિઝાઇન કરી છે. પાવર-ઓન ક્રમ +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) સર્કિટ ડિઝાઇન છે જેથી ચિપની સામાન્ય કામગીરી સુનિશ્ચિત થાય. કારણ કે BANK34 અને BANK35 ના સ્તરના ધોરણો કેરિયર બોર્ડ દ્વારા પ્રદાન કરવામાં આવતા પાવર સપ્લાય દ્વારા નક્કી કરવામાં આવે છે, સૌથી વધુ 3.3V છે. જ્યારે તમે કોર બોર્ડ માટે VCCIO34 અને VCCIO35 પાવર પ્રદાન કરવા માટે કેરિયર બોર્ડને ડિઝાઇન કરો છો, ત્યારે પાવર-ઓન સિક્વન્સ + 5V કરતાં ધીમી હોય છે.

AC7Z010 કોર બોર્ડનું કદ પરિમાણ

બોર્ડ ટુ બોર્ડ કનેક્ટર્સ પિન અસાઇનમેન્ટ
કોર બોર્ડમાં કુલ બે હાઇ-સ્પીડ વિસ્તરણ પોર્ટ છે. તે કેરિયર બોર્ડ સાથે જોડાવા માટે બે 120-પિન ઇન્ટર-બોર્ડ કનેક્ટર્સ (J29/J30) નો ઉપયોગ કરે છે. બોર્ડથી બોર્ડ કનેક્ટરનું PIN અંતર 0.5mm છે, તેમાંથી J29 5V પાવર, VCCIO પાવર ઇનપુટ, કેટલાક IO સિગ્નલ અને J સાથે જોડાયેલ છે.TAG સિગ્નલો, અને J30 બાકીના IO સિગ્નલો અને MIO સાથે જોડાયેલ છે. BANK34 અને BANK35 ના IO સ્તરને કનેક્ટર પર VCCIO ઇનપુટને સમાયોજિત કરીને બદલી શકાય છે, ઉચ્ચતમ સ્તર 3.3V કરતાં વધુ નથી. અમે ડિઝાઇન કરેલ AX7Z010 કેરિયર બોર્ડ ડિફોલ્ટ રૂપે 3.3V છે. નોંધ કરો કે BANK13 નો IO નથી

બોર્ડ કનેક્ટર J29 થી બોર્ડની સોંપણી પિન કરો

J29 પિન	સિગ્નલ  નામ	ZYNQ પિન નંબર	J29 પિન	સિગ્નલ નામ	ZYNQ પિન નંબર
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	જીએનડી	–	10	જીએનડી	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	જીએનડી	–	20	જીએનડી	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	જીએનડી	–	30	જીએનડી	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	જીએનડી	–	40	જીએનડી	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	જીએનડી	–	50	જીએનડી	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	જીએનડી	–	60	જીએનડી	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	જીએનડી	–	70	જીએનડી	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	જીએનડી	–	80	જીએનડી	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	જીએનડી	–	90	જીએનડી	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	જીએનડી	–	100	જીએનડી	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	જીએનડી	–	110	જીએનડી	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	એલ10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

બોર્ડ કનેક્ટર J30 થી બોર્ડની સોંપણી પિન કરો

J30 પિન	સિગ્નલ નામ	ZYNQ પિન નંબર	J30 પિન	સિગ્નલ નામ	ZYNQ પિન નંબર
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	જી20	6	IO35_L5P	E18
7	IO35_L18P	જી19	8	IO35_L5N	E19
9	જીએનડી	T13	10	જીએનડી	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	જીએનડી	T13	20	જીએનડી	T13
21	IO35_L8P	M17	22	IO35_L9N	એલ20
23	IO35_L8N	M18	24	IO35_L9P	એલ19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	જીએનડી	T13	30	જીએનડી	T13
31	IO35_L17N	H20	32	IO35_L16N	જી18
33	IO35_L17P	J20	34	IO35_L16P	જી17
35	IO35_L19N	જી15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	જીએનડી	T13	40	જીએનડી	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	જીએનડી	T13	50	જીએનડી	T13
51	IO35_L21N	N16	52	IO35_L11P	એલ16
53	IO35_L21P	N15	54	IO35_L11N	એલ17
55	IO35_L22N	એલ15	56	IO35_L23P	M14
57	IO35_L22P	એલ14	58	IO35_L23N	M15
59	જીએનડી	T13	60	જીએનડી	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	જીએનડી	T13	70	જીએનડી	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	જીએનડી	T13	80	જીએનડી	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	જીએનડી	T13	90	જીએનડી	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	જીએનડી	T13	100	જીએનડી	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	જીએનડી	T13	110	જીએનડી	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

દસ્તાવેજો / સંસાધનો

ALINX AC7Z020 ZYNQ7000 FPGA વિકાસ બોર્ડ [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા AC7Z020, AC7Z020 ZYNQ7000 FPGA વિકાસ બોર્ડ, ZYNQ7000 FPGA વિકાસ બોર્ડ, FPGA વિકાસ બોર્ડ, વિકાસ બોર્ડ, બોર્ડ

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા