ALINX AC7Z020 ZYNQ7000 FPGA開發板用戶手冊

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1 ALINX AC7Z020 ZYNQ7000 FPGA 開發板

2 產品資訊

ALINX AC7Z020 ZYNQ7000 FPGA 開發板

產品資訊

ZYNQ7000 FPGA 開發板是一款採用 XC7Z100-1CLG400I 晶片的開發板，該晶片屬於 ZYNQ7000 系列。它擁有基於ARM雙核心CortexA9的應用處理器，主頻高達800MHz，片上RAM為256KB，外部儲存介面支援16/32位元DDR2、DDR3介面。該板還具有兩個千兆網路卡支援、兩個USB2.0 OTG介面、兩個CAN2.0B匯流排介面、兩個SD卡、SDIO、MMC相容控制器、2個SPI、2個UART、2個I2C介面和4對32位元GPIO。該板的核心板（AC7Z010）採用兩塊Micron的MT41K128M16TW-107 DDR3晶片，總容量為256MB，資料匯流排寬度為32位元。該板還具有用戶 LED、用戶按鍵、擴展接頭、JTAG 調試連接埠和電源。

產品使用說明

若要使用 ZYNQ7000 FPGA 開發板，請依照下列步驟操作：

將電源連接到板上。
使用 USB 電纜將電路板連接到您的計算機。

在電腦上安裝該板所需的任何驅動程式。
打開您的軟體開發環境並建立一個新專案。

配置專案設定以使用 ZYNQ7000 FPGA 開發板。
編寫程式碼並編譯它。
使用J將編譯好的程式碼上傳到開發板上TAG 調試端口。

在板上測試您的程式碼。

筆記： 有關該板的功能和使用的更多詳細信息，請參閱用戶手冊。

版本記錄

版本	日期	發布者	描述
啟1.0	2019-12-15	周瑞秋	首次發布

AC7Z010核心板

AC7Z010核心板簡介

AC7Z010（核心板型號，下同）FPGA核心板，ZYNQ芯片基於XILINX公司ZYNQ7系列的XC010Z1-400CLG7000I。 ZYNQ 芯片的 PS 系統集成了兩個 ARM CortexTM-A9 處理器、AMBA® 互連、內部存儲器、外部存儲器接口和外圍設備。 ZYNQ芯片的FPGA包含豐富的可編程邏輯單元、DSP和內部RAM。

此核心板採用兩顆Micron的MT41K128M16TW-107 DDR3晶片，每顆容量為256MB；兩塊DDR晶片組合起來形成32位元資料匯流排寬度，ZYNQ與DDR3之間讀寫資料的時脈高達533Mhz；此配置可滿足系統高頻寬資料處理的需要
為了與載板連接，此核心板的兩個闆對板連接器擴展了PS側的USB連接埠、千兆乙太網路介面、SD卡插槽以及其他剩餘的MIO連接埠（48個）。以及PL側BANK100（僅適用於AC13Z7）、BAN010、BANK34的幾乎所有IO口（35個），透過載板可提供BANK34、BANK35的IO電平，滿足用戶對不同電平介面的需求。對於需要大量IO的用戶來說，這款核心板將是一個不錯的選擇。而IO連接部分，ZYNQ晶片對介面之間進行了等長差分處理，且核心板尺寸僅35*42（mm），非常適合二次開發。

ZYNQ芯片

FPGA核心板AC7Z010採用Xilinx的Zynq7000系列晶片，模組XC7Z010-1CLG400I。此晶片的 PS 系統整合了兩個 ARM Cortex™-A9 處理器、AMBA® 互連、內部記憶體、外部記憶體介面和周邊。這些週邊主要包括USB匯流排介面、乙太網路介面、SD/SDIO介面、I2C匯流排介面、CAN匯流排介面、UART介面、GPIO等。圖 2-2-1 詳細介紹了 ZYNQ7000 晶片的整體框圖。

PS系統部分主要參數如下：

基於ARM雙核心CortexA9的應用處理器，ARM-v7架構，高達800MHz
每個 CPU 32KB 一級指令和資料緩存，1KB 二級緩存 512 個 CPU 份額

片上引導 ROM 和 256KB 片上 RAM
外置存儲接口，支持16/32位DDR2、DDR3接口
兩個千兆網卡支援：發散聚合 DMA、GMII、RGMII、SGMII 介面
兩個USB2.0 OTG接口，每個最多支持12個節點

兩個CAN2.0B總線接口
兩個 SD 卡、SDIO、MMC 兼容控制器
2 個 SPI、2 個 UART、2 個 I2C 接口
4對32bit GPIO，其中54個（32+22）作為PS系統IO，64個連接PL
PS 內以及 PS 到 PL 的高頻寬連接

PL邏輯部分的主要參數如下：

邏輯單元：28K
查找表 (LUT)：17600
人字拖：35,200
18x25MACC：80
記憶體區塊：240KB
兩個 AD 轉換器用於片上音量tage、溫度感測和多達17個外部差分輸入通道，1MBPS
XC7Z100-1CLG400I晶片速度等級為-1，工業級，封裝為BGA400，接腳間距為0.8mm ZYNQ7000系列具體晶片型號定義如圖2-2-2所示

DDR3記憶體

FPGA核心板AC7Z010配備兩顆Micron DDR3 SDRAM晶片（共1GB），型號MT41K128M16TW-107（相容Hynix）
H5TQ2G63AFR-PBI）。 DDR3 SDRAM的總匯流排寬度為32bit。 DDR3 SDRAM 的最高運作速度為 533MHz（資料速率 1066Mbps）。 DDR3記憶體系統直接連接到ZYNQ處理系統(PS)的BANK 502的記憶體介面。 DDR3 SDRAM的具體配置如下表2-3-1所示：

位號	晶片型號	容量	工廠
U8、U9	MT41K128M16TW-107	256M x 16 位	微米

表 2-3-1：DDR3 SDRAM 配置

DDR3 的硬件設計需要嚴格考慮信號完整性。我們在電路設計和PCB設計中充分考慮了匹配電阻/終端電阻、走線阻抗控制、走線長度控制，確保DDR3高速穩定運行。

DDR3 DRAM 管腳分配：

訊號名稱	ZYNQ 引腳名稱	ZYNQ 引腳號
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_重置	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI 閃存

FPGA核心板AC7Z010配備一顆256MBit Quad-SPI FLASH晶片，Flash型號為W25Q256FVEI，採用3.3V CMOS電壓tage 標準。由於QSPI FLASH的非揮發性，它可以作為系統的啟動設備來儲存系統的啟動鏡像。這些影像主要包括FPGA位 files、ARM 應用程式程式碼和其他使用者數據 files。 QSPI FLASH的具體型號及相關參數如表2-4-1所示。

位置	模型	容量	工廠
U15	W25Q256FVEI	32M位元組	華邦

表 2-4-1：QSPI FLASH 規格
QSPI FLASH 連接到 ZYNQ 晶片 PS 部分 BANK500 的 GPIO 連接埠。在系統設計中，需要將這些PS埠的GPIO埠功能配置為QSPI FLASH介面。圖 2-4-1 顯示了 QSPI Flash 的原理圖。

配置晶片引腳分配：

訊號名稱	ZYNQ 引腳名稱	ZYNQ 引腳號
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

時鐘配置

AC7Z010核心板為PS系統提供主動時鐘，使PS系統能夠獨立運作。
PS系統時鐘來源
ZYNQ晶片透過核心板上的X33.333333晶振為PS部分提供1MHz時脈輸入。時脈輸入連接到ZYNQ晶片BANK500的PS_CLK_500腳位。其原理圖如圖2-5-1所示：

時鐘引腳分配：

訊號名稱	ZYNQ 引腳
PS_CLK_500	E7

電源
電源電壓tagAC7Z010核心板的電壓為DC5V，透過連接載板供電。另外，BANK34和BANK35的電源也是透過載板提供的。核心板上的電源設計原理圖如圖2-6-1所示：

FPGA開發板採用+5V供電，通過四個DC/DC電源芯片轉換成+1.0V、+1.8V、+1.5V、+3.3V四種電源。 +1.0V輸出電流可達6A，+1.8V和+1.5V電源輸出電流為3A，+3.3V輸出電流為500mA。 J29 也有 4 個引腳分別為 FPGA BANK34 和 BANK35 供電。默認值為 3.3V。用戶可以通過改變背板上的 VCCIO34 和 VCCIO35 來改變 BANK34 和 BANK35 的功率。 1.5V 產生 VTT 和 VREF voltag通過 TI 的 TPS3 實現 DDR51206 所需的 es。各配電的功能如下表所示：

電源	功能
+1.0V	ZYNQ PS 和 PL 部分核心卷tage
+1.8V	ZYNQ PS 和 PL 部分輔助音量tage BANK501 IO 卷tage
+3.3V	ZYNQ Bank0、Bank500、QSIP 快閃記憶體時鐘水晶

+1.5V	DDR3、ZYNQ Bank501
VREF、VTT(+0.75V)	DDR3
VCCIO34/35	銀行 34、銀行 35

由於ZYNQ FPGA的電源有上電時序要求，因此在電路設計中，我們根據晶片的電源要求進行了設計。上電順序為+1.0V->+1.8V->(+1.5V,+3.3V,VCCIO)電路設計保證晶片的正常運作。因為BANK34和BANK35的電平標準是由載板提供的電源決定的，最高為3.3V。當您設計載板為核心板提供VCCIO34和VCCIO35電源時，上電順序慢於+5V。

AC7Z010核心板尺寸尺寸

闆對板連接器引腳分配
核心板共有120個高速擴充埠。它使用兩個 29 針板間連接器 (J30/J0.5) 連接到載板。闆對板連接器的PIN間距為29mm，其中J5接XNUMXV電源、VCCIO電源輸入、部分IO訊號及JTAG 訊號，J30 連接其餘 IO 訊號和 MIO。 BANK34和BANK35的IO電平可以透過調節連接器上的VCCIO輸入來改變，最高電平不超過3.3V。我們設計的AX7Z010載板預設為3.3V。注意BANK13的IO不是

闆對板連接器 J29 的引腳分配

J29 引腳	訊號姓名	ZYNQ 引腳數位	J29 引腳	訊號名稱	ZYNQ 引腳數位
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	接地	–	10	接地	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	接地	–	20	接地	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	接地	–	30	接地	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	接地	–	40	接地	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	接地	–	50	接地	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	接地	–	60	接地	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	接地	–	70	接地	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	接地	–	80	接地	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	接地	–	90	接地	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	接地	–	100	接地	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	接地	–	110	接地	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_完成	R11

闆對板連接器 J30 的引腳分配

J30 引腳	訊號名稱	ZYNQ 引腳數位	J30 引腳	訊號名稱	ZYNQ 腳位號
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	接地	T13	10	接地	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	接地	T13	20	接地	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	接地	T13	30	接地	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	接地	T13	40	接地	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	接地	T13	50	接地	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	接地	T13	60	接地	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	接地	T13	70	接地	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	接地	T13	80	接地	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	接地	T13	90	接地	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	接地	T13	100	接地	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	接地	T13	110	接地	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7