Placa de desenvolvemento FPGA ALINX AC7Z020 ZYNQ7000

Información do produto

A placa de desenvolvemento ZYNQ7000 FPGA é unha placa de desenvolvemento que inclúe o chip XC7Z100-1CLG400I, que forma parte da serie ZYNQ7000. Ten un procesador de aplicacións baseado en CortexA9 de dobre núcleo ARM cunha velocidade de reloxo de ata 800 MHz, 256 KB de RAM no chip e interface de almacenamento externo que admite interfaces DDR16 e DDR32 de 2/3 bits. A placa tamén ten dous soportes Gigabit NIC, dúas interfaces USB2.0 OTG, dúas interfaces de bus CAN2.0B, dúas tarxetas SD, controladores compatibles con SDIO e MMC, 2 SPI, 2 UART, 2 interfaces I2C e 4 pares de GPIO de 32 bits. A placa ten unha placa central (AC7Z010) que usa dous chips DDR41 MT128K16M107TW-3 de Micron cunha capacidade combinada de 256 MB e un ancho de bus de datos de 32 bits. A placa tamén ten LEDs de usuario, teclas de usuario, cabeceira de expansión, JTAG porto de depuración e fonte de alimentación.

Instrucións de uso do produto

Para usar a placa de desenvolvemento FPGA ZYNQ7000, siga estes pasos:

1. Conecte a fonte de alimentación á placa.
2. Conecte a placa ao seu ordenador mediante un cable USB.
3. Instala os controladores necesarios para a placa no teu ordenador.
4. Abre o teu contorno de desenvolvemento de software e crea un novo proxecto.
5. Configura a configuración do teu proxecto para usar a placa de desenvolvemento FPGA ZYNQ7000.
6. Escribe o teu código e compílao.
7. Cargue o código compilado ao taboleiro usando o JTAG porto de depuración.
8. Proba o teu código no taboleiro.

Nota: Consulte o manual do usuario para obter información máis detallada sobre as funcións e o uso da placa.

Rexistro de versión

Versión	Data	Lanzamento por	Descrición
Rev. 1.0	2019-12-15	Raquel Zhou	Primeiro lanzamento

Placa central AC7Z010

Introdución á placa base AC7Z010

• AC7Z010 (modelo de placa base, o mesmo a continuación) placa base FPGA, o chip ZYNQ baséase en XC7Z010-1CLG400I da serie ZYNQ7000 da empresa XILINX. O sistema PS do chip ZYNQ integra dous procesadores ARM CortexTM-A9, interconexións AMBA®, memoria interna, interfaces de memoria externa e periféricos. A FPGA do chip ZYNQ contén unha gran cantidade de celas lóxicas programables, DSP e RAM interna.
• Esta placa principal usa dous chips DDR41 MT128K16M107TW-3 de Micron, cada un dos cales ten unha capacidade de 256 MB; os dous chips DDR combínanse para formar un ancho de bus de datos de 32 bits, e a frecuencia de reloxo de lectura e escritura de datos entre ZYNQ e DDR3 ata 533Mhz; esta configuración pode satisfacer as necesidades de procesamento de datos de gran ancho de banda do sistema
• Para conectarse coa placa portadora, os dous conectores placa a placa desta placa principal esténdense con portos USB no lado PS, interfaces Gigabit Ethernet, ranura para tarxetas SD e outros portos MIO restantes (48). Ademais de case todos os portos de E/S (100) de BANK13 (só para AC7Z010), BAN34 e BANK35 do lado PL, os niveis de E/S de BANK34 e BANK35 pódense proporcionar a través da placa portadora para satisfacer os requisitos dos usuarios para interfaces de diferentes niveis. Para os usuarios que necesitan moito IO, esta placa principal será unha boa opción. E a parte de conexión IO, o chip ZYNQ para a interface entre a lonxitude igual e o procesamento diferencial, e o tamaño da placa principal é de só 35 * 42 (mm), o que é moi axeitado para o desenvolvemento secundario.

Chip ZYNQ

A placa base FPGA AC7Z010 usa o chip da serie Zynq7000 de Xilinx, módulo XC7Z010-1CLG400I. O sistema PS do chip integra dous procesadores ARM Cortex™-A9, interconexións AMBA®, memoria interna, interfaces de memoria externa e periféricos. Estes periféricos inclúen principalmente interface de bus USB, interface Ethernet, interface SD/SDIO, interface de bus I2C, interface de bus CAN, interface UART, GPIO, etc. O PS pode funcionar de forma independente e iniciarse ao acender ou reiniciar. A Figura 2-2-1 detallou o diagrama de bloques xeral do chip ZYNQ7000.

Os principais parámetros da parte do sistema PS son os seguintes:

• Procesador de aplicacións baseado en CortexA9 de dobre núcleo ARM, arquitectura ARM-v7, ata 800 MHz
• 32 KB de instrucións de nivel 1 e caché de datos por CPU, 512 KB de caché de nivel 2 2 CPU compartidos
• ROM de arranque no chip e 256 KB de RAM no chip
• Interface de almacenamento externo, compatible con DDR16 de 32/2 bits, interface DDR3
• Soporte de dúas NIC Gigabit: interface DMA, GMII, RGMII e SGMII de agregado diverxente
• Dúas interfaces USB 2.0 OTG, cada unha soporta ata 12 nodos
• Dúas interfaces de bus CAN2.0B
• Dúas tarxetas SD, SDIO, controladores compatibles con MMC
• 2 SPI, 2 UART, 2 interfaces I2C
• 4 pares de GPIO de 32 bits, 54 (32 + 22) como IO do sistema PS, 64 conectados a PL
• Conexión de alto ancho de banda dentro de PS e PS a PL

Os principais parámetros da parte lóxica PL son os seguintes:

• Células lóxicas: 28K
• Táboas de consulta (LUT): 17600
• Chanclas: 35,200
• 18 x 25 MACC: 80
• Bloque RAM: 240 KB
• Dous conversores AD para voltage, detección de temperatura e ata 17 canles de entrada diferenciais externas, 1MBPS
• O grao de velocidade do chip XC7Z100-1CLG400I é -1, o grao industrial, o paquete é BGA400, o paso do pin é de 0.8 mm. A definición específica do modelo de chip da serie ZYNQ7000 móstrase na Figura 2-2-2

DRAM DDR3

• A placa base FPGA AC7Z010 está equipada con dous chips Micron DDR3 SDRAM (1 GB en total), modelo MT41K128M16TW-107 (compatible con Hynix).
• H5TQ2G63AFR-PBI). O ancho total do bus de DDR3 SDRAM é de 32 bits. A SDRAM DDR3 funciona a unha velocidade máxima de 533 MHz (taxa de datos 1066 Mbps). O sistema de memoria DDR3 está conectado directamente á interface de memoria do BANK 502 do sistema de procesamento ZYNQ (PS). A configuración específica da DDR3 SDRAM móstrase na Táboa 2-3-1 a continuación:

Número de bits	Modelo de chip	Capacidade	Fábrica
U8,U9	MT41K128M16TW-107	256 M x 16 bits	Micron

Táboa 2-3-1: Configuración de DDR3 SDRAM

O deseño de hardware de DDR3 require unha estrita consideración da integridade do sinal. Consideramos plenamente a resistencia coincidente/resistencia do terminal, o control de impedancia de traza e o control de lonxitude de trazo no deseño de circuítos e deseño de PCB para garantir un funcionamento estable e de alta velocidade da DDR3.

Asignación de pins DDR3 DRAM:

Nome do sinal	Nome do PIN ZYNQ	Número de PIN ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI Flash

A placa base FPGA AC7Z010 está equipada cun chip FLASH Quad-SPI de 256 MBit, o modelo de flash é W25Q256FVEI, que usa o vol CMOS de 3.3 V.tage estándar. Debido á natureza non volátil de QSPI FLASH, pódese usar como dispositivo de arranque para que o sistema almacene a imaxe de arranque do sistema. Estas imaxes inclúen principalmente bits FPGA files, código de aplicación ARM e outros datos do usuario files. Os modelos específicos e os parámetros relacionados de QSPI FLASH móstranse na Táboa 2-4-1.

Posición	Modelo	Capacidade	Fábrica
U15	W25Q256FVEI	32M byte	Winbond

Táboa 2-4-1: Especificación QSPI FLASH
QSPI FLASH está conectado ao porto GPIO do BANK500 na sección PS do chip ZYNQ. No deseño do sistema, as funcións do porto GPIO destes portos PS deben configurarse como interface QSPI FLASH. A Figura 2-4-1 mostra o QSPI Flash no esquema.

Configure as asignacións de pin do chip:

Nome do sinal	Nome do PIN ZYNQ	Número de PIN ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Configuración do reloxo

A placa base AC7Z010 proporciona un reloxo activo para o sistema PS, de xeito que o sistema PS pode funcionar de forma independente.
Fonte do reloxo do sistema PS
O chip ZYNQ proporciona entrada de reloxo de 33.333333MHz para a parte PS a través do cristal X1 da placa principal. A entrada de reloxo está conectada ao pin PS_CLK_500 do chip ZYNQ BANK500. O seu diagrama esquemático móstrase na Figura 2-5-1:

Asignación do pin do reloxo:

Nome do sinal	Pin ZYNQ
PS_CLK_500	E7

Fonte de alimentación
A fonte de alimentación voltagA placa principal AC7Z010 é DC5V, que se subministra conectando a placa portadora. Ademais, o poder de BANK34 e BANK35 tamén se proporciona a través da tarxeta de transporte. O diagrama esquemático do deseño da fonte de alimentación na placa principal móstrase na Figura 2-6-1:

A placa de desenvolvemento FPGA está alimentada por + 5 V e convértese en + 1.0 V, + 1.8 V, + 1.5 V, + 3.3 V catro fontes de alimentación a través de catro chips de alimentación DC / DC. A corrente de saída de + 1.0 V pode alcanzar 6 A, + 1.8 V e + 1.5 V corrente de saída de potencia é de 3 A, + 3.3 V corrente de saída é de 500 mA. J29 tamén ten 4 pinos cada un para proporcionar enerxía a FPGA BANK34 e BANK35. O valor predeterminado é 3.3 V. Os usuarios poden cambiar a potencia de BANK34 e BANK35 cambiando VCCIO34 e VCCIO35 no plano posterior. 1.5 V xera o VTT e VREF voltagé requirido por DDR3 a través do TPS51206 de TI. As funcións de cada distribución de enerxía móstranse na seguinte táboa:

Fonte de alimentación	Función
+1.0 V	ZYNQ PS e PL sección Core Voltage
+1.8 V	ZYNQ PS e PL auxiliar parcial voltage BANK501 IO voltage
+3.3 V	ZYNQ Bank0,Bank500,QSIP FLASH Reloxo de cristal

+1.5 V	DDR3, banco ZYNQ 501
VREF,VTT (+0.75 V)	DDR3
VCCIO34/35	Banco 34, Banco 35

Debido a que a fonte de alimentación do ZYNQ FPGA ten os requisitos de secuencia de encendido, no deseño do circuíto, deseñamos de acordo cos requisitos de enerxía do chip. A secuencia de acendido é + 1.0 V-> + 1.8 V-> (+ 1.5 V, + 3.3 V, VCCIO) deseño do circuíto para garantir o funcionamento normal do chip. Dado que os estándares de nivel de BANK34 e BANK35 están determinados pola fonte de alimentación proporcionada pola placa portadora, o máis alto é de 3.3 V. Cando deseña a placa portadora para proporcionar enerxía VCCIO34 e VCCIO35 para a placa principal, a secuencia de acendido é máis lenta que + 5 V.

AC7Z010 Dimensión do tamaño da placa central

Asignación de pins de conectores placa a placa
A placa principal ten un total de dous portos de expansión de alta velocidade. Usa dous conectores entre placas de 120 pines (J29/J30) para conectarse á placa portadora. O espazamento entre os PIN do conector placa a placa é de 0.5 mm, entre eles, J29 está conectado a unha alimentación de 5 V, entrada de alimentación VCCIO, algúns sinais IO e JTAG sinais, e J30 está conectado aos restantes sinais de E/S e MIO. O nivel IO de BANK34 e BANK35 pódese cambiar axustando a entrada VCCIO no conector, o nivel máis alto non supera os 3.3 V. A placa portadora AX7Z010 que deseñamos é de 3.3 V por defecto. Teña en conta que o IO de BANK13 non o é

Asignación de pines da placa ao conector J29 da placa

Pin J29	Sinal  Nome	Pin ZYNQ Número	Pin J29	Nome do sinal	Pin ZYNQ Número
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	GND	–	60	GND	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	GND	–	70	GND	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_FEITO	R11

Asignación de pines da placa ao conector J30 da placa

Pin J30	Nome do sinal	Pin ZYNQ Número	Pin J30	Nome do sinal	ZYNQ Número de Pin
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	T13	10	GND	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	T13	20	GND	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	GND	T13	30	GND	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	T13	40	GND	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	GND	T13	50	GND	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	GND	T13	60	GND	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	T13	70	GND	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	T13	80	GND	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	T13	90	GND	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	T13	100	GND	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	T13	110	GND	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

Documentos/Recursos

Placa de desenvolvemento FPGA ALINX AC7Z020 ZYNQ7000 [pdfManual do usuario AC7Z020, AC7Z020 Placa de desenvolvemento FPGA ZYNQ7000, Placa de desenvolvemento FPGA ZYNQ7000, Placa de desenvolvemento FPGA, Placa de desenvolvemento, Placa

Referencias

• Manual de usuario