intel OCT FPGA IP

OCT Intel FPGA IP:n avulla voit dynaamisesti kalibroida I/O:n ulkoisen vastuksen avulla. OCT IP parantaa signaalin eheyttä, vähentää levytilaa ja on välttämätön viestinnässä ulkoisten laitteiden, kuten muistiliitäntöjen, kanssa. OCT IP on saatavilla Intel Stratix® 10-, Intel Arria® 10- ja Intel Cyclone® 10 GX -laitteille. Jos siirrät malleja Stratix V-, Arria V- ja Cyclone V -laitteista, sinun on siirrettävä IP-osoite. Katso lisätietoja asiaan liittyvistä tiedoista.

Aiheeseen liittyvät tiedot

• ALTOCT-IP-osoitteen siirtäminen OCT Intel FPGA IP -osoitteeseen sivulla 13
  • Sisältää vaiheet, joiden avulla voit siirtää ALTOC-IP-ytimen OCT-IP-ytimeen.
• Dynamic Calibrated On-Chip Termination (ALTOCT) IP Core -käyttöopas
  • Tarjoaa tietoa ALTOCT IP -ytimestä.
• Johdatus Intel FPGA IP -ytimiin
  • Tarjoaa yleistä tietoa kaikista Intel FPGA IP -ytimistä, mukaan lukien IP-ytimien parametroinnin, luomisen, päivityksen ja simuloinnin.
• Versiosta riippumattomien IP- ja alustan suunnittelijan simulaatiokomentosarjojen luominen
  • Luo simulaatioskriptejä, jotka eivät vaadi manuaalisia ohjelmistopäivityksiä tai IP-versiopäivityksiä.
• Projektinhallinnan parhaat käytännöt
  • Ohjeita projektisi ja IP-osoitteesi tehokkaaseen hallintaan ja siirrettävyyteen files.
• OCT Intel FPGA IP -käyttöopas arkistot sivulla 13
  • Sisältää luettelon OCTIntel FPGA IP:n aiempien versioiden käyttöoppaista.

OCT Intel FPGA IP -ominaisuudet

OCT IP tukee seuraavia ominaisuuksia

• Tuki jopa 12 on-chip termination (OCT) -lohkolle
• Tuki kalibroidulle on-chip-sarjan päätteelle (RS) ja kalibroidulle on-chip rinnakkaispäätteelle (RT) kaikissa I/O-nastoissa
• Kalibroidut päätearvot 25 Ω ja 50 Ω
• Tuki OCT-kalibroinnille käynnistys- ja käyttäjätiloissa

OCT Intel FPGA IP Overview

OCT IP ylätason kaavio

Tämä kuva näyttää OCT IP:n ylätason kaavion.

OCT IP -komponentit

Komponentti	Kuvaus
RZQ pin	Kaksikäyttöinen tappi. Käytettäessä OCT:n kanssa nasta liitetään ulkoiseen referenssivastukseen kalibrointikoodien laskemiseksi vaaditun impedanssin toteuttamiseksi.
OCT-lohko	Luo ja lähettää kalibrointikoodisanoja I/O-puskurilohkoihin.
OCT logiikkaa	Vastaanottaa kalibrointikoodisanat sarjassa OCT-lohkosta ja lähettää kalibrointikoodisanat rinnakkain puskureihin.

RZQ Pin

Jokaisessa OCT-lohkossa on yksi RZQ-nasta.

• RZQ-nastat ovat kaksikäyttöisiä nastoja. Jos nastoja ei ole kytketty OCT-lohkoon, voit käyttää nastoja tavallisina I/O-nasteina.
• Kalibroiduilla pinnoilla on oltava sama VCCIO-tilavuustage OCT-lohkona ja RZQ-nastana. Kalibroiduilla nastoilla, jotka on liitetty samaan OCT-lohkoon, on oltava samat sarja- ja rinnakkaispäätearvot.
• Voit asettaa RZQ-nastoihin sijaintirajoituksia määrittääksesi OCT-lohkon sijainnin, koska RZQ-nasta voidaan yhdistää vain sitä vastaavaan OCT-lohkoon.

OCT Block

OCT-lohko on komponentti, joka luo kalibrointikoodit I/O:iden päättämiseksi. Kalibroinnin aikana OCT vastaa ulkoisen vastuksen impedanssia rzqin-portin kautta. Sitten OCT-lohko luo kaksi 16-bittistä kalibrointikoodisanaa – yksi sana kalibroi sarjan päätteen ja toinen sana kalibroi rinnakkaispäätteen. Erillinen väylä lähettää sanat sarjassa OCT-logiikkaan.

OCT Logiikka

OCT-lohko lähettää kalibrointikoodisanat sarjassa OCT-logiikkaan ser_data-porttien kautta. Enser-signaali, kun se laukeaa, määrittää, mistä OCT-lohkosta kalibrointikoodisanat luetaan. Kalibrointikoodisanat puskuroidaan sitten sarja-rinnakkaissiirtologiikkaan. Sen jälkeen s2pload-signaali pyytää automaattisesti lähettämään kalibrointikoodisanat rinnakkain I/O-puskureihin. Kalibrointikoodisanat aktivoivat tai deaktivoivat I/O-lohkon transistorit, jotka emuloivat sarja- tai rinnakkaisvastusta vastaamaan impedanssia.

OCT Logicin sisäosat

OCT Intel FPGA IP Toiminnallinen kuvaus

Täyttääkseen DDR-muistimääritykset Intel Stratix 10-, Intel Arria 10- ja Intel Cyclone 10 GX -laitteet tukevat on-chip series termination (RS OCT) ja on-chip rinnakkaispääte (RT OCT) yksipäisille I/O-standardeille. OCT:tä voidaan tukea missä tahansa I/O-pankissa. VCCIO:n on oltava yhteensopiva kaikkien tietyn pankin I/O:iden kanssa. Intel Stratix 10-, Intel Arria 10- tai Intel Cyclone 10 GX -laitteessa jokaisessa I/O-pankissa on yksi OCT-lohko. Jokainen OCT-lohko vaatii yhteyden ulkoiseen 240 Ω referenssivastukseen RZQ-nastan kautta.

RZQ-nasta jakaa saman VCCIO-syötön I/O-pankin kanssa, jossa nasta sijaitsee. RZQ-nasta on kaksitoimintoinen I/O-nasta, jota voit käyttää tavallisena I/O-nastana, jos et käytä OCT-kalibrointia. Kun käytät RZQ-nastaa OCT-kalibrointiin, RZQ-nasta yhdistää OCT-lohkon maahan ulkoisen 240 Ω:n vastuksen kautta. Seuraavat kuvat osoittavat, kuinka MMA:t on kytketty yhteen I/O-sarakkeeseen (ketjussa). MMA voi kalibroida mille tahansa pankille kuuluvan I/O:n edellyttäen, että pankki on samassa sarakkeessa ja täyttää tilavuudentage vaatimukset. Koska sarakkeiden välillä ei ole yhteyksiä, OCT voidaan jakaa vain, jos nastat kuuluvat samaan OCT:n I/O-sarakkeeseen.

OCT Pankkien väliset yhteydet

I/O-sarakkeet Intel Quartus® Prime Pin Plannerissa

Tämä hahmo on example. Asettelu vaihtelee eri Intel Stratix 10-, Intel Arria 10- tai Intel Cyclone 10 GX -laitteiden välillä.

Käynnistystilan liitännät

OCT IP:llä käynnistystilassa on kaksi pääliitäntää

• Yksi tuloliitäntä, joka yhdistää FPGA RZQ -padin OCT-lohkoon
• Kaksi 16-bittistä sanalähtöä, jotka yhdistetään I/O-puskureihin

OCT-rajapinnat

Käyttäjätila OCT

Käyttäjätila OCT toimii samalla tavalla kuin käynnistys OCT-tila, lisäten käyttäjän ohjattavuutta.

FSM-signaalit

Tämä kuva esittää äärellisen tilakoneen (FSM) ytimessä ohjaa omistettuja käyttäjäsignaaleja OCT-lohkossa. FSM varmistaa, että OCT-lohko kalibroi tai lähettää ohjauskoodisanoja pyynnöstäsi.

Asentaja ei päättele käyttäjätilan OCT:tä. Jos haluat, että OCT-lohkosi käyttää käyttäjätilan OCT-ominaisuutta, sinun on luotava OCT-IP-osoite. Laitteiston rajoitusten vuoksi voit kuitenkin käyttää suunnittelussasi vain yhtä OCT-IP-osoitetta käyttäjätilassa OCT.

Huomautus: Yksi OCT IP voi ohjata jopa 12 OCT-lohkoa.

FSM tarjoaa seuraavat signaalit

• kello
• nollaa
• s2pload
• kalibrointi_varattu
• kalibrointi_siirto_varattu
• kalibrointipyyntö

Huomautus: Nämä signaalit ovat käytettävissä vain käyttäjätilassa, eivät käynnistystilassa.

Aiheeseen liittyvät tiedot

OCT Intel FPGA IP-signaalit.
Tarjoaa lisätietoja FSM-signaaleista.

FSM:n ydin

FSM Flow

Mikronesian valtiot

Osavaltio	Kuvaus
Tyhjäkäynti	Kun asetat calibration_request-vektorin, FSM siirtyy IDLE-tilasta CAL-tilaan. Pidä calibration_request-vektori arvossaan kahden kellojakson ajan. Kahden kellojakson jälkeen FSM sisältää kopion vektorista. Sinun on nollattava vektori, jotta kalibrointiprosessia ei aloiteta uudelleen.
CAL	Tämän tilan aikana FSM tarkistaa, mitkä bitit kalibrointipyyntövektorissa vahvistettiin ja palvelee niitä. Vastaavat OCT-lohkot käynnistävät kalibrointiprosessin, joka kestää noin 2,000 XNUMX kellojaksoa. Kun kalibrointi on valmis, kalibrointi_varattu-signaali vapautetaan.
Tarkista Maskin bitti	FSM tarkistaa jokaisen bitin vektorissa, onko bitti asetettu vai ei.

Osavaltio	Kuvaus
Shift Mask -bitti	Tämä tila yksinkertaisesti kiertää kaikki vektorin bitit, kunnes se osuu 1:een.
Sarjan vaihto	Tämä tila lähettää sarjana lopetuskoodin OCT-lohkosta lopetuslogiikkaan. Siirron suorittaminen kestää 32 sykliä. Jokaisen siirron jälkeen FSM tarkistaa, onko vektorissa vireillä olevia bittejä ja palvelee niitä vastaavasti.
Päivitys odottaa bittiä	Odottavassa rekisterissä on bittejä, jotka vastaavat jokaista OCT Intel FPGA IP:n OCT-lohkoa. Tämä tila päivittää odottavan rekisterin nollaamalla huolletun pyynnön.
TEHTY	Kun calibration_shift_busy-signaali on poistettu, voit vaatia s2pload-automaattisia vahvistuksia siirtääksesi uudet lopetuskoodit puskureihin. S2pload-signaali kestää vähintään 25 ns. Laitteistorajoitusten vuoksi et voi pyytää uutta kalibrointia ennen kuin kaikki bitit on syötetty calibration_shift_busy-vektorit ovat alhaiset.

OCT Intel FPGA IP Design Example

OCT IP voi luoda mallin esimample, joka vastaa samaa IP:lle valittua kokoonpanoa. Suunnittelu mmample on yksinkertainen rakenne, joka ei kohdistu mihinkään tiettyyn sovellukseen. Voit käyttää mallia esimample viitteenä IP-osoitteen instantoimiseen. Suunnittelun luomiseksi esimample files, ota käyttöön Generate Example Design-vaihtoehto Generation-valintaikkunassa IP-luonnon aikana.

Huomautus: OCT IP ei tue VHDL-sukupolkua.

• Ohjelmisto luo _esimample_design-hakemisto yhdessä IP-osoitteen kanssa, missä on IP-osoitteesi nimi.
• The _esimample_design-hakemisto sisältää make_qii_design.tcl-komentosarjat.
• .qsys files ovat sisäiseen käyttöön suunnittelun aikana esimampvain sukupolvi. Et voi muokata files.

Intel Quartus® Prime Design Ex:n luominenample

Make_qii_design.tcl-skripti luo syntetisoitavan mallin esimample yhdessä Intel Quartus® Prime -projektin kanssa, joka on valmis käännettäväksi. Syntetisoitavan mallin luomiseksi esimample, noudata näitä ohjeita.

1. Kun IP on luotu yhdessä suunnittelun kanssa, esimample files, suorita seuraava komentosarja komentokehotteessa: quartus_sh -t make_qii_design.tcl.
2. Jos haluat määrittää tarkan käytettävän laitteen, käytä seuraavaa komentoa: quartus_sh -t make_qii_design.tcl .

Komentosarja luo qii-hakemiston, joka sisältää ed_synth.qpf-projektin file. Voit avata ja kääntää tämän projektin Intel Quartus Prime -ohjelmistossa.

OCT Intel FPGA IP -viitteet

OCT Intel FPGA IP -parametriasetukset

OCT IP -parametrit

Nimi	Arvo	Kuvaus
OCT-lohkojen lukumäärä	1 - 12 XNUMX	Määrittää luotavien OCT-lohkojen määrän. Oletusarvo on 1.
Käytä taaksepäin yhteensopivia porttien nimiä	On Pois	Valitse tämä, jos haluat käyttää vanhoja ylimmän tason nimiä, jotka ovat yhteensopivia ALTOCT IP:n kanssa. Tämä parametri on oletuksena pois käytöstä.
OCT-tila	Virta päälle Käyttäjä	Määrittää, onko OCT käyttäjän ohjattavissa vai ei. Oletusarvo on Virransyöttö.
OCT-lohko x kalibrointitila	Sinkku Kaksinkertainen POD	Määrittää OCT:n kalibrointitilan. X vastaa OCT-lohkon numeroa. Oletusarvo on Sinkku.

OCT Intel FPGA IP-signaalit

Tuloliitäntäsignaalit

Signaalin nimi	Suunta	Kuvaus
rzqin	Syöte	Tuloliitäntä RZQ-padista OCT-lohkoon. RZQ pad on kytketty ulkoiseen vastukseen. OCT-lohko käyttää rzqin-porttiin kytkettyä impedanssia referenssinä kalibrointikoodin luomiseen. Tämä signaali on käytettävissä käynnistys- ja käyttäjätiloissa.
kello	Syöte	Tulokello käyttäjätilaan OCT. Kellon tulee olla 20 MHz tai vähemmän.
nollaa	Syöte	Tulon palautussignaali. Reset on synkroninen.
kalibrointipyyntö	Syöte	Syöttövektori [NUMBER_OF_OCT:0]. Jokainen bitti vastaa OCT-lohkoa. Kun bitin arvoksi on asetettu 1, vastaava OCT kalibroi ja siirtää sitten koodisanan sarjassa lopetuslogiikkalohkoon. Pyyntöä on säilytettävä kahden kellojakson ajan. Laitteiston rajoituksista johtuen sinun on odotettava, kunnes kalibrointi_siirto_varattu-vektori on nolla, kunnes toinen pyyntö lähetetään; muuten pyyntöäsi ei käsitellä.
kalibrointi_siirto_varattu	Lähtö	Lähtövektori [NUMBER_OF_OCT:0]:lle, joka osoittaa, mikä OCT-lohko työskentelee parhaillaan kalibroinnin parissa ja siirtää päätekoodeja lopetuslogiikkalohkoon. Kun bitti on 1, se osoittaa, että OCT-lohko kalibroi ja siirtää koodisanaa lopetuslogiikkalohkoon.
kalibrointi_varattu	Lähtö	Lähtövektori [NUMBER_OF_OCT:0] osoittaa, mikä OCT-lohko parhaillaan kalibroi. Kun bitti on 1, se osoittaa, että OCT-lohko kalibroituu
loka_ _sarjan_lopetuksen ohjaus[15:0]	Lähtö	16-bittinen lähtösignaali, jossa 0 - 11. Tämä signaali kytkeytyy tulo/lähtöpuskurin sarjapäätteen ohjausporttiin. Tämä portti lähettää sarjan lopetuskoodin, joka kalibroi R:ns.
loka_ _parallel_termination_ control[15:0]	Lähtö	16-bittinen lähtösignaali, jossa 0 - 11. Tämä signaali kytkeytyy tulo/lähtöpuskurin rinnakkaispääteohjausporttiin. Tämä portti lähettää rinnakkaispäätekoodin, joka kalibroi R:nt.

QSF-tehtävät

Intel Stratix 10-, Intel Arria 10- ja Intel Cyclone 10 GX -laitteilla on seuraavat terminointiin liittyvät Intel Quartus Prime -asetukset file (.qsf) tehtävät:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF-tehtävät

QSF-tehtävä	Yksityiskohdat
INPUT_TERMINATION OUTPUT_TERMINATION	Tulon/lähdön päätemäärittely määrittää kyseisen nastan päätearvon ohmeina. Exampseuraavat:
	set_instance_assignment -nimi INPUT_TERMINATION -kohteeseen set_instance_assignment -nimi OUTPUT_TERMINATION -kohteeseen
	Ota sarja-/rinnakkaispääteportit käyttöön sisällyttämällä nämä määritykset, jotka määrittävät nastojen sarja- ja rinnakkaispäätearvot. Varmista, että kytket sarjan päätteen ohjaus- ja rinnakkaispääteohjausportit OCT Intel FPGA IP:stä GPIO Intel FPGA IP:hen. Exampseuraavat:
	set_instance_assignment -nimi INPUT_TERMINATION “RINKKAINEN OHM WITH CALIBRATION” -to set_instance_assignment -name OUTPUT_TERMINATION “SARJA OHM WITH CALIBRATION” -to
TERMINATION_CONTROL_BL OCK	Ohjaa asentajan tekemään oikean yhteyden halutusta OCT-lohkosta määritettyihin nastoihin. Tämä määritys on hyödyllinen, kun I/O-puskureita ei ole eksplisiittisesti instantoitu ja sinun on liitettävä nastat tiettyyn OCT-lohkoon. Exampseuraavat:
	set_instance_assignment -nimi TERMINATION_CONTROL_BLOCK -kohteeseen
RZQ_GROUP	Tätä tehtävää tuetaan vain Intel Stratix 10-, Intel Arria 10- ja Intel Cyclone 10 GX -laitteissa. Tämä tehtävä luo OCT IP:n muuttamatta RTL:ää. Asentaja etsii rzq-nastan nimeä verkkoluettelosta. Jos nastaa ei ole olemassa, asentaja luo pinnimen sekä OCT IP:n ja sitä vastaavat liitännät. Tämän avulla voit luoda ryhmän nastoja, jotka kalibroidaan olemassa olevalla tai ei-olemassa olevalla MMA:lla, ja asentaja varmistaa mallin laillisuuden. Exampseuraavat:
	set_instance_assignment -nimi RZQ_GROUP -kohteeseen

Pääte voi esiintyä tulo- ja lähtöpuskureissa ja joskus samanaikaisesti. Pin-ryhmien liittämiseen OCT-lohkoon on kaksi tapaa:

• Käytä .qsf-määritystä osoittaaksesi, mikä nasta (väylä) liittyy mihin tahansa OCT-lohkoon. Voit käyttää tehtävää TERMINATION_CONTROL_BLOCK tai RZQ_GROUP. Edellinen tehtävä yhdistää nastan RTL:ssä ilmennettyyn OCT:hen, kun taas jälkimmäinen liittää nastan vastikään luotuun OCT:hen muuttamatta RTL:ää.
• Instantoi I/O-puskurin primitiivit ylimmällä tasolla ja yhdistä ne asianmukaisiin OCT-lohkoihin.

Huomautus: Kaikki I/O-pankit, joilla on sama VCCIO, voivat jakaa yhden OCT-lohkon, vaikka kyseisellä I/O-pankilla olisi oma OCT-lohko. Voit liittää OCT-lohkoon minkä tahansa määrän I/O-nastoja, jotka tukevat kalibroitua päätettä. Varmista, että liität I/O:t yhteensopivalla kokoonpanolla OCT-lohkoon. Sinun on myös varmistettava, että OCT-lohkolla ja sitä vastaavilla I/O:illa on samat VCCIO- ja sarja- tai rinnakkaispäätearvot. Näillä asetuksilla asentaja sijoittaa I/O:t ja OCT-lohkot samaan sarakkeeseen. Intel Quartus Prime -ohjelmisto luo varoitusviestejä, jos lohkoon ei ole kytketty nastaa.

IP-siirtovirta Arria V-, Cyclone V- ja Stratix V -laitteille

IP-siirtovirran avulla voit siirtää Arria V-, Cyclone V- ja Stratix V -laitteiden ALTOCT IP:n Intel Stratix 10-, Intel Arria 10- tai Intel Cyclone 10 GX -laitteiden OCT Intel FPGA IP -osoitteeseen. IP-siirtokulku määrittää OCT-IP:n vastaamaan ALTOCT-IP:n asetuksia, jolloin voit luoda IP-osoitteen uudelleen.

Huomautus: Tämä IP tukee IP-siirtovirtaa vain yhden OCT-kalibrointitilassa. Jos käytät kaksois- tai POD-kalibrointitilaa, sinun ei tarvitse siirtää IP-osoitetta.

ALTOCT-IP-osoitteesi siirtäminen OCT Intel FPGA IP -osoitteeseen

Voit siirtää ALTOC-IP-osoitteesi OCT-IP-osoitteeseen seuraavasti

1. Avaa ALTOCT-IP-osoitteesi IP-katalogissa.
2. Valitse Tällä hetkellä valitussa laiteperheessä Stratix 10, Arria 10 tai Cyclone 10 GX.
3. Napsauta Valmis avataksesi OCT-IP-osoitteen parametrieditorissa. Parametrieditori määrittää OCT IP -asetukset samalla tavalla kuin ALTOCT IP -asetukset.
4. Jos näiden kahden välillä on yhteensopimattomia asetuksia, valitse uudet tuetut asetukset.
5. Napsauta Valmis luodaksesi IP-osoitteen uudelleen.
6. Korvaa ALTOCT-IP-muodostelmasi RTL:ssä OCT-IP:llä.

Huomautus: OCT-IP-porttien nimet eivät välttämättä vastaa ALTOCT-IP-porttien nimiä. Siksi pelkkä IP-nimen muuttaminen instanssissa ei riitä.

OCT Intel FPGA IP -käyttöopas Arkistot

Jos IP-ydinversiota ei ole luettelossa, sovelletaan edellisen IP-ydinversion käyttöopasta.

IP Core -versio	Käyttöopas
17.1	Intel FPGA OCT IP Core -käyttöopas

Asiakirjan versiohistoria OCT Intel FPGA IP -käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2019.07.03	19.2	19.1	Lisätty tuki Intel Stratix 10 -laitteille. Päivitetty seuraavat IP-nimet: "Intel FPGA OCT" - "OCT Intel FPGA IP"  "Intel FPGA GPIO" - "GPIO Intel FPGA IP" Päivitetty s2pload-signaali: Poistettu s2pload käytettävissä olevista käyttäjäsignaaleista. Päivitetyt kuvaukset s2pload-signaalin käyttäytymisestä.

 

Päivämäärä	Versio	Muutokset
marraskuuta 2017	2017.11.06	Lisätty tuki Intel Cyclone 10 GX -laitteille. Nimettiin uudelleen Altera OCT IP -ytimeksi Intel FPGA OCT IP -ytimeksi. Nimettiin Qsys uudelleen alustan suunnittelijaksi. Päivitetty teksti Intelin lisäbrändäystä varten.
toukokuu 2017	2017.05.08	Merkitty uudelleen Inteliksi.
joulukuuta 2015	2015.12.07	Muutettiin "mega-funktion" esiintymät "IP-ytimeksi". Muutetut esiintymät Quartus II to Quartus Prime. Erilaisia ​​muokkauksia sisältöön ja linkkeihin tyylin ja selkeyden parantamiseksi.
elokuu, 2014	2014.08.18	Lisätty tietoja OCT-kalibroinnista käyttäjätilassa. Päivitetty IP-ydinsignaalit ja -parametrit: core_rzqin_export muutettiin muotoon rzqin core_series_termination_control_export muutettiin muotoon loka_ _sarjan_lopetuksen ohjaus[15:0] core_parallel_termination_control_export muutettu arvoon oct_ _parallel_termination_control[15:0]
marraskuuta 2013	2013.11.29	Alkuperäinen julkaisu.

ID: 683708
Versio: 2019.07.03

Asiakirjat / Resurssit

intel OCT FPGA IP [pdfKäyttöopas OCT FPGA IP, OCT, FPGA IP

Viitteet

• Käyttöopas