英特爾 OCT FPGA IP 用戶指南

OCT 英特爾 FPGA IP 允許您參考外部電阻動態校準 I/O。 OCT IP 提高了信號完整性，減少了電路板空間，並且是與存儲器接口等外部設備通信所必需的。 OCT IP 適用於英特爾 Stratix® 10、英特爾 Arria® 10 和英特爾 Cyclone® 10 GX 設備。如果您從 Stratix V、Arria V 和 Cyclone V 器件移植設計，您需要移植 IP。有關詳細信息，請參閱相關信息。

OCT 英特爾 FPGA IP 特性

OCT IP 支持以下特性

支持多達 12 個片上終端 (OCT) 塊
支持所有 I/O 引腳上的校準片上串聯終端 (RS) 和校準片上並行終端 (RT)

25 Ω 和 50 Ω 的校準終端值
支持上電和用戶模式下的 OCT 校準

OCT Intel FPGA IP Overview

OCT IP 頂層圖

此圖顯示了 OCT IP 的頂層圖。

OCT IP 組件

成分	描述
RZQ引腳	兩用引腳。與 OCT 一起使用時，該引腳連接到外部參考電阻器以計算校準代碼以實現所需的阻抗。
華僑城塊	生成校準代碼字並將其發送到 I/O 緩衝器塊。
華僑城邏輯	從 OCT 模塊串行接收校準代碼字，並將校準代碼字並行發送到緩衝器。

RZQ引腳

每個 OCT 模塊都有一個 RZQ 引腳。

RZQ 引腳是兩用引腳。如果引腳未連接到 OCT 模塊，您可以將這些引腳用作常規 I/O 引腳。

校准後的引腳必須具有相同的 VCCIO voltage 作為 OCT 塊和 RZQ 引腳。連接到同一 OCT 模塊的校準引腳必須具有相同的串聯和並聯終端值。
您可以在 RZQ 引腳上應用位置約束來確定 OCT 模塊的位置，因為 RZQ 引腳只能連接到其對應的 OCT 模塊。

華僑城街區

OCT 塊是生成校準代碼以終止 I/O 的組件。在校準期間，OCT 匹配通過 rzqin 端口在外部電阻器上看到的阻抗。然後，OCT 模塊生成兩個 16 位校準代碼字——一個字校準串聯終端，另一個字校準並行終端。專用總線將字串行發送到 OCT 邏輯。

華僑城邏輯

OCT 模塊通過 ser_data 端口將校準碼字串行發送到 OCT 邏輯。 enser 信號在觸發時指定從哪個 OCT 模塊讀取校準碼字。然後將校準代碼字緩衝到串行到並行移位邏輯中。之後，s2pload 信號自動斷言將校準代碼字並行發送到 I/O 緩衝器。校準代碼字激活或停用 I/O 塊中的晶體管，這將模擬串聯或併聯電阻以匹配阻抗。

OCT 邏輯的內部結構

OCT 英特爾 FPGA IP 功能描述

為滿足 DDR 內存規範，英特爾 Stratix 10、英特爾 Arria 10 和英特爾 Cyclone 10 GX 設備支持單端 I/O 標準的片上串聯終端 (RS OCT) 和片上並行終端 (RT OCT)。任何 I/O bank 都可以支持 OCT。 VCCIO 必須與給定組中的所有 I/O 兼容。在 Intel Stratix 10、Intel Arria 10 或 Intel Cyclone 10 GX 設備中，每個 I/O bank 中有一個 OCT 塊。每個 OCT 模塊都需要通過 RZQ 引腳與外部 240 Ω 參考電阻關聯。

RZQ 引腳與該引腳所在的 I/O bank 共享相同的 VCCIO 電源。 RZQ 引腳是一個雙功能 I/O 引腳，如果您不使用 OCT 校準，您可以將其用作常規 I/O。當您使用 RZQ 引腳進行 OCT 校準時，RZQ 引腳通過一個外部 240 Ω 電阻器將 OCT 模塊接地。下圖顯示了 OCT 如何連接到單個 I/O 列（在菊花鏈中）。 OCT 可以校準屬於任何 bank 的 I/O，前提是該 bank 在同一列中並且滿足 voltage 要求。因為列之間沒有連接，所以只有當引腳屬於 OCT 的相同 I/O 列時，OCT 才能共享。

OCT 銀行間連接

英特爾 Quartus® Prime Pin Planner 中的 I/O 列

這個圖是examp樂。佈局在不同的英特爾 Stratix 10、英特爾 Arria 10 或英特爾 Cyclone 10 GX 設備之間有所不同。

上電模式接口

上電模式下的 OCT IP 有兩個主要接口

一個輸入接口，將 FPGA RZQ pad 連接到 OCT 塊
連接到 I/O 緩衝區的兩個 16 位字輸出

華僑城接口

用戶態華僑城

用戶模式 OCT 的運行方式與加電 OCT 模式相同，但增加了用戶可控性。

FSM 信號

此圖顯示內核中的有限狀態機 (FSM) 控制 OCT 塊上的專用用戶信號。 FSM 確保 OCT 塊根據您的請求校准或發送控制代碼字。

Fitter 不推斷用戶模式 OCT。如果您希望您的 OCT 模塊使用用戶模式 OCT 功能，您必須生成 OCT IP。但是，由於硬件限制，您在設計中只能在用戶模式 OCT 中使用一個 OCT IP。

筆記： 單個 OCT IP 最多可以控制 12 個 OCT 塊。

FSM 提供以下信號

鐘
重置
s2pload
校準忙
校準_移位_忙
校準請求

筆記： 這些信號僅在用戶模式下可用，在上電模式下不可用。

核心有限狀態機

有限狀態機流

密克羅尼西亞聯邦

狀態	描述
閒置的	當您設置 calibration_request 向量時，FSM 從 IDLE 狀態移動到 CAL 狀態。將 calibration_request 向量保持在其值兩個時鐘週期。兩個時鐘週期後，FSM 包含向量的副本。您必須重置矢量以避免重新啟動校準過程。
卡爾	在此狀態期間，FSM 檢查 calibration_request 向量中的哪些位被斷言並為它們提供服務。相應的 OCT 塊開始校準過程，大約需要 2,000 個時鐘週期才能完成。校準完成後，calibration_busy 信號被釋放。
檢查屏蔽位	FSM 檢查向量中的每個位是否已設置。

狀態	描述
移位屏蔽位	該狀態簡單地遍歷向量中的所有位，直到它達到 1。
系列轉移	此狀態將終止代碼從 OCT 塊串行發送到終止邏輯。完成傳輸需要 32 個週期。每次傳輸後，FSM 檢查向量中的任何未決位並相應地為它們提供服務。
更新待定位	掛起寄存器保存對應於 OCT 英特爾 FPGA IP 中每個 OCT 塊的位。此狀態通過重置服務請求來更新掛起的寄存器。
完畢	當 calibration_shift_busy 信號被取消斷言時，您可以斷言 s2pload 自動斷言以將新的終止代碼傳輸到緩衝區中。 s2pload 信號置位至少 25 ns。由於硬件限制，您不能請求另一次校準，直到所有位 calibration_shift_busy 矢量為低。

OCT 英特爾 FPGA IP 設計實例ample

OCT IP 可以生成一個 design examp匹配為 IP 選擇的相同配置的文件。設計前ample 是一個簡單的設計，不針對任何特定應用程序。您可以使用設計前ample 作為如何實例化 IP 的參考。生成設計前ample files，開啟Generate ExampIP 生成期間 Generation 對話框中的 le Design 選項。

筆記： OCT IP 不支持 VHDL 生成。

該軟件生成_前任ample_design 目錄以及 IP，其中是您的 IP 的名稱。
這_前任ample_design 目錄包含 make_qii_design.tcl 腳本。
.qsys files 供設計 ex 期間內部使用amp樂世代而已。您不能編輯 files.

生成英特爾 Quartus® Prime 設計示例ample

make_qii_design.tcl 腳本生成可綜合設計 examp文件與英特爾 Quartus® Prime 項目一起，準備編譯。生成可綜合的設計前amp勒，請按照下列步驟操作。

與 design ex 一起生成 IP 後ample files，在命令提示符下運行以下腳本：quartus_sh -t make_qii_design.tcl。
如果您想指定要使用的確切器件，請使用以下命令：quartus_sh -t make_qii_design.tcl .

該腳本生成一個包含 ed_synth.qpf 項目的 qii 目錄 file. 您可以在英特爾 Quartus Prime 軟件中打開並編譯該項目。

OCT 英特爾 FPGA IP 參考

OCT Intel FPGA IP參數設置

OCT IP 參數

姓名	價值	描述
OCT 塊數	1至12	指定要生成的 OCT 塊的數量。默認值為 1.
使用向後兼容的端口名稱	On 離開	勾選此項以使用與 ALTOCT IP 兼容的傳統頂級名稱。默認情況下禁用此參數。
華僑城模式	通電使用者	指定 OCT 是否是用戶可控的。默認值為通電.
華僑城塊 x 校準模式	單身的雙倍的莢	指定 OCT 的校準模式。 X 對應於OCT塊的編號。默認值為單身的.

OCT 英特爾 FPGA IP 信號

輸入接口信號

訊號名稱	方向	描述
爾茲琴	輸入	從 RZQ 焊盤到 OCT 塊的輸入連接。 RZQ 焊盤連接到外部電阻。 OCT 模塊使用連接到 rzqin 端口的阻抗作為參考來生成校準代碼。該信號可用於上電和用戶模式。
鐘	輸入	用戶模式 OCT 的輸入時鐘。時鐘必須為 20 MHz 或更低。
重置	輸入	輸入復位信號。復位是同步的。
校準請求	輸入	[NUMBER_OF_OCT:0] 的輸入向量。每個比特對應一個 OCT 塊。當一位設置為 1 時，相應的 OCT 進行校準，然後將代碼字串行移位到終止邏輯塊中。該請求必須保持兩個時鐘週期。由於硬件限制，您必須等到 calibration_shift_busy 向量為零，直到發出另一個請求；否則您的請求將不會被處理。
校準_移位_忙	輸出	[NUMBER_OF_OCT:0] 的輸出向量指示哪個 OCT 塊當前正在進行校準並將終止代碼轉移到終止邏輯塊。當一位為 1 時，表示 OCT 塊正在校準並將代碼字移位到終止邏輯塊。
校準忙	輸出	[NUMBER_OF_OCT:0] 的輸出向量指示哪個 OCT 塊當前正在進行校準。當某位為 1 時，表示 OCT 塊正在校準
十月_ _series_termination 控制[15:0]	輸出	16位輸出信號，帶範圍從 0 到 11。此信號連接到輸入/輸出緩衝器上的串聯終端控制端口。該端口發送校準 R 的系列終端代碼_s.
十月_ _parallel_termination_control[15:0]	輸出	16位輸出信號，帶範圍從 0 到 11。此信號連接到輸入/輸出緩衝器上的並行終端控制端口。該端口發送校準 R 的並行終端代碼_t.

QSF 作業

Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 器件具有以下與終端相關的 Intel Quartus Prime 設置 file (.qsf) 作業：

輸入終止
輸出終止
TERMINATION_CONTROL_BLOCK
RZQ_集團

QSF 作業

QSF 作業	細節
輸入終止輸出終止	輸入/輸出終端分配指定了相關引腳上的終端值（以歐姆為單位）。 Examp樂：
	set_instance_assignment -名稱 INPUT_TERMINATION -到 set_instance_assignment -name 輸出終止 -到
	要啟用串聯/並聯終端端口，請包括這些分配，這些分配指定引腳的串聯和並聯終端值。確保將串行終端控制和並行終端控制端口從 OCT 英特爾 FPGA IP 連接到 GPIO 英特爾 FPGA IP。 Examp樂：
	set_instance_assignment -name INPUT_TERMINATION “並行帶校準的歐姆”-to set_instance_assignment -name OUTPUT_TERMINATION “系列帶校準的歐姆”-to
TERMINATION_CONTROL_BL OCK	指示 Fitter 正確連接所需的 OCT 模塊和指定的引腳。當 I/O 緩衝區未顯式實例化且您需要將引腳與特定 OCT 模塊相關聯時，此分配很有用。 Examp樂：
	set_instance_assignment-名稱TERMINATION_CONTROL_BLOCK -到
RZQ_集團	僅 Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 器件支持此分配。此分配創建一個 OCT IP，而不修改 RTL。 Fitter 在網表中搜索 rzq 引腳名稱。如果引腳不存在，Fitter 會創建引腳名稱以及 OCT IP 及其對應的連接。這允許您創建一組引腳以通過現有或不存在的 OCT 進行校準，並且 Fitter 可確保設計的合法性。 Examp樂：
	set_instance_assignment -名稱 RZQ_GROUP -到

終止可以存在於輸入和輸出緩衝區中，有時同時存在。有兩種方法可以將管腳組與 OCT 模塊相關聯：

使用 .qsf 分配來指示哪個引腳（總線）與哪個 OCT 塊相關聯。您可以使用 TERMINATION_CONTROL_BLOCK 或 RZQ_GROUPassignment。前者分配將引腳與 RTL 中實例化的 OCT 相關聯，而後者將引腳與新創建的 OCT 相關聯，而無需修改 RTL。
在頂層實例化 I/O 緩衝區基元並將它們連接到適當的 OCT 塊。

筆記： 具有相同 VCCIO 的所有 I/O bank 可以共享一個 OCT 塊，即使該特定 I/O bank 有自己的 OCT 塊。您可以將支持校準終端的任意數量的 I/O 引腳連接到 OCT 模塊。確保將具有兼容配置的 I/O 連接到 OCT 塊。您還必須確保 OCT 塊及其相應的 I/O 具有相同的 VCCIO 和串聯或併聯終端值。通過這些設置，Fitter 將 I/O 和 OCT 模塊放在同一列中。如果沒有管腳連接到模塊，則 Intel Quartus Prime 軟件會生成警告消息。

Arria V、Cyclone V 和 Stratix V 器件的 IP 遷移流程

IP 遷移流程允許您將 Arria V、Cyclone V 和 Stratix V 設備的 ALTOCT IP 遷移到英特爾 Stratix 10、英特爾 Arria 10 或英特爾 Cyclone 10 GX 設備的 OCT 英特爾 FPGA IP。 IP 遷移流程配置 OCT IP 以匹配 ALTOCT IP 的設置，允許您重新生成 IP。

筆記： 此 IP 僅支持單 OCT 校準模式下的 IP 遷移流程。如果您使用雙標或 POD 標定模式，則無需遷移 IP。

將您的 ALTOCT IP 遷移到 OCT Intel FPGA IP

要將您的 ALTOCT IP 遷移到 OCT IP，請執行以下步驟

在 IP 目錄中打開您的 ALTOCT IP。
在 Currently selected device family 中，選擇 Stratix 10、Arria 10 或 Cyclone 10 GX。
單擊“完成”以在參數編輯器中打開 OCT IP。參數編輯器配置 OCT IP 設置類似於 ALTOCT IP 設置。
如果兩者之間存在任何不兼容的設置，請選擇新的支持設置。

單擊“完成”重新生成 IP。
用 OCT IP 替換 RTL 中的 ALTOCT IP 實例化。

筆記： OCT IP 端口名稱可能與 ALTOCT IP 端口名稱不匹配。因此，僅在實例化中更改 IP 名稱是不夠的。

OCT 英特爾 FPGA IP 用戶指南檔案

如果未列出 IP 核版本，則適用先前 IP 核版本的用戶指南。

IP核版本	使用者指南
17.1	英特爾 FPGA OCT IP 內核用戶指南

OCT 英特爾 FPGA IP 用戶指南的文檔修訂歷史

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
2019.07.03	19.2	19.1	添加了對 Intel Stratix 10 設備的支持。更新了以下 IP 名稱： “英特爾 FPGA OCT”到“OCT 英特爾 FPGA IP” “Intel FPGA GPIO”到“GPIO Intel FPGA IP” 更新了 s2pload 信號：從可用用戶信號中刪除了 s2pload。更新了關於 s2pload 信號行為的描述。

日期	版本	變化
2017年XNUMX月	2017.11.06	添加了對 Intel Cyclone 10 GX 器件的支持。將 Altera OCT IP 核重命名為 Intel FPGA OCT IP 核。將 Qsys 重命名為 Platform Designer。更新了額外的英特爾品牌重塑的文本。
2017年XNUMX月	2017.05.08	更名為英特爾。
2015 年 XNUMX 月	2015.12.07	將“mega function”實例更改為“IP core”。改變的實例奎圖斯II 到 Quartus Prime. 對內容和鏈接進行各種編輯以改進樣式和清晰度。
2014年XNUMX月	2014.08.18	添加了有關用戶模式下 OCT 校準的信息。更新了 IP 核信號和參數： core_rzqin_export 更改為 rzqin core_series_termination_control_export 更改為十月_ _series_termination 控制[15:0] core_parallel_termination_control_export 更改為 oct_ _parallel_termination_control[15:0]
2013年XNUMX月	2013.11.29	初次發布。

ID： 683708
版本： 2019.07.03

文件/資源

英特爾 OCT FPGA IP [pdf] 使用者指南
OCT FPGA IP、OCT、FPGA IP

參考

使用者手冊

英特爾 OCT FPGA IP

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