Intel OCT FPGA IP

O OCT Intel FPGA IP permite calibrar dinamicamente a E/S com referência a um resistor externo. O OCT IP melhora a integridade do sinal, reduz o espaço na placa e é necessário para a comunicação com dispositivos externos, como interfaces de memória. O OCT IP está disponível para dispositivos Intel Stratix® 10, Intel Arria® 10 e Intel Cyclone® 10 GX. Se você estiver migrando projetos de dispositivos Stratix V, Arria V e Cyclone V, precisará migrar o IP. Para mais detalhes, consulte as informações relacionadas.

Informações relacionadas

• Migrando seu ALTOCT IP para OCT Intel FPGA IP na página 13
  • Fornece etapas para migrar seu núcleo ALTOCT IP para o núcleo OCT IP.
• Guia do usuário do IP Core com terminação dinâmica calibrada no chip (ALTOCT)
  • Fornece informações sobre o núcleo ALTOCT IP.
• Introdução aos núcleos IP Intel FPGA
  • Fornece informações gerais sobre todos os núcleos IP Intel FPGA, incluindo parametrização, geração, atualização e simulação de núcleos IP.
• Criação de scripts de simulação de IP e Platform Designer independentes de versão
  • Crie scripts de simulação que não exijam atualizações manuais para atualizações de software ou versão de IP.
• Práticas recomendadas de gerenciamento de projetos
  • Diretrizes para gerenciamento eficiente e portabilidade de seu projeto e IP files.
• OCT Intel FPGA IP Guia do usuário Arquivos na página 13
  • Fornece uma lista de guias do usuário para versões anteriores do OCTIntel FPGA IP.

Recursos IP OCT Intel FPGA

O OCT IP suporta os seguintes recursos

• Suporte para até 12 blocos de terminações on-chip (OCT)
• Suporte para terminação em série calibrada no chip (RS) e terminação paralela calibrada no chip (RT) em todos os pinos de E/S
• Valores de terminação calibrados de 25 Ω e 50 Ω
• Suporte para calibração OCT nos modos de inicialização e usuário

OCT Intel FPGA IP sobreview

Diagrama de nível superior de OCT IP

Esta figura mostra o diagrama de nível superior do OCT IP.

Componentes OCT IP

Componente	Descrição
pino RZQ	Pino de dupla função. Quando usado com OCT, o pino se conecta a um resistor de referência externo para calcular os códigos de calibração para implementar a impedância necessária.
bloco OCT	Gera e envia palavras de código de calibração para os blocos de buffer de E/S.
Lógica OCT	Recebe as palavras de código de calibração em série do bloco OCT e envia as palavras de código de calibração em paralelo para os buffers.

Pino RZQ

Cada bloco OCT tem um pino RZQ.

• Os pinos RZQ são pinos de dupla finalidade. Se os pinos não estiverem conectados ao bloco OCT, você pode usar os pinos como pinos de E/S normais.
• Os pinos calibrados devem ter o mesmo VCCIO voltage como o bloco OCT e o pino RZQ. Os pinos calibrados conectados ao mesmo bloco OCT devem ter os mesmos valores de terminação em série e paralelo.
• Você pode aplicar restrições de localização nos pinos RZQ para determinar o posicionamento do bloco OCT porque o pino RZQ só pode ser conectado ao seu bloco OCT correspondente.

Bloco OCT

O bloco OCT é um componente que gera códigos de calibração para encerrar as E/Ss. Durante a calibração, a OCT corresponde à impedância vista no resistor externo através da porta rzqin. Em seguida, o bloco OCT gera duas palavras de código de calibração de 16 bits - uma palavra calibra a terminação em série e a outra palavra calibra a terminação paralela. Um barramento dedicado envia as palavras em série para a lógica OCT.

Lógica OCT

O bloco OCT envia as palavras do código de calibração serialmente para a lógica OCT através das portas ser_data. O sinal do enser, quando acionado, especifica de qual bloco OCT ler as palavras do código de calibração. As palavras do código de calibração são então armazenadas na lógica de deslocamento serial para paralelo. Depois disso, o sinal s2pload afirma automaticamente para enviar as palavras do código de calibração em paralelo aos buffers de E/S. As palavras do código de calibração ativam ou desativam os transistores no bloco de E/S, que irão emular resistência em série ou paralelo para corresponder à impedância.

Internos da Lógica OCT

Descrição funcional do OCT Intel FPGA IP

Para atender às especificações de memória DDR, os dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX suportam terminação em série no chip (RS OCT) e terminação paralela no chip (RT OCT) para padrões de E/S de terminação única. A OCT pode ser suportada em qualquer banco de E/S. O VCCIO deve ser compatível para todos os I/Os de um determinado banco. Em um dispositivo Intel Stratix 10, Intel Arria 10 ou Intel Cyclone 10 GX, há um bloco OCT em cada banco de E/S. Cada bloco OCT requer uma associação com um resistor de referência externo de 240 Ω através de um pino RZQ.

O pino RZQ compartilha a mesma fonte VCCIO com o banco de E/S onde o pino está localizado. Um pino RZQ é um pino de E/S de função dupla que você pode usar como uma E/S regular se não usar a calibração OCT. Quando você usa o pino RZQ para calibração OCT, o pino RZQ conecta o bloco OCT ao terra por meio de um resistor externo de 240 Ω. As figuras a seguir mostram como as OCTs são conectadas em uma única coluna de E/S (em uma cadeia margarida). Uma OCT pode calibrar um I/O pertencente a qualquer banco, desde que o banco esteja na mesma coluna e atenda ao voltage requisitos. Como não há conexões entre as colunas, a OCT só pode ser compartilhada se os pinos pertencerem à mesma coluna de I/O da OCT.

Conexões banco a banco OCT

Colunas de E/S no Intel Quartus® Prime Pin Planner

Esta figura é um example. O layout varia entre diferentes dispositivos Intel Stratix 10, Intel Arria 10 ou Intel Cyclone 10 GX.

Interfaces do modo de inicialização

O OCT IP no modo de inicialização possui duas interfaces principais

• Uma interface de entrada conectando o bloco FPGA RZQ ao bloco OCT
• Saída de duas palavras de 16 bits que se conecta a buffers de E/S

Interfaces OCT

Modo de usuário OCT

A OCT do modo de usuário opera da mesma forma que o modo de OCT inicializado, com a adição de controlabilidade do usuário.

Sinais FSM

Esta figura mostra uma máquina de estado finito (FSM) no núcleo que controla os sinais de usuário dedicados no bloco OCT. O FSM garante que o bloco OCT calibre ou envie palavras de código de controle conforme sua solicitação.

O Fitter não infere uma OCT de modo de usuário. Se você deseja que seu bloco OCT use o recurso OCT do modo de usuário, você deve gerar o IP OCT. No entanto, devido a limitações de hardware, você só pode usar um OCT IP no modo de usuário OCT em seu design.

Observação: Um único OCT IP pode controlar até 12 blocos OCT.

O FSM fornece os seguintes sinais

• relógio
• reiniciar
• carregamento s2p
• calibração_ocupada
• calibração_shift_busy
• calibração_pedido

Observação: Esses sinais estão disponíveis apenas no modo de usuário e não no modo de inicialização.

Informações relacionadas

Sinais IP OCT Intel FPGA.
Fornece mais informações sobre os sinais FSM.

Núcleo FSM

Fluxo FSM

Estados FSM

Estado	Descrição
PARADO	Quando você define o vetor de calibração_request, o FSM se move do estado IDLE para o estado CAL. Mantenha o vetor de calibração_request em seu valor por dois ciclos de clock. Após dois ciclos de clock, o FSM contém uma cópia do vetor. Você deve redefinir o vetor para evitar reiniciar o processo de calibração.
CAL	Durante este estado, o FSM verifica quais bits no vetor de calibração_request foram ativados e os atende. Os blocos OCT correspondentes iniciam o processo de calibração que leva cerca de 2,000 ciclos de clock para ser concluído. Após a conclusão da calibração, o sinal de calibração_ocupado é liberado.
Verifique o bit da máscara	O FSM verifica cada bit no vetor se o bit está definido ou não.

Estado	Descrição
Bit de máscara de deslocamento	Esse estado simplesmente percorre todos os bits no vetor até atingir 1.
Mudança de série	Este estado envia serialmente o código de terminação do bloco OCT para a lógica de terminação. Leva 32 ciclos para completar a transferência. Após cada transferência, o FSM verifica se há bits pendentes no vetor e os atende de acordo.
Atualizar Bit Pendente	O registro pendente contém bits que correspondem a cada bloco OCT no OCT Intel FPGA IP. Este estado atualiza o registro pendente redefinindo a solicitação atendida.
FEITO	Quando o sinal de calibração_shift_busy é desativado, você pode afirmar que s2pload afirma automaticamente para transferir os novos códigos de terminação para os buffers. O sinal s2pload é ativado por pelo menos 25 ns. Devido a limitações de hardware, você não pode solicitar outra calibração até que todos os bits em o vetor de calibração_shift_busy está baixo.

OUTUBRO Intel FPGA IP Design Example

O OCT IP pode gerar um projeto examparquivo que corresponda à mesma configuração escolhida para o IP. o projeto example é um design simples que não visa nenhum aplicativo específico. Você pode usar o design example como referência de como instanciar o IP. Para gerar o desenho example files, ligue o Gerar Example Design na caixa de diálogo Geração durante a geração de IP.

Observação: O OCT IP não oferece suporte à geração de VHDL.

• O software gera o _exampdiretório le_design junto com o IP, onde é o nome do seu IP.
• o _exampO diretório le_design contém os scripts make_qii_design.tcl.
• O .qsys files são para uso interno durante o projeto example geração apenas. Você não pode editar o files.

Gerando o Intel Quartus® Prime Design Example

O script make_qii_design.tcl gera um ex de design sintetizávelample junto com um projeto Intel Quartus® Prime, pronto para compilação. Para gerar um design sintetizável example, siga estes passos.

1. Depois de gerar o IP junto com o ex de designample files, execute o seguinte script no prompt de comando: quartus_sh -t make_qii_design.tcl.
2. Se você quiser especificar um dispositivo exato para usar, use o seguinte comando: quartus_sh -t make_qii_design.tcl .

O script gera um diretório qii que contém o projeto ed_synth.qpf file. Você pode abrir e compilar este projeto no software Intel Quartus Prime.

Referências de IP OCT Intel FPGA

Configurações de parâmetro de IP do OCT Intel FPGA

Parâmetros IP OCT

Nome	Valor	Descrição
Número de blocos OCT	1 para 12	Especifica o número de blocos OCT a serem gerados. o valor padrão é 1.
Use nomes de portas compatíveis com versões anteriores	On Desligado	Marque isso para usar nomes legados de nível superior compatíveis com o ALTOCT IP. Este parâmetro está desabilitado por padrão.
modo OCT	Ligar Usuário	Especifica se a OCT é controlável pelo usuário ou não. o valor padrão é Ligar.
bloco OCT x modo de calibração	Solteiro Dobro POD	Especifica o modo de calibração para a OCT. X corresponde ao número do bloco OCT. o valor padrão é Solteiro.

Sinais IP OCT Intel FPGA

Sinais de interface de entrada

Nome do sinal	Direção	Descrição
rzqin	Entrada	Conexão de entrada do bloco RZQ para o bloco OCT. O bloco RZQ está conectado a uma resistência externa. O bloco OCT usa a impedância conectada à porta rzqin como referência para gerar o código de calibração. Este sinal está disponível para os modos de inicialização e usuário.
relógio	Entrada	Relógio de entrada para modo de usuário OCT. O clock deve ser de 20 MHz ou menos.
reiniciar	Entrada	Sinal de reset de entrada. A reinicialização é síncrona.
calibração_pedido	Entrada	Vetor de entrada para [NUMBER_OF_OCT:0]. Cada bit corresponde a um bloco OCT. Quando um bit é definido como 1, a OCT correspondente é calibrada e, em seguida, desloca serialmente a palavra de código para o bloco lógico de terminação. A solicitação deve ser mantida por dois ciclos de clock. Devido a limitações de hardware, deve-se esperar até que o vetor calibração_shift_busy seja zerado até que outra requisição seja emitida; caso contrário, sua solicitação não será processada.
calibração_shift_busy	Saída	Vetor de saída para [NUMBER_OF_OCT:0] indicando qual bloco OCT está atualmente trabalhando na calibração e mudando os códigos de terminação para o bloco lógico de terminação. Quando um bit é 1, indica que um bloco OCT está calibrando e deslocando a palavra de código para o bloco lógico de terminação.
calibração_ocupada	Saída	Vetor de saída para [NUMBER_OF_OCT:0] indicando qual bloco OCT está atualmente trabalhando na calibração. Quando um bit é 1, indica que um bloco OCT está calibrando
out_ controle de _series_termination[15:0]	Saída	Sinal de saída de 16 bits, com variando de 0 a 11. Este sinal se conecta à porta de controle de terminação em série no buffer de entrada/saída. Esta porta envia o código de terminação da série que calibra Rs.
out_ controle _terminação_paralela_[15:0]	Saída	Sinal de saída de 16 bits, com variando de 0 a 11. Este sinal se conecta à porta de controle de terminação paralela no buffer de entrada/saída. Esta porta envia o código de terminação paralela que calibra Rt.

Atribuições QSF

Os dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX têm as seguintes configurações Intel Quartus Prime relacionadas à terminação file (.qsf) atribuições:

• TERMINAÇÃO_DE_ENTRADA
• TERMINAÇÃO_DE_SAÍDA
• BLOCO_DE_CONTROLE_DE_TERMINAÇÃO
• GRUPO_RZQ

Atribuições QSF

Atribuição QSF	Detalhes
INPUT_TERMINATIONOUTPUT_TERMINATION	A atribuição de terminação de entrada/saída especifica o valor de terminação em ohm no pino em questão. Exampem:
	set_instance_assignment -nome INPUT_TERMINATION -para set_instance_assignment -nome OUTPUT_TERMINATION -para
	Para ativar as portas de terminação em série/paralelo, inclua essas atribuições, que especificam os valores de terminação em série e paralelo para os pinos. Certifique-se de conectar o controle de terminação em série e as portas de controle de terminação paralela do OCT Intel FPGA IP ao GPIO Intel FPGA IP. Exampem:
	set_instance_assignment -nome TERMINAÇÃO_DE_ENTRADA “PARALELO OHM COM CALIBRAÇÃO” -para set_instance_assignment -name OUTPUT_TERMINATION “SÉRIE OHM COM CALIBRAÇÃO” -para
TERMINATION_CONTROL_BLOCK	Direciona o Fitter para fazer a conexão adequada do bloco OCT desejado para os pinos especificados. Essa atribuição é útil quando os buffers de E/S não são explicitamente instanciados e você precisa associar os pinos a um bloco OCT específico. Exampem:
	set_instance_assignment -nome TERMINATION_CONTROL_BLOCK -para
GRUPO_RZQ	Esta atribuição é compatível apenas com os dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX. Esta atribuição cria um IP OCT sem modificar o RTL. O Fitter procura o nome do pino rzq na netlist. Caso o pino não exista, o Fitter cria o nome do pino junto com o IP da OCT e suas conexões correspondentes. Isso permite criar um grupo de pinos a serem calibrados por uma OCT existente ou não existente e o Fitter garante a legalidade do projeto. Exampem:
	set_instance_assignment -nome RZQ_GROUP -para

A terminação pode existir nos buffers de entrada e saída e, às vezes, simultaneamente. Existem dois métodos para associar grupos de pinos a um bloco OCT:

• Use uma atribuição .qsf para indicar qual pino (barramento) está associado a qual bloco OCT. Você pode usar o TERMINATION_CONTROL_BLOCK ou RZQ_GROUPassignment. A primeira atribuição associa um pino a uma OCT instanciada no RTL, enquanto a última associa o pino a uma OCT recém-criada sem modificar o RTL.
• Instancie as primitivas de buffer de E/S no nível superior e conecte-as aos blocos OCT apropriados.

Observação: Todos os bancos de E/S com o mesmo VCCIO podem compartilhar um bloco OCT, mesmo que esse banco de E/S específico tenha seu próprio bloco OCT. Você pode conectar qualquer número de pinos de E/S que suportem a terminação calibrada a um bloco OCT. Certifique-se de conectar E/S com configuração compatível a um bloco OCT. Você também deve garantir que o bloco OCT e suas E/Ss correspondentes tenham os mesmos valores de VCCIO e série ou terminação paralela. Com essas configurações, o Fitter coloca os blocos I/Os e OCT na mesma coluna. O software Intel Quartus Prime gera mensagens de alerta caso não haja nenhum pino conectado ao bloco.

Fluxo de migração IP para dispositivos Arria V, Cyclone V e Stratix V

O fluxo de migração de IP permite migrar o ALTOCT IP dos dispositivos Arria V, Cyclone V e Stratix V para o OCT Intel FPGA IP dos dispositivos Intel Stratix 10, Intel Arria 10 ou Intel Cyclone 10 GX. O fluxo de migração de IP configura o OCT IP para corresponder às configurações do ALTOCT IP, permitindo que você regenere o IP.

Observação: Este IP suporta o fluxo de migração de IP apenas no modo de calibração de OCT único. Se você estiver usando o modo de calibração dupla ou POD, não precisará migrar o IP.

Migrando seu ALTOCT IP para OCT Intel FPGA IP

Para migrar seu ALTOCT IP para OCT IP, siga estes passos

1. Abra seu ALTOCT IP no Catálogo IP.
2. Em Família de dispositivos selecionados atualmente, selecione Stratix 10, Arria 10 ou Cyclone 10 GX.
3. Clique em Concluir para abrir o IP da OCT no editor de parâmetros. O editor de parâmetros define as configurações de OCT IP semelhantes às configurações de ALTOCT IP.
4. Se houver configurações incompatíveis entre as duas, selecione novas configurações compatíveis.
5. Clique em Concluir para regenerar o IP.
6. Substitua sua instanciação ALTOCT IP em RTL pelo OCT IP.

Observação: Os nomes de porta IP OCT podem não corresponder aos nomes de porta IP ALTOCT. Portanto, simplesmente alterar o nome IP na instanciação não é suficiente.

OCT Intel FPGA IP Arquivos do guia do usuário

Se uma versão de núcleo de IP não estiver listada, aplica-se o guia do usuário da versão de núcleo de IP anterior.

Versão do núcleo IP	Guia do usuário
17.1	Guia do usuário Intel FPGA OCT IP Core

Histórico de revisão de documentos para OCT Intel FPGA IP Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
2019.07.03	19.2	19.1	Adicionado suporte para dispositivos Intel Stratix 10. Atualizados os seguintes nomes de IP: “Intel FPGA OCT” para “OCT Intel FPGA IP”  “Intel FPGA GPIO” para “GPIO Intel FPGA IP” Atualizado o sinal s2pload: Removido s2pload dos sinais de usuário disponíveis. Descrições atualizadas sobre o comportamento do sinal s2pload.

 

Data	Versão	Mudanças
Novembro de 2017	2017.11.06	Adicionado suporte para dispositivos Intel Cyclone 10 GX. Altera OCT IP core renomeado para Intel FPGA OCT IP core. Renomeado Qsys para Platform Designer. Texto atualizado para rebranding adicional da Intel.
Maio de 2017	2017.05.08	Renomeado como Intel.
Dezembro de 2015	2015.12.07	Instâncias alteradas de “mega function” para “IP core”. Instâncias alteradas de Quarto II para Quartus Prime. Várias edições de conteúdo e links para melhorar o estilo e a clareza.
Agosto de 2014	2014.08.18	Adicionadas informações sobre calibração de OCT no modo de usuário. Atualizados os sinais e parâmetros do núcleo IP: core_rzqin_export alterado para rzqin core_series_termination_control_export alterado para out_ controle de _series_termination[15:0] core_parallel_termination_control_export alterado para oct_ _parallel_termination_control[15:0]
Novembro de 2013	2013.11.29	Lançamento inicial.

EU IA: 683708
Versão: 2019.07.03

Documentos / Recursos

Intel OCT FPGA IP [pdf] Guia do Usuário OUTUBRO IP FPGA, OUTUBRO, FPGA IP

Referências

• Manual do usuário