Intel OCT FPGA IP

L'OCT Intel FPGA IP permette di calibre dinamicamente I / O cun riferimentu à una resistenza esterna. L'OCT IP migliurà l'integrità di u signale, riduce u spaziu di u bordu, è hè necessariu per cumunicà cù i dispositi esterni cum'è l'interfacce di memoria. L'IP OCT hè dispunibule per i dispositi Intel Stratix® 10, Intel Arria® 10 è Intel Cyclone® 10 GX. Sè vo migrete disinni da i dispositi Stratix V, Arria V è Cyclone V, avete bisognu di migrare l'IP. Per più dettagli, fate riferimentu à l'infurmazioni rilativi.

Information Related

• Migrazione di l'IP ALTOCT à l'IP OCT Intel FPGA a pagina 13
  • Fornisce i passi per migrà u vostru core IP ALTOCT à u core IP OCT.
• Terminazione dinamica calibrata in chip (ALTOCT) IP Core User Guide
  • Fornisce infurmazione nantu à u core IP ALTOCT.
• Introduzione à i Core IP Intel FPGA
  • Fornisce infurmazione generale nantu à tutti i nuclei IP Intel FPGA, cumprese a parametrizzazione, a generazione, l'aghjurnamentu è a simulazione di i nuclei IP.
• Creazione di scripts di simulazione IP indipendenti da a versione è Platform Designer
  • Crea script di simulazione chì ùn necessitanu micca aghjurnamenti manuali per u software o l'aghjurnamenti di versione IP.
• Best Practices di Gestione di Prughjetti
  • Linee guida per una gestione efficiente è portabilità di u vostru prughjettu è IP files.
• OCT Intel FPGA IP User Guide Archives a pagina 13
  • Fornisce una lista di guide d'utilizatore per e versioni precedenti di l'IP FPGA OCTIntel.

Funzioni IP OCT Intel FPGA

L'IP OCT supporta e seguenti funzioni

• Supportu per finu à 12 blocchi di terminazione in chip (OCT).
• Supportu per a terminazione di serie calibrata nantu à u chip (RS) è a terminazione parallela calibrata nantu à u chip (RT) nantu à tutti i pin I/O
• Valeurs de terminaison étalonnées de 25 Ω et 50 Ω
• Supportu per a calibrazione OCT in modalità di accensione è d'utilizatore

OCT Intel FPGA IP Overview

OCT IP Diagramma di livellu superiore

Questa figura mostra u diagramma di u primu livellu di l'OCT IP.

Cumpunenti IP OCT

Cumpunente	Descrizzione
pin RZQ	Pin à doppiu scopu. Quandu s'utilice cù OCT, u pin si cunnetta à una resistenza di riferimentu esterna per calculà i codici di calibrazione per implementà l'impedenza necessaria.
bloccu OCT	Genera è manda parole di codice di calibrazione à i blocchi di buffer I/O.
logica OCT	Riceve e parolle di codice di calibrazione in serie da u bloccu OCT è manda e parolle di codice di calibrazione in parallelu à i buffers.

Pin RZQ

Ogni bloccu OCT hà un pin RZQ.

• I pin RZQ sò pins dual-purpose. Se i pins ùn sò micca cunnessi à u bloccu OCT, pudete aduprà i pins cum'è pins I / O regularmente.
• Pins calibrated deve avè u listessu VCCIO voltage cum'è u bloccu OCT è u pin RZQ. I pins calibrati cunnessi à u listessu bloccu OCT deve avè i stessi valori di terminazione in serie è parallela.
• Pudete applicà limitazioni di locu nantu à i pin RZQ per determinà a piazza di u bloccu OCT perchè u pin RZQ pò esse cunnessu solu à u so bloccu OCT currispundente.

Bloccu OCT

U bloccu OCT hè un cumpunente chì genera codici di calibrazione per finisce l'I / O. Durante a calibrazione, l'OCT currisponde à l'impedenza vistu nantu à a resistenza esterna attraversu u portu rzqin. Allora, u bloccu OCT genera duie parole di codice di calibrazione di 16 bit - una parolla calibra a terminazione di a serie è l'altra parola calibra a terminazione parallela. Un bus dedicatu manda e parolle in serie à a logica OCT.

Lògica OCT

U bloccu OCT manda e parolle di codice di calibrazione in serie à a logica OCT attraversu i porti ser_data. U signale enser, quandu attivatu, specifica da quale bloccu OCT per leghje e parolle di codice di calibrazione. E parolle di codice di calibrazione sò allora buffered in a logica di shift serial to parallel. Dopu quì, u signale s2pload affirmeghja automaticamente di mandà e parolle di codice di calibrazione in parallelu à i buffer I / O. E parolle di codice di calibrazione attivanu o disattiveghjanu i transistori in u bloccu I / O, chì emularanu a resistenza di serie o parallela per currisponde à l'impedenza.

Interni di OCT Logic

OCT Intel FPGA IP Functional Description

Per risponde à e specificazioni di memoria DDR, i dispositivi Intel Stratix 10, Intel Arria 10 è Intel Cyclone 10 GX supportanu a terminazione di serie in chip (RS OCT) è a terminazione parallela in chip (RT OCT) per standard I/O uni-ended. OCT pò esse supportatu nantu à qualsiasi banca I/O. U VCCIO deve esse cumpatibile per tutti l'I / O in un determinatu bancu. In un Intel Stratix 10, Intel Arria 10, o Intel Cyclone 10 GX, ci hè un bloccu OCT in ogni banca I/O. Ogni bloccu OCT richiede una associazione cù una resistenza di riferimentu esterna di 240 Ω attraversu un pin RZQ.

U pin RZQ sparte u listessu suministru VCCIO cù u bancu I / O induve si trova u pin. Un pin RZQ hè un pin I / O doppiu funzione chì pudete aduprà cum'è un I / O regulare se ùn utilizate micca a calibrazione OCT. Quandu aduprate u pin RZQ per a calibrazione OCT, u pin RZQ cunnetta u bloccu OCT à a terra attraversu una resistenza esterna di 240 Ω. I seguenti figuri mostranu cumu l'OCT sò cunnessi in una sola colonna I / O (in una catena di margherita). Un OCT pò calibre un I/O chì appartene à qualsiasi banca, basta chì a banca hè in a stessa colonna è risponde à u vol.tage esigenze. Perchè ùn ci hè micca cunnessione trà e colonne, l'OCT pò esse spartutu solu se i pins appartenenu à a listessa colonna I / O di l'OCT.

OCT Cunnessioni Bank-to-Bank

Colonne I/O in Intel Quartus® Prime Pin Planner

Questa figura hè un example. U layout varieghja trà i diversi dispositivi Intel Stratix 10, Intel Arria 10 o Intel Cyclone 10 GX.

Interfacce di Modu Power-Up

L'OCT IP in modu di power-up hà duie interfacce principali

• Una interfaccia di input chì cunnetta u pad FPGA RZQ à u bloccu OCT
• Dui parole 16-bit output chì si cunnetta à i buffer I/O

Interfacce OCT

Modu d'utilizatore OCT

U modu d'utilizatore OCT opera in u listessu modu cum'è u modu OCT di power-up, cù l'aghjunzione di cuntrollu di l'utilizatori.

Segnali FSM

Questa figura mostra una macchina à stati finiti (FSM) in u core cuntrolla i signali d'utilizatori dedicati nantu à u bloccu OCT. L'FSM assicura chì u bloccu OCT calibre o manda parole di codice di cuntrollu cum'è a vostra dumanda.

U Fitter ùn deduce micca un OCT in modu d'utilizatore. Se vulete chì u vostru bloccu OCT utilizeghja a funzione OCT di u modu d'utilizatore, duvete generà l'IP OCT. Tuttavia, per via di limitazioni hardware, pudete aduprà solu un IP OCT in u modu d'utilizatore OCT in u vostru disignu.

Nota: Una sola IP OCT pò cuntrullà finu à 12 blocchi OCT.

U FSM furnisce i seguenti signali

• clock
• resettate
• s2pload
• calibration_busy
• calibration_shift_busy
• calibration_request

Nota: Questi signali sò dispunibuli solu in u modu d'utilizatore è micca in u modu di accensione.

Information Related

Segnali IP OCT Intel FPGA.
Fornisce più infurmazione nantu à i signali FSM.

Core FSM

FSM Flow

Stati FSM

Statu	Descrizzione
IDLE	Quandu stabilisce u vettore calibration_request, u FSM si move da u statu IDLE à u statu CAL. Mantene u vettore calibration_request à u so valore per dui cicli di clock. Dopu dui cicli di clock, u FSM cuntene una copia di u vettore. Duvete resettate u vettore per evità di riavvià u prucessu di calibrazione.
CAL	Duranti stu statu, l'FSM verifica quali bits in u vettore calibration_request sò stati affirmati è li serve. I blocchi OCT currispondenti cumincianu u prucessu di calibrazione chì dura circa 2,000 cicli di clock per compie. Dopu chì a calibrazione hè finita, u signale calibration_busy hè liberatu.
Verificate Mask bit	L'FSM verifica ogni bit in u vettore se u bit hè impostatu o micca.

Statu	Descrizzione
Shift Mask bit	Stu statu passa solu nantu à tutti i bits in u vettore finu à ch'ellu tocca un 1.
Scambio di serie	Stu statu manda in serie u codice di terminazione da u bloccu OCT à a logica di terminazione. Ci vole 32 cicli à compie u trasferimentu. Dopu ogni trasferimentu, l'FSM verifica per ogni bit pendente in u vettore è li serve in cunseguenza.
Aggiornamentu Pending Bit	U registru pendente cuntene bits chì currisponde à ogni bloccu OCT in l'OCT Intel FPGA IP. Stu statu aghjurnà u registru pendente resettandu a dumanda servita.
FATTU	Quandu u signale calibration_shift_busy hè deasserted, pudete affirmà chì s2pload affirmeghja automaticamente per trasferisce i novi codici di terminazione in i buffers. U signale s2pload afferma per almenu 25 ns. A causa di limitazioni hardware, ùn pudete micca dumandà una altra calibrazione finu à chì tutti i bits in calibration_shift_busy vettore sò bassi.

OCT Intel FPGA IP Design Example

L'IP OCT pò generà un disignu example chì currisponde à a listessa cunfigurazione scelta per l'IP. U disignu example hè un disignu simplice chì ùn hè micca destinatu à alcuna applicazione specifica. Pudete aduprà u disignu example cum'è un riferimentu nantu à cumu per instantiate l'IP. Per generà u disignu example files, accende u Generate Exampl'opzione Design in a finestra di dialogu Generazione durante a generazione IP.

Nota: L'IP OCT ùn sustene micca a generazione VHDL.

• U software genera u _example_design directory inseme cù l'IP, induve hè u nome di u vostru IP.
• U _exampu repertoriu le_design cuntene i scripts make_qii_design.tcl.
• U .qsys files sò per usu internu durante u disignu exampa generazione solu. Ùn pudete micca edità files.

Generazione di l'Intel Quartus® Prime Design Example

U script make_qii_design.tcl genera un disignu sintetizzabile example cù un prughjettu Intel Quartus® Prime, prontu per a compilazione. Per generà un disignu sintetizzabile example, seguitate sti passi.

1. Dopu avè generatu l'IP inseme cù u disignu example files, eseguite u script seguente à u prompt di cumanda: quartus_sh -t make_qii_design.tcl.
2. Se vulete specificà un dispositivu esatta per utilizà, utilizate u cumandimu seguente: quartus_sh -t make_qii_design.tcl .

U script genera un repertoriu qii chì cuntene u prughjettu ed_synth.qpf file. Pudete apre è compilà stu prughjettu in u software Intel Quartus Prime.

OCT Intel FPGA IP Referenze

OCT Intel FPGA IP Parameter Settings

Paràmetri IP OCT

Nome	Valore	Descrizzione
Numero di blocchi OCT	1 à 12	Specifica u numeru di blocchi OCT da esse generati. U valore predeterminatu hè 1.
Aduprà nomi di portu cumpatibili in retrocede	On Off	Verificate questu per utilizà nomi legacy di primu livellu cumpatibili cù l'IP ALTOCT. Stu paràmetru hè disattivatu per difettu.
Modu OCT	Power up User	Specifica se l'OCT hè cuntrullabile da l'utilizatori o micca. U valore predeterminatu hè Power-up.
bloccu OCT x modu di calibrazione	Single Doppiu POD	Specifica u modu di calibrazione per l'OCT. X currisponde à u numeru di u bloccu OCT. U valore predeterminatu hè Single.

Segnali IP OCT Intel FPGA

Segnali d'interfaccia d'ingressu

Signal Name	Direzzione	Descrizzione
rzqin	Input	Cunnessione di input da u pad RZQ à u bloccu OCT. U pad RZQ hè cunnessu à una resistenza esterna. U bloccu OCT usa l'impedenza cunnessa à u portu rzqin cum'è riferimentu per generà u codice di calibrazione. Stu signalu hè dispunibule per i modi di putenza è d'utilizatori.
clock	Input	Input clock per u modu d'utilizatore OCT. U clock deve esse 20 MHz o menu.
resettate	Input	Segnale di reset di input. Reset hè sincronu.
calibration_request	Input	Vettore di input per [NUMBER_OF_OCT:0]. Ogni bit currisponde à un bloccu OCT. Quandu un bit hè stabilitu à 1, l'OCT currispundente calibrate, poi cambia in serie a parolla di codice in u bloccu logicu di terminazione. A dumanda deve esse tenuta per dui cicli di clock. A causa di limitazioni hardware, duvete aspittà finu à chì u vettore calibration_shift_busy sia zero finu à chì una altra dumanda hè emessa; altrimenti a vostra dumanda ùn serà micca trattata.
calibration_shift_busy	Output	Vettore di output per [NUMBER_OF_OCT: 0] chì indica quale bloccu OCT hè attualmente travagliatu nantu à a calibrazione è u cambiamentu di i codici di terminazione à u bloccu logicu di terminazione. Quandu un bit hè 1, indica chì un bloccu OCT hè calibratu è trasfurmà a parolla di codice à u bloccu logicu di terminazione.
calibration_busy	Output	Vettore di output per [NUMBER_OF_OCT:0] chì indica quale bloccu OCT hè attualmente travagliatu nantu à a calibrazione. Quandu un bit hè 1, indica chì un bloccu OCT hè calibratu
oct_ _controlu_terminazione_serie[15:0]	Output	Segnale di output 16-bit, cù chì varieghja da 0 à 11. Stu signale cunnetta à u portu di cuntrollu di a terminazione di a serie nantu à u buffer di input / output. Stu portu manda u codice di terminazione di a serie chì calibra Rs.
oct_ cuntrollu _terminazione_parallela[15:0]	Output	Segnale di output 16-bit, cù chì varieghja da 0 à 11. Stu signale cunnetta à u portu di cuntrollu di terminazione parallela in u buffer di input / output. Stu portu manda u codice di terminazione parallela chì calibra Rt.

Assegnazioni QSF

I dispositi Intel Stratix 10, Intel Arria 10 è Intel Cyclone 10 GX anu e seguenti paràmetri Intel Quartus Prime in relazione à a terminazione file (.qsf) assignazioni:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

Assegnazioni QSF

Assignazione QSF	Dettagli
INPUT_TERMINATION OUTPUT_TERMINATION	L'assignazione di terminazione input/output specifica u valore di terminazione in ohm nantu à u pin in quistione. ExampLe:
	set_instance_assignment -name INPUT_TERMINATION - à set_instance_assignment -name OUTPUT_TERMINATION - à
	Per attivà i porti di terminazione di serie / paralleli, includenu queste assignazioni, chì specificanu i valori di terminazione serie è parallela per i pin. Assicuratevi di cunnette u cuntrollu di terminazione di serie è i porti di cuntrollu di terminazione parallela da l'OCT Intel FPGA IP à l'IP GPIO Intel FPGA. ExampLe:
	set_instance_assignment -name INPUT_TERMINATION "PARALLEL OHM CU CALIBRAZIONE” -à set_instance_assignment -name OUTPUT_TERMINATION "SERIES OHM CU CALIBRAZIONE” -à
TERMINATION_CONTROL_BL OCK	Dirige u Fitter per fà a cunnessione curretta da u bloccu OCT desideratu à i pins specificati. Questa assignazione hè utile quandu i buffer I / O ùn sò micca esplicitamente instanziati è avete bisognu di associà i pin cù un bloccu OCT specificu. ExampLe:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK - à
RZQ_GROUP	Questa assignazione hè supportata solu in i dispositi Intel Stratix 10, Intel Arria 10 è Intel Cyclone 10 GX. Questa assignazione crea un IP OCT senza mudificà u RTL. U Fitter cerca u nome di pin rzq in a netlist. Se u pin ùn esiste micca, u Fitter crea u nome di pin cù l'IP OCT è e so cunnessione currispundenti. Questu permette di creà un gruppu di pins per esse calibrati da un OCT esistenti o micca esistenti è u Fitter assicura a legalità di u disignu. ExampLe:
	set_instance_assignment -name RZQ_GROUP - à

A terminazione pò esse in i buffer di input è output, è à volte simultaneamente. Ci hè dui metudi per associà gruppi di pin cù un bloccu OCT:

• Aduprate un .qsf assignment per indicà chì pin (bus) hè assuciatu cù quale bloccu OCT. Pudete aduprà l'assignazione TERMINATION_CONTROL_BLOCK o RZQ_GROUP. L'antica assignazione associa un pin cù un OCT instanziatu in u RTL mentre chì l'ultimu associa u pin cù un OCT novu creatu senza mudificà l'RTL.
• Instanziate i primitivi di buffer I / O à u livellu superiore è cunnettali à i blocchi OCT appropritati.

Nota: Tutti i banche I/O cù u stessu VCCIO ponu sparte un bloccu OCT ancu s'è quellu bancu I/O particulari hà u so propiu bloccu OCT. Pudete cunnette ogni numeru di pin I / O chì supportanu a terminazione calibrata à un bloccu OCT. Assicuratevi di cunnette I / O cun cunfigurazione cumpatibile à un bloccu OCT. Avete ancu assicurà chì u bloccu OCT è i so I / O currispondenti anu u stessu VCCIO è i valori di terminazione in serie o parallele. Cù questi paràmetri, u Fitter mette i blocchi I/O è OCT in a listessa colonna. U software Intel Quartus Prime genera messagi d'avvertimentu se ùn ci hè micca pin cunnessu à u bloccu.

Flussu di migrazione IP per i dispositi Arria V, Cyclone V è Stratix V

U flussu di migrazione IP permette di migrà l'IP ALTOCT di i dispositi Arria V, Cyclone V è Stratix V à l'OCT Intel FPGA IP di Intel Stratix 10, Intel Arria 10, o Intel Cyclone 10 GX. U flussu di migrazione IP cunfigurà l'IP OCT per currisponde à i paràmetri di l'IP ALTOCT, chì vi permette di rigenerate l'IP.

Nota: Questa IP supporta u flussu di migrazione IP solu in modu di calibrazione OCT unicu. Sè vo aduprate u modu di calibrazione doppia o POD, ùn avete micca bisognu di migrà l'IP.

Migrazione di u vostru ALTOCT IP à l'OCT Intel FPGA IP

Per migrà a vostra IP ALTOCT à l'IP OCT, seguite questi passi

1. Aprite u vostru ALTOCT IP in u Catalogu IP.
2. In a famiglia di dispositivi attualmente selezziunati, selezziunate Stratix 10, Arria 10, o Cyclone 10 GX.
3. Cliccate Finish per apre l'IP OCT in l'editore di paràmetri. L'editore di paràmetri configura i paràmetri IP OCT simili à i paràmetri IP ALTOCT.
4. Se ci sò paràmetri incompatibili trà i dui, selezziunate novi paràmetri supportati.
5. Cliccate Finish per rigenerate l'IP.
6. Sustituite a vostra istanza IP ALTOCT in RTL cù l'IP OCT.

Nota: I nomi di portu IP OCT ùn ponu micca currispondenu à i nomi di portu IP ALTOCT. Dunque, solu cambià u nome IP in l'istanciazione ùn hè micca abbastanza.

OCT Intel FPGA IP User Guide Archives

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

Versione IP Core	Guida d'usu
17.1	Intel FPGA OCT IP Core User Guide

Storia di Revisione di Documentu per OCT Intel FPGA IP User Guide

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2019.07.03	19.2	19.1	Supportu aghjuntu per i dispositi Intel Stratix 10. Aghjurnatu i seguenti nomi IP: "Intel FPGA OCT" à "OCT Intel FPGA IP"  "Intel FPGA GPIO" à "GPIO Intel FPGA IP" Aghjurnatu u signale s2pload: Eliminatu s2pload da i signali di l'utilizatori dispunibili. Descrizzione aghjurnata in quantu à u cumpurtamentu di u signale s2pload.

 

Data	Versione	Cambiamenti
nuvembre 2017	2017.11.06	Aghjunghje supportu per i dispositi Intel Cyclone 10 GX. Rinominatu core Altera OCT IP in core Intel FPGA OCT IP. Rinominatu Qsys à Platform Designer. Testu aghjurnatu per un rebranding Intel supplementu.
maghju 2017	2017.05.08	Rebranded cum'è Intel.
dicembre 2015	2015.12.07	L'istanze cambiate di "mega funzione" à "core IP". L'istanze cambiate Quartus II à Quartus Prime. Diversi editi à u cuntenutu è i ligami per migliurà u stile è a chiarità.
Aostu, 2014	2014.08.18	Aghjunghjite infurmazione nantu à a calibrazione OCT in u modu d'utilizatore. Aghjurnatu i signali è i paràmetri di core IP: core_rzqin_export cambiatu in rzqin core_series_termination_control_export cambiatu à oct_ _controlu_terminazione_serie[15:0] core_parallel_termination_control_export cambiatu à oct_ _parallel_termination_control[15:0]
nuvembre 2013	2013.11.29	Liberazione iniziale.

ID: 683708
Versione: 2019.07.03

Documenti / Risorse

Intel OCT FPGA IP [pdfGuida di l'utente OCT FPGA IP, OCT, FPGA IP

Referenze

• Manuale d'usu