intel OCT FPGA IP

OCT Intel FPGA IP omogućuje vam dinamičku kalibraciju I/O u odnosu na vanjski otpornik. OCT IP poboljšava integritet signala, smanjuje prostor na ploči i neophodan je za komunikaciju s vanjskim uređajima kao što su memorijska sučelja. OCT IP dostupan je za uređaje Intel Stratix® 10, Intel Arria® 10 i Intel Cyclone® 10 GX. Ako migrirate dizajne sa Stratix V, Arria V i Cyclone V uređaja, trebate migrirati IP. Za više pojedinosti pogledajte povezane informacije.

Povezane informacije

• Migracija vašeg ALTOCT IP-a na OCT Intel FPGA IP na stranici 13
  • Pruža korake za migraciju vaše ALTOCT IP jezgre na OCT IP jezgru.
• Korisnički priručnik za dinamički kalibrirani završetak na čipu (ALTOCT).
  • Pruža informacije o ALTOCT IP jezgri.
• Uvod u Intel FPGA IP jezgre
  • Pruža opće informacije o svim Intel FPGA IP jezgrama, uključujući parametriranje, generiranje, nadogradnju i simulaciju IP jezgri.
• Stvaranje simulacijskih skripti IP-a i dizajnera platforme neovisnih o verziji
  • Izradite simulacijske skripte koje ne zahtijevaju ručna ažuriranja za nadogradnju softvera ili IP verzije.
• Najbolje prakse upravljanja projektima
  • Smjernice za učinkovito upravljanje i prenosivost vašeg projekta i IP-a files.
• Arhiva OCT Intel FPGA IP korisničkog vodiča na stranici 13
  • Pruža popis korisničkih vodiča za prethodne verzije OCTIntel FPGA IP.

OCT Intel FPGA IP značajke

OCT IP podržava sljedeće značajke

• Podrška za do 12 završetaka na čipu (OCT) blokova
• Podrška za kalibrirani serijski završetak na čipu (RS) i kalibrirani paralelni završetak na čipu (RT) na svim I/O pinovima
• Kalibrirane vrijednosti završetka od 25 Ω i 50 Ω
• Podrška za OCT kalibraciju u načinu rada za uključivanje i korisničkom načinu rada

OCT Intel FPGA IP Overview

OCT IP dijagram najviše razine

Ova slika prikazuje dijagram najviše razine OCT IP-a.

OCT IP komponente

komponenta	Opis
RZQ igla	Igla s dvostrukom namjenom. Kada se koristi s OCT-om, pin se spaja na vanjski referentni otpornik za izračunavanje kalibracijskih kodova za implementaciju potrebne impedancije.
OCT blok	Generira i šalje kalibracijske kodne riječi u I/O međuspremnike.
OCT logika	Prima kalibracijske kodne riječi serijski iz OCT bloka i šalje kalibracijske kodne riječi paralelno međuspremnicima.

RZQ Pin

Svaki OCT blok ima jedan RZQ pin.

• RZQ igle su dvonamjenske igle. Ako pinovi nisu spojeni na OCT blok, možete ih koristiti kao obične I/O pinove.
• Kalibrirani pinovi moraju imati isti VCCIO voltage kao OCT blok i RZQ pin. Kalibrirani pinovi spojeni na isti OCT blok moraju imati iste vrijednosti serijskog i paralelnog završetka.
• Možete primijeniti ograničenja lokacije na RZQ pinove kako biste odredili položaj OCT bloka jer se RZQ pin može spojiti samo na odgovarajući OCT blok.

OCT blok

OCT blok je komponenta koja generira kalibracijske kodove za prekid I/O-a. Tijekom kalibracije, OCT odgovara impedanciji koja se vidi na vanjskom otporniku kroz priključak rzqin. Zatim, OCT blok generira dvije 16-bitne kalibracijske kodne riječi — jedna riječ kalibrira završetak serije, a druga riječ kalibrira paralelni završetak. Namjenska sabirnica šalje riječi serijski u OCT logiku.

OCT logika

OCT blok šalje kalibracijske kodne riječi serijski u OCT logiku kroz portove ser_data. Enser signal, kada se aktivira, specificira iz kojeg OCT bloka treba pročitati kalibracijske kodne riječi. Riječi koda za kalibraciju zatim se spremaju u međuspremnik u logiku serijskog u paralelni prijenos. Nakon toga, signal s2pload automatski potvrđuje slanje kalibracijskih kodnih riječi paralelno u I/O međuspremnike. Kalibracijske kodne riječi aktiviraju ili deaktiviraju tranzistore u I/O bloku, koji će emulirati serijski ili paralelni otpor kako bi odgovarao impedanciji.

Unutarnje komponente OCT logike

OCT Intel FPGA IP funkcionalni opis

Kako bi zadovoljili specifikaciju DDR memorije, uređaji Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX podržavaju serijski završetak na čipu (RS OCT) i paralelni završetak na čipu (RT OCT) za jednostrane I/O standarde. OCT može biti podržan na bilo kojoj I/O banci. VCCIO mora biti kompatibilan za sve I/O u određenoj banci. U uređaju Intel Stratix 10, Intel Arria 10 ili Intel Cyclone 10 GX postoji jedan OCT blok u svakoj I/O banci. Svaki OCT blok zahtijeva povezivanje s vanjskim referentnim otpornikom od 240 Ω preko RZQ pina.

RZQ pin dijeli isto VCCIO napajanje s I/O bankom u kojoj se nalazi pin. RZQ pin je I/O pin s dvostrukom funkcijom koji možete koristiti kao obični I/O ako ne koristite OCT kalibraciju. Kada koristite RZQ pin za OCT kalibraciju, RZQ pin povezuje OCT blok s masom preko vanjskog otpornika od 240 Ω. Sljedeće slike pokazuju kako su OCT-ovi povezani u jedan I/O stupac (u nizu). OCT može kalibrirati I/O koji pripada bilo kojoj banci, pod uvjetom da je banka u istom stupcu i ispunjava vol.tage zahtjevi. Budući da nema veza između stupaca, OCT se može dijeliti samo ako pinovi pripadaju istom I/O stupcu OCT-a.

OCT veze između banaka i banaka

I/O stupci u Intel Quartus® Prime Pin Planneru

Ova figura je bivšaample. Raspored se razlikuje između različitih Intel Stratix 10, Intel Arria 10 ili Intel Cyclone 10 GX uređaja.

Sučelja Power-Up Mode

OCT IP u načinu uključivanja ima dva glavna sučelja

• Jedno ulazno sučelje koje povezuje FPGA RZQ podlogu s OCT blokom
• Dvije 16-bitne izlazne riječi koje se povezuju na I/O međuspremnike

OCT sučelja

Korisnički način OCT

Korisnički način rada OCT radi na isti način kao OCT način rada za uključivanje, uz dodatnu mogućnost upravljanja od strane korisnika.

FSM signali

Ova slika prikazuje konačni stroj (FSM) u jezgri koji kontrolira namjenske korisničke signale na OCT bloku. FSM osigurava da OCT blok kalibrira ili šalje kontrolne kodne riječi prema vašem zahtjevu.

Postavljač ne izvodi OCT korisničkog načina rada. Ako želite da vaš OCT blok koristi OCT značajku korisničkog načina rada, morate generirati OCT IP. Međutim, zbog hardverskih ograničenja, možete koristiti samo jedan OCT IP u OCT korisničkom načinu rada u svom dizajnu.

Bilješka: Jedan OCT IP može kontrolirati do 12 OCT blokova.

FSM daje sljedeće signale

• sat
• resetirati
• s2pload
• kalibracija_zauzeta
• kalibracijski_pomak_zauzet
• kalibracijski_zahtjev

Bilješka: Ovi signali su dostupni samo u korisničkom načinu rada, a ne u načinu uključivanja.

Povezane informacije

OCT Intel FPGA IP signali.
Pruža više informacija o FSM signalima.

Jezgreni FSM

FSM tok

države FSM-a

Stanje	Opis
PRAZAN RAD	Kada postavite vektor calibration_request, FSM se pomiče iz stanja IDLE u stanje CAL. Zadržite vektor calibration_request na njegovoj vrijednosti dva takta. Nakon dva takta, FSM sadrži kopiju vektora. Morate resetirati vektor kako biste izbjegli ponovno pokretanje procesa kalibracije.
KAL	Tijekom ovog stanja, FSM provjerava koji su bitovi u vektoru calibration_request postavljeni i servisira ih. Odgovarajući OCT blokovi započinju proces kalibracije za koji je potrebno oko 2,000 ciklusa takta. Nakon završetka kalibracije, otpušta se signal calibration_busy.
Provjerite bit maske	FSM provjerava svaki bit u vektoru je li bit postavljen ili ne.

Stanje	Opis
Bit maske pomaka	Ovo stanje jednostavno prelazi preko svih bitova u vektoru dok ne dođe do 1.
Pomak serije	Ovo stanje serijski šalje terminacijski kod iz OCT bloka u terminacijsku logiku. Za dovršetak prijenosa potrebna su 32 ciklusa. Nakon svakog prijenosa, FSM provjerava sve bitove na čekanju u vektoru i servisira ih u skladu s tim.
Bit na čekanju ažuriranja	Registar na čekanju sadrži bitove koji odgovaraju svakom OCT bloku u OCT Intel FPGA IP-u. Ovo stanje ažurira registar na čekanju resetiranjem servisiranog zahtjeva.
GOTOVO	Kada se poništi signal calibration_shift_busy, možete potvrditi da s2pload automatski potvrđuje prijenos novih kodova završetka u međuspremnike. Signal s2pload traje najmanje 25 ns. Zbog hardverskih ograničenja ne možete zatražiti drugu kalibraciju dok svi bitovi nisu spremni calibration_shift_busy vektor su niske.

OCT Intel FPGA IP dizajn Example

OCT IP može generirati dizajn exampdatoteka koja odgovara istoj konfiguraciji odabranoj za IP. Dizajn prample je jednostavan dizajn koji ne cilja nijednu specifičnu primjenu. Možete koristiti dizajn example kao referenca o tome kako instancirati IP. Za generiranje dizajna nprample files, uključite Generate Example Design opcija u dijaloškom okviru Generation tijekom IP generacije.

Bilješka: OCT IP ne podržava VHDL generiranje.

• Softver generira _example_design imenik zajedno s IP-om, gdje je naziv vaše IP adrese.
• The _exampdirektorij le_design sadrži skripte make_qii_design.tcl.
• .qsys files su za internu upotrebu tijekom projektiranja nprample generacije. Ne možete uređivati files.

Generiranje Intel Quartus® Prime Design Example

Skripta make_qii_design.tcl generira dizajn koji se može sintetizirati nprampzajedno s projektom Intel Quartus® Prime, spreman za kompilaciju. Za generiranje dizajna koji se može sintetizirati nprample, slijedite ove korake.

1. Nakon generiranja IP-a zajedno s dizajnom example files, pokrenite sljedeću skriptu na naredbenom retku: quartus_sh -t make_qii_design.tcl.
2. Ako želite navesti točan uređaj koji ćete koristiti, koristite sljedeću naredbu: quartus_sh -t make_qii_design.tcl .

Skripta generira qii direktorij koji sadrži projekt ed_synth.qpf file. Ovaj projekt možete otvoriti i kompajlirati u softveru Intel Quartus Prime.

OCT Intel FPGA IP reference

OCT Intel FPGA IP postavke parametara

OCT IP parametri

Ime	Vrijednost	Opis
Broj OCT blokova	1 do 12	Određuje broj OCT blokova koji će se generirati. Zadana vrijednost je 1.
Koristite nazive portova kompatibilne s prethodnim verzijama	On Isključeno	Označite ovo za korištenje naslijeđenih imena najviše razine kompatibilnih s ALTOCT IP-om. Ovaj parametar je prema zadanim postavkama onemogućen.
OCT način rada	Uključite napajanje Korisnik	Određuje može li OCT kontrolirati korisnik ili ne. Zadana vrijednost je Uključivanje.
OCT blok x način kalibracije	Singl Dvostruko POD	Određuje način kalibracije za OCT. X odgovara broju OCT bloka. Zadana vrijednost je Singl.

OCT Intel FPGA IP signali

Ulazni signali sučelja

Naziv signala	Smjer	Opis
rzqin	Ulazni	Ulazna veza od RZQ jastučića do OCT bloka. RZQ jastučić spojen je na vanjski otpornik. OCT blok koristi impedanciju spojenu na rzqin priključak kao referencu za generiranje kalibracijskog koda. Ovaj signal je dostupan za uključivanje i korisnički način rada.
sat	Ulazni	Ulazni sat za korisnički način OCT. Takt mora biti 20 MHz ili manje.
resetirati	Ulazni	Ulazni signal resetiranja. Resetiranje je sinkrono.
kalibracijski_zahtjev	Ulazni	Ulazni vektor za [NUMBER_OF_OCT:0]. Svaki bit odgovara OCT bloku. Kada je bit postavljen na 1, odgovarajući OCT kalibrira, zatim serijski pomiče kodnu riječ u završni logički blok. Zahtjev se mora zadržati dva ciklusa sata. Zbog ograničenja hardvera, morate pričekati dok vektor calibration_shift_busy ne bude nula dok se ne izda drugi zahtjev; inače vaš zahtjev neće biti obrađen.
kalibracijski_pomak_zauzet	Izlaz	Izlazni vektor za [NUMBER_OF_OCT:0] koji pokazuje koji OCT blok trenutno radi na kalibraciji i prebacuje kodove završetka na logički blok završetka. Kada je bit 1, to označava da se OCT blok kalibrira i prebacuje kodnu riječ na logički blok završetka.
kalibracija_zauzeta	Izlaz	Izlazni vektor za [NUMBER_OF_OCT:0] koji pokazuje koji OCT blok trenutno radi na kalibraciji. Kada je bit 1, to znači da se OCT blok kalibrira
lis_ _series_termination control [15:0]	Izlaz	16-bitni izlazni signal, sa u rasponu od 0 do 11. Ovaj signal povezuje se s kontrolnim priključkom završetka serije na ulazno/izlaznom međuspremniku. Ovaj priključak šalje kod završetka serije koji kalibrira Rs.
lis_ _kontrola_paralelnog_završetka[15:0]	Izlaz	16-bitni izlazni signal, sa u rasponu od 0 do 11. Ovaj signal povezuje se s kontrolnim priključkom paralelnog završetka na ulazno/izlaznom međuspremniku. Ovaj port šalje kod paralelnog završetka koji kalibrira Rt.

QSF zadaci

Uređaji Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX imaju sljedeće Intel Quartus Prime postavke povezane s završetkom file (.qsf) dodjele:

• INPUT_TERMINATION
• IZLAZNA_TERMINACIJA
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF zadaci

QSF Zadatak	pojedinosti
INPUT_TERMINATION OUTPUT_TERMINATION	Dodjela završetka ulaza/izlaza određuje vrijednost završetka u ohmima na dotičnom pinu. Exampono:
	set_instance_assignment -name INPUT_TERMINATION -do set_instance_assignment -name OUTPUT_TERMINATION -do
	Da biste omogućili priključke serijskog/paralelnog završetka, uključite ove dodjele, koje određuju vrijednosti serijskog i paralelnog završetka za pinove. Obavezno spojite portove kontrole serijskog završetka i paralelne kontrole završetka s OCT Intel FPGA IP na GPIO Intel FPGA IP. Exampono:
	set_instance_assignment -name INPUT_TERMINATION “PARALELNO OHM S KALIBRACIJOM” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM S KALIBRACIJOM” -to
TERMINATION_CONTROL_BL OK	Usmjerava montera da napravi odgovarajuću vezu od željenog OCT bloka do navedenih pinova. Ova dodjela je korisna kada I/O međuspremnici nisu eksplicitno instancirani i morate pridružiti pinove s određenim OCT blokom. Exampono:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -do
RZQ_GROUP	Ova dodjela je podržana samo u uređajima Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX. Ovo dodjeljivanje stvara OCT IP bez mijenjanja RTL-a. Monter traži naziv pina rzq na popisu mreža. Ako pin ne postoji, Monter stvara naziv pina zajedno s OCT IP-om i njegovim odgovarajućim vezama. To vam omogućuje da stvorite grupu pinova koje će kalibrirati postojeći ili nepostojeći OCT, a monter osigurava zakonitost dizajna. Exampono:
	set_instance_assignment -naziv RZQ_GROUP -do

Prekid može postojati na ulaznim i izlaznim međuspremnicima, a ponekad i istovremeno. Postoje dvije metode za pridruživanje grupa pinova s ​​OCT blokom:

• Upotrijebite .qsf dodjelu da označite koji je pin (sabirnica) povezan s kojim OCT blokom. Možete koristiti dodjelu TERMINATION_CONTROL_BLOCK ili RZQ_GROUP. Prva dodjela povezuje pin s OCT-om instanciranim u RTL-u, dok potonja povezuje pin s novostvorenim OCT-om bez modificiranja RTL-a.
• Instancirajte primitive I/O međuspremnika na najvišoj razini i povežite ih s odgovarajućim OCT blokovima.

Bilješka: Sve I/O banke s istim VCCIO-om mogu dijeliti jedan OCT blok čak i ako ta određena I/O banka ima vlastiti OCT blok. Možete spojiti bilo koji broj I/O pinova koji podržavaju kalibrirani završetak na OCT blok. Provjerite jeste li povezali I/O s kompatibilnom konfiguracijom na OCT blok. Također morate osigurati da OCT blok i njegovi odgovarajući I/O-i imaju iste vrijednosti VCCIO i serijskog ili paralelnog završetka. S ovim postavkama, monter postavlja I/Os i OCT blok u isti stupac. Softver Intel Quartus Prime generira poruke upozorenja ako nijedna igla nije spojena na blok.

Tijek IP migracije za Arria V, Cyclone V i Stratix V uređaje

Tijek migracije IP-a omogućuje vam da migrirate ALTOCT IP uređaja Arria V, Cyclone V i Stratix V na OCT Intel FPGA IP uređaja Intel Stratix 10, Intel Arria 10 ili Intel Cyclone 10 GX. Tijek migracije IP-a konfigurira OCT IP tako da odgovara postavkama ALTOCT IP-a, što vam omogućuje ponovno generiranje IP-a.

Bilješka: Ovaj IP podržava tijek migracije IP-a samo u načinu jednog OCT kalibriranja. Ako koristite dvostruki ili POD način kalibracije, ne morate migrirati IP.

Migracija vašeg ALTOCT IP-a na OCT Intel FPGA IP

Da biste premjestili svoj ALTOCT IP na OCT IP, slijedite ove korake

1. Otvorite svoj ALTOCT IP u IP katalogu.
2. U trenutno odabranoj obitelji uređaja odaberite Stratix 10, Arria 10 ili Cyclone 10 GX.
3. Kliknite Završi da otvorite OCT IP u uređivaču parametara. Uređivač parametara konfigurira OCT IP postavke slične ALTOCT IP postavkama.
4. Ako između te dvije postavke postoje neke nekompatibilne postavke, odaberite nove podržane postavke.
5. Kliknite Završi za ponovno generiranje IP-a.
6. Zamijenite svoju ALTOCT IP instanciju u RTL-u s OCT IP-om.

Bilješka: Imena OCT IP portova možda neće odgovarati nazivima ALTOCT IP portova. Stoga jednostavno mijenjanje IP imena u instanciji nije dovoljno.

Arhiva OCT Intel FPGA IP korisničkog vodiča

Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

IP Core verzija	Upute za korištenje
17.1	Korisnički priručnik za Intel FPGA OCT IP Core

Povijest revizija dokumenta za OCT Intel FPGA IP korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2019.07.03	19.2	19.1	Dodana podrška za Intel Stratix 10 uređaje. Ažurirana su sljedeća IP imena: "Intel FPGA OCT" u "OCT Intel FPGA IP"  "Intel FPGA GPIO" u "GPIO Intel FPGA IP" Ažuriran s2pload signal: Uklonjen s2pload iz dostupnih korisničkih signala. Ažurirani opisi koji se odnose na ponašanje signala s2pload.

 

Datum	Verzija	Promjene
studeni 2017	2017.11.06	Dodana podrška za Intel Cyclone 10 GX uređaje. Preimenovana je Altera OCT IP jezgra u Intel FPGA OCT IP jezgra. Qsys je preimenovan u Platform Designer. Ažurirani tekst za dodatnu promjenu robne marke Intel.
svibnja 2017	2017.05.08	Preimenovan u Intel.
prosinac 2015	2015.12.07	Promijenjene instance "mega funkcije" u "IP jezgra". Promijenjene instance od Quartus II do Quartus Prime. Razna uređivanja sadržaja i poveznica za poboljšanje stila i jasnoće.
kolovoza 2014	2014.08.18	Dodane informacije o OCT kalibraciji u korisničkom načinu rada. Ažurirani IP jezgreni signali i parametri: core_rzqin_export promijenjen u rzqin core_series_termination_control_export promijenjen u lis_ _series_termination control [15:0] core_parallel_termination_control_export promijenjen u oct_ _paralelna_kontrola_završetka[15:0]
studeni 2013	2013.11.29	Početno izdanje.

ID: 683708
Verzija: 2019.07.03

Dokumenti / Resursi

intel OCT FPGA IP [pdf] Korisnički priručnik OCT FPGA IP, OCT, FPGA IP

Reference

• korisnički priručnik