интел ОЦТ ФПГА ИП

ОЦТ Интел ФПГА ИП вам омогућава да динамички калибришете И/О у односу на екстерни отпорник. ОЦТ ИП побољшава интегритет сигнала, смањује простор на плочи и неопходан је за комуникацију са спољним уређајима као што су меморијски интерфејси. ОЦТ ИП је доступан за Интел Стратик® 10, Интел Арриа® 10 и Интел Цицлоне® 10 ГКС уређаје. Ако мигрирате дизајне са уређаја Стратик В, Арриа В и Цицлоне В, потребно је да мигрирате ИП. За више детаља погледајте повезане информације.

Повезане информације

• Миграција ваше АЛТОЦТ ИП адресе на ОЦТ Интел ФПГА ИП на страници 13
  • Пружа кораке за миграцију вашег АЛТОЦТ ИП језгра на ОЦТ ИП језгро.
• Кориснички водич за динамичко калибрисано затварање на чипу (АЛТОЦТ) ИП језгра
  • Пружа информације о АЛТОЦТ ИП језгру.
• Увод у Интел ФПГА ИП језгра
  • Пружа опште информације о свим Интел ФПГА ИП језграма, укључујући параметрирање, генерисање, надоградњу и симулацију ИП језгара.
• Креирање скрипти за симулацију ИП-а и дизајнера платформе независних од верзије
  • Креирајте скрипте за симулацију које не захтевају ручно ажурирање софтвера или надоградње ИП верзије.
• Најбоље праксе управљања пројектима
  • Смернице за ефикасно управљање и преносивост вашег пројекта и ИП files.
• Архива ОЦТ Интел ФПГА ИП корисничког водича на страници 13
  • Пружа листу корисничких водича за претходне верзије ОЦТИнтел ФПГА ИП.

ОЦТ Интел ФПГА ИП карактеристике

ОЦТ ИП подржава следеће функције

• Подршка за до 12 блокова завршетака на чипу (ОЦТ).
• Подршка за калибрисани серијски завршетак на чипу (РС) и калибрисани паралелни завршетак на чипу (РТ) на свим И/О пиновима
• Калибрисане вредности завршетка од 25 Ω и 50 Ω
• Подршка за ОЦТ калибрацију у режимима укључивања и корисника

ОЦТ Интел ФПГА ИП Оверview

ОЦТ ИП дијаграм највишег нивоа

Ова слика приказује дијаграм највишег нивоа ОЦТ ИП-а.

ОЦТ ИП компоненте

Компонента	Опис
РЗК пин	Пин за двоструку намену. Када се користи са ОЦТ, пин се повезује на екстерни референтни отпорник да би израчунао калибрационе кодове за имплементацију потребне импедансе.
ОЦТ блок	Генерише и шаље калибрационе кодне речи у И/О бафер блокове.
ОЦТ логика	Прима калибрационе кодне речи серијски из ОЦТ блока и шаље калибрационе кодне речи паралелно са баферима.

РЗК Пин

Сваки ОЦТ блок има један РЗК пин.

• РЗК игле су игле двоструке намене. Ако пинови нису повезани са ОЦТ блоком, можете користити пинове као обичне И/О пинове.
• Калибрисани пинови морају имати исти ВЦЦИО волtagе као ОЦТ блок и РЗК пин. Калибрисани пинови повезани на исти ОЦТ блок морају имати исте вредности серијског и паралелног завршетка.
• Можете да примените ограничења локације на РЗК пинове да бисте одредили положај ОЦТ блока јер РЗК пин може бити повезан само са својим одговарајућим ОЦТ блоком.

ОЦТ Блоцк

ОЦТ блок је компонента која генерише калибрационе кодове за завршетак И/О. Током калибрације, ОЦТ одговара импеданси која се види на спољном отпорнику кроз рзкин порт. Затим, ОЦТ блок генерише две 16-битне кодне речи за калибрацију — једна реч калибрише серијски завршетак, а друга реч калибрише паралелни завршетак. Наменска магистрала шаље речи серијски у ОЦТ логику.

ОЦТ Логиц

ОЦТ блок шаље речи кода за калибрацију серијски ОЦТ логици преко портова сер_дата. Сигнал енсера, када се активира, одређује из ког ОЦТ блока да се прочитају речи кода за калибрацију. Кодне речи за калибрацију се затим баферују у логику серијског у паралелни помак. Након тога, с2плоад сигнал аутоматски потврђује да шаље калибрационе кодне речи паралелно са И/О баферима. Кодне речи за калибрацију активирају или деактивирају транзисторе у И/О блоку, који ће емулирати серијски или паралелни отпор како би одговарали импеданси.

Унутрашњост ОЦТ логике

ОЦТ Интел ФПГА ИП функционални опис

Да би испунили спецификацију ДДР меморије, Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаји подржавају серијски завршетак на чипу (РС ОЦТ) и паралелни завршетак на чипу (РТ ОЦТ) за једностране И/О стандарде. ОЦТ може бити подржан на било којој И/О банци. ВЦЦИО мора бити компатибилан за све И/О у датој банци. У Интел Стратик 10, Интел Арриа 10 или Интел Цицлоне 10 ГКС уређају постоји један ОЦТ блок у свакој И/О банци. Сваки ОЦТ блок захтева повезивање са екстерним референтним отпорником од 240 Ω преко РЗК пина.

РЗК пин дели исто ВЦЦИО напајање са И/О банком где се пин налази. РЗК пин је И/О пин са двоструком функцијом који можете да користите као обичан И/О ако не користите ОЦТ калибрацију. Када користите пин РЗК за ОЦТ калибрацију, РЗК пин повезује ОЦТ блок са уземљењем преко екстерног отпорника од 240 Ω. Следеће слике показују како су ОЦТ повезани у једну И/О колону (у низу). ОЦТ може да калибрише И/О који припада било којој банци, под условом да је банка у истој колони и испуњава волtagе захтеве. Пошто не постоје везе између колона, ОЦТ се може делити само ако пинови припадају истој И/О колони ОЦТ-а.

ОЦТ везе између банака

И/О колоне у Интел Куартус® Приме Пин планеру

Ова фигура је бившиampле. Распоред се разликује између различитих Интел Стратик 10, Интел Арриа 10 или Интел Цицлоне 10 ГКС уређаја.

Интерфејси режима напајања

ОЦТ ИП у режиму укључивања има два главна интерфејса

• Један улазни интерфејс који повезује ФПГА РЗК пад са ОЦТ блоком
• Излаз две 16-битне речи које се повезују на И/О бафере

ОЦТ интерфејси

Кориснички режим ОЦТ

Кориснички режим ОЦТ ради на исти начин као и ОЦТ режим укључивања, уз додатак могућности контроле од стране корисника.

ФСМ сигнали

Ова слика приказује машину коначног стања (ФСМ) у језгру која контролише наменске корисничке сигнале на ОЦТ блоку. ФСМ осигурава да ОЦТ блок калибрише или шаље контролне кодне речи према вашем захтеву.

Монтер не закључује ОЦТ у корисничком режиму. Ако желите да ваш ОЦТ блок користи ОЦТ функцију корисничког режима, морате да генеришете ОЦТ ИП. Међутим, због хардверских ограничења, можете користити само један ОЦТ ИП у корисничком режиму ОЦТ у свом дизајну.

Напомена: Једна ОЦТ ИП адреса може да контролише до 12 ОЦТ блокова.

ФСМ даје следеће сигнале

• сат
• ресетовати
• с2плоад
• цалибратион_буси
• цалибратион_схифт_буси
• цалибратион_рекуест

Напомена: Ови сигнали су доступни само у корисничком режиму, а не у режиму укључивања.

Повезане информације

ОЦТ Интел ФПГА ИП сигнали.
Пружа више информација о ФСМ сигналима.

Цоре ФСМ

ФСМ Флов

ФСМ државе

Држава	Опис
ИДЛЕ	Када поставите вектор цалибратион_рекуест, ФСМ прелази из стања ИДЛЕ у стање ЦАЛ. Задржите вектор цалибратион_рекуест на његовој вредности током два циклуса такта. Након два циклуса такта, ФСМ садржи копију вектора. Морате ресетовати вектор да бисте избегли поновно покретање процеса калибрације.
ЦАЛ	Током овог стања, ФСМ проверава који битови у вектору цалибратион_рекуест су потврђени и сервисира их. Одговарајући ОЦТ блокови започињу процес калибрације за који је потребно око 2,000 циклуса такта да се заврши. Када се калибрација заврши, сигнал цалибратион_буси се ослобађа.
Цхецк Маск бит	ФСМ проверава сваки бит у вектору да ли је бит постављен или не.

Држава	Опис
Схифт Маск бит	Ово стање једноставно прелази преко свих битова у вектору док не достигне 1.
Сериес Схифт	Ово стање серијски шаље завршни код из ОЦТ блока у терминску логику. Потребно је 32 циклуса да се заврши трансфер. Након сваког преноса, ФСМ проверава да ли постоје битова на чекању у вектору и сервисира их у складу са тим.
Бит на чекању за ажурирање	Регистар на чекању садржи битове који одговарају сваком ОЦТ блоку у ОЦТ Интел ФПГА ИП. Ово стање ажурира регистар на чекању ресетовањем сервисираног захтева.
ДОНЕ	Када се цалибратион_схифт_буси сигнал поништи, можете потврдити с2плоад аутоматски потврдити да бисте пренели нове кодове завршетка у бафере. Сигнал с2плоад потврђује најмање 25 нс. Због хардверских ограничења, не можете захтевати другу калибрацију док сви битови не уђу цалибратион_схифт_буси вектор су ниске.

ОЦТ Интел ФПГА ИП Десигн Екample

ОЦТ ИП може да генерише дизајн нпрampфајл који одговара истој конфигурацији изабраној за ИП. Дизајн прampле је једноставан дизајн који не циља никакву специфичну апликацију. Можете користити дизајн прampле као референца о томе како инстанцирати ИП. За генерисање дизајна нпрample fileс, укључите Генерате Екampле Дизајн у дијалогу Генератион током ИП генерисања.

Напомена: ОЦТ ИП не подржава ВХДЛ генерацију.

• Софтвер генерише _екampле_десигн директоријум заједно са ИП, где је назив ваше ИП адресе.
• Тхе _екampЛе_десигн директоријум садржи маке_кии_десигн.тцл скрипте.
• Тхе .ксис fileс су за интерну употребу током пројектовања нпрampсамо генерација. Не можете уређивати files.

Генерисање Интел Куартус® Приме Десигн Екample

Маке_кии_десигн.тцл скрипта генерише дизајн који се може синтетизовати нпрampле заједно са Интел Куартус® Приме пројектом, спремним за компилацију. Да бисте генерисали дизајн који се може синтетизовати, нпрampле, следите ове кораке.

1. Након генерисања ИП-а заједно са дизајном прample fileс, покрените следећу скрипту на командној линији: куартус_сх -т маке_кии_десигн.тцл.
2. Ако желите да наведете тачан уређај који ћете користити, користите следећу команду: куартус_сх -т маке_кии_десигн.тцл .

Скрипта генерише кии директоријум који садржи пројекат ед_синтх.кпф file. Овај пројекат можете отворити и компајлирати у софтверу Интел Куартус Приме.

ОЦТ Интел ФПГА ИП референце

ОЦТ Интел ФПГА ИП параметар подешавања

ОЦТ ИП параметри

Име	Валуе	Опис
Број ОЦТ блокова	1 до 12	Одређује број ОЦТ блокова који ће се генерисати. Подразумевана вредност је 1.
Користите уназад компатибилна имена портова	On Офф	Означите ово да бисте користили застарела имена највишег нивоа компатибилна са АЛТОЦТ ИП-ом. Овај параметар је подразумевано онемогућен.
ОЦТ режим	Повер уп Корисник	Одређује да ли ОЦТ може да контролише корисник или не. Подразумевана вредност је Повер-уп.
ОЦТ блок x режим калибрације	Сингле Двоструко ПОД	Одређује режим калибрације за ОЦТ. X одговара броју ОЦТ блока. Подразумевана вредност је Сингле.

ОЦТ Интел ФПГА ИП сигнали

Сигнали улазног интерфејса

Назив сигнала	Правац	Опис
рзкин	Инпут	Улазна веза са РЗК пада на ОЦТ блок. РЗК јастучић је повезан на спољни отпор. ОЦТ блок користи импеданцију повезану на рзкин порт као референцу за генерисање калибрационог кода. Овај сигнал је доступан за режиме укључивања и корисника.
сат	Инпут	Улазни сат за кориснички режим ОЦТ. Такт мора бити 20 МХз или мање.
ресетовати	Инпут	Улазни сигнал за ресетовање. Ресетовање је синхроно.
цалибратион_рекуест	Инпут	Улазни вектор за [НУМБЕР_ОФ_ОЦТ:0]. Сваки бит одговара ОЦТ блоку. Када је бит постављен на 1, одговарајући ОЦТ се калибрише, а затим серијски помера кодну реч у завршни логички блок. Захтев мора да се задржи два циклуса сата. Због хардверских ограничења, морате сачекати док вектор цалибратион_схифт_буси не буде нула док се не изда други захтев; у супротном ваш захтев неће бити обрађен.
цалибратион_схифт_буси	Излаз	Излазни вектор за [НУМБЕР_ОФ_ОЦТ:0] који показује који ОЦТ блок тренутно ради на калибрацији и премештању завршних кодова у завршни логички блок. Када је бит 1, то указује да ОЦТ блок калибрише и помера кодну реч у завршни логички блок.
цалибратион_буси	Излаз	Излазни вектор за [НУМБЕР_ОФ_ОЦТ:0] који показује који ОЦТ блок тренутно ради на калибрацији. Када је бит 1, то указује да се ОЦТ блок калибрише
окт_ _сериес_терминатион цонтрол[15:0]	Излаз	16-битни излазни сигнал, са у распону од 0 до 11. Овај сигнал се повезује на контролни порт за завршетак серије на улазно/излазном баферу. Овај порт шаље код за завршетак серије који калибрише Рs.
окт_ _параллел_терминатион_ цонтрол[15:0]	Излаз	16-битни излазни сигнал, са у распону од 0 до 11. Овај сигнал се повезује на контролни порт за паралелни завршетак на улазно/излазном баферу. Овај порт шаље код за паралелни завршетак који калибрише Рt.

КСФ Ассигнментс

Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаји имају следећа подешавања Интел Куартус Приме у вези са прекидом file (.ксф) задаци:

• ИНПУТ_ТЕРМИНАТИОН
• ОУТПУТ_ТЕРМИНАТИОН
• ТЕРМИНАТИОН_ЦОНТРОЛ_БЛОЦК
• РЗК_ГРОУП

КСФ Ассигнментс

КСФ Ассигнмент	Детаљи
ИНПУТ_ТЕРМИНАТИОН ОУТПУТ_ТЕРМИНАТИОН	Додељивање улазно/излазног завршетка специфицира вредност завршетка у омима на дотичном пину. Exampле:
	сет_инстанце_ассигнмент -наме ИНПУТ_ТЕРМИНАТИОН -то сет_инстанце_ассигнмент -наме ОУТПУТ_ТЕРМИНАТИОН -то
	Да бисте омогућили серијске/паралелне прикључне портове, укључите ове доделе, који одређују вредности серијског и паралелног завршетка за пинове. Обавезно повежите портове за контролу серијског завршетка и портове за контролу паралелног завршетка са ОЦТ Интел ФПГА ИП на ГПИО Интел ФПГА ИП. Exampле:
	сет_инстанце_ассигнмент -наме ИНПУТ_ТЕРМИНАТИОН “ПАРАЛЛЕЛ ОМ СА КАЛИБРАЦИЈОМ” -до сет_инстанце_ассигнмент -наме ОУТПУТ_ТЕРМИНАТИОН “СЕРИЕС ОМ СА КАЛИБРАЦИЈОМ” -до
ТЕРМИНАТИОН_ЦОНТРОЛ_БЛ ОК	Усмерава монтера да направи исправну везу од жељеног ОЦТ блока до наведених пинова. Ово додељивање је корисно када И/О бафери нису експлицитно инстанцирани и морате да повежете пинове са одређеним ОЦТ блоком. Exampле:
	сет_инстанце_ассигнмент -наме ТЕРМИНАТИОН_ЦОНТРОЛ_БЛОЦК -то
РЗК_ГРОУП	Овај задатак је подржан само на уређајима Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС. Овај додељивање креира ОЦТ ИП без модификације РТЛ-а. Монтер тражи име рзк пина у листи мрежа. Ако пин не постоји, инсталатер креира име пина заједно са ОЦТ ИП-ом и његовим одговарајућим везама. Ово вам омогућава да креирате групу пинова које ће калибрисати постојећи или непостојећи ОЦТ, а монтажер обезбеђује законитост дизајна. Exampле:
	сет_инстанце_ассигнмент -наме РЗК_ГРОУП -то

Завршетак може постојати на улазним и излазним баферима, а понекад и истовремено. Постоје два метода за повезивање пин група са ОЦТ блоком:

• Користите додељивање .ксф да бисте означили који пин (сабирница) је повезан са којим ОЦТ блоком. Можете користити задатак ТЕРМИНАТИОН_ЦОНТРОЛ_БЛОЦК или РЗК_ГРОУП. Први задатак повезује пин са ОЦТ инстанцираним у РТЛ-у, док други повезује пин са новокреираним ОЦТ-ом без модификације РТЛ-а.
• Инстанцирајте И/О бафер примитиве на највишем нивоу и повежите их са одговарајућим ОЦТ блоковима.

Напомена: Све И/О банке са истим ВЦЦИО могу да деле један ОЦТ блок чак и ако та одређена И/О банка има сопствени ОЦТ блок. Можете повезати било који број И/О пинова који подржавају калибрисани завршетак на ОЦТ блок. Уверите се да сте повезали И/О са компатибилном конфигурацијом на ОЦТ блок. Такође морате осигурати да ОЦТ блок и његови одговарајући И/О-ови имају исте вредности ВЦЦИО и серијског или паралелног завршетка. Са овим поставкама, Инсталатер поставља И/О и ОЦТ блок у исту колону. Софтвер Интел Куартус Приме генерише поруке упозорења ако на блок није повезан пин.

Ток миграције ИП-а за уређаје Арриа В, Цицлоне В и Стратик В

Ток ИП миграције вам омогућава да мигрирате АЛТОЦТ ИП уређаја Арриа В, Цицлоне В и Стратик В на ОЦТ Интел ФПГА ИП уређаја Интел Стратик 10, Интел Арриа 10 или Интел Цицлоне 10 ГКС. Ток миграције ИП-а конфигурише ОЦТ ИП тако да одговара подешавањима АЛТОЦТ ИП-а, омогућавајући вам да поново генеришете ИП.

Напомена: Ова ИП адреса подржава ток миграције ИП-а само у једном ОЦТ режиму калибрације. Ако користите режим двоструке или ПОД калибрације, не морате да мигрирате ИП.

Миграција вашег АЛТОЦТ ИП-а на ОЦТ Интел ФПГА ИП

Да бисте мигрирали своју АЛТОЦТ ИП на ОЦТ ИП, пратите ове кораке

1. Отворите свој АЛТОЦТ ИП у ИП каталогу.
2. У тренутно изабраној породици уређаја изаберите Стратик 10, Арриа 10 или Цицлоне 10 ГКС.
3. Кликните на Заврши да бисте отворили ОЦТ ИП у уређивачу параметара. Едитор параметара конфигурише ОЦТ ИП подешавања сличне АЛТОЦТ ИП подешавањима.
4. Ако постоје нека некомпатибилна подешавања између ова два, изаберите нова подржана подешавања.
5. Кликните на Заврши да бисте поново генерисали ИП.
6. Замените своју АЛТОЦТ ИП инстанцију у РТЛ-у са ОЦТ ИП-ом.

Напомена: Имена ОЦТ ИП портова се можда не подударају са именима АЛТОЦТ ИП портова. Стога, једноставна промена ИП имена у инстанцији није довољна.

ОЦТ Интел ФПГА ИП Упутство за употребу Архива

Ако верзија ИП језгра није наведена, примењује се кориснички водич за претходну верзију ИП језгра.

ИП Цоре верзија	Упутство за употребу
17.1	Упутство за коришћење Интел ФПГА ОЦТ ИП Цоре

Историја ревизија документа за ОЦТ Интел ФПГА ИП Упутство за употребу

Верзија документа	Интел Куартус Приме верзија	ИП верзија	Промене
2019.07.03	19.2	19.1	Додата подршка за Интел Стратик 10 уређаје. Ажурирана су следећа ИП имена: „Интел ФПГА ОЦТ“ до „ОЦТ Интел ФПГА ИП“  „Интел ФПГА ГПИО“ до „ГПИО Интел ФПГА ИП“ Ажуриран сигнал с2плоуд: Уклоњен је с2плоад из доступних корисничких сигнала. Ажурирани описи у вези с понашањем сигнала с2плоад.

 

Датум	Версион	Промене
новембар 2017	2017.11.06	Додата подршка за Интел Цицлоне 10 ГКС уређаје. Преименовано је Алтера ОЦТ ИП језгро у Интел ФПГА ОЦТ ИП језгро. Преименован Ксис у Платформ Десигнер. Ажуриран текст за додатно Интелово ребрендирање.
мај 2017	2017.05.08	Ребрендиран у Интел.
децембар 2015	2015.12.07	Промењене инстанце „мега функције“ у „ИП језгро“. Промењене инстанце Куартус ИИ да Куартус Приме. Разне измене садржаја и линкова за побољшање стила и јасноће.
август 2014	2014.08.18	Додате информације о ОЦТ калибрацији у корисничком режиму. Ажурирани сигнали и параметри ИП језгра: цоре_рзкин_екпорт промењено у рзкин цоре_сериес_терминатион_цонтрол_екпорт промењено у окт_ _сериес_терминатион цонтрол[15:0] цоре_параллел_терминатион_цонтрол_екпорт промењено у оцт_ _параллел_терминатион_цонтрол[15:0]
новембар 2013	2013.11.29	Првобитно издање.

ИД: 683708
верзија: 2019.07.03

Документи / Ресурси

интел ОЦТ ФПГА ИП [пдф] Упутство за кориснике ОЦТ ФПГА ИП, ОЦТ, ФПГА ИП

Референце

• Упутство за употребу