intel OCT FPGA IP

OCT Intel FPGA IP giver dig mulighed for dynamisk at kalibrere I/O med reference til en ekstern modstand. OCT IP forbedrer signalintegriteten, reducerer bordplads og er nødvendig for at kommunikere med eksterne enheder såsom hukommelsesgrænseflader. OCT IP er tilgængelig for Intel Stratix® 10, Intel Arria® 10 og Intel Cyclone® 10 GX-enheder. Hvis du migrerer design fra Stratix V-, Arria V- og Cyclone V-enheder, skal du migrere IP'en. For flere detaljer henvises til de relaterede oplysninger.

Relateret information

• Migrering af din ALTOCT IP til OCT Intel FPGA IP på side 13
  • Indeholder trin til at migrere din ALTOCT IP-kerne til OCT IP-kernen.
• Dynamic Calibrated On-Chip Termination (ALTOCT) IP Core brugervejledning
  • Giver information om ALTOCT IP-kernen.
• Introduktion til Intel FPGA IP Cores
  • Giver generel information om alle Intel FPGA IP-kerner, herunder parametrisering, generering, opgradering og simulering af IP-kerner.
• Oprettelse af versionsuafhængige IP- og platformdesigner-simuleringsscripts
  • Opret simuleringsscripts, der ikke kræver manuelle opdateringer til software- eller IP-versionsopgraderinger.
• Projektledelse bedste praksis
  • Retningslinjer for effektiv styring og portabilitet af dit projekt og IP files.
• OCT Intel FPGA IP Brugervejledning Arkiver på side 13
  • Giver en liste over brugervejledninger til tidligere versioner af OCTIntel FPGA IP.

OCT Intel FPGA IP-funktioner

OCT IP understøtter følgende funktioner

• Understøttelse af op til 12 on-chip terminations (OCT) blokke
• Understøttelse af kalibreret on-chip serieterminering (RS) og kalibreret on-chip parallel terminering (RT) på alle I/O-ben
• Kalibrerede termineringsværdier på 25 Ω og 50 Ω
• Understøttelse af OCT-kalibrering i opstarts- og brugertilstande

OCT Intel FPGA IP Overview

OCT IP Top-Level Diagram

Denne figur viser topniveaudiagrammet for OCT IP.

OCT IP-komponenter

Komponent	Beskrivelse
RZQ pin	Dual-purpose pin. Når det bruges med OCT, forbindes stiften til en ekstern referencemodstand for at beregne kalibreringskoderne for at implementere den nødvendige impedans.
OCT blok	Genererer og sender kalibreringskodeord til I/O-bufferblokkene.
OCT logik	Modtager kalibreringskodeordene serielt fra OCT-blokken og sender kalibreringskodeordene parallelt til bufferne.

RZQ Pin

Hver OCT-blok har en RZQ-stift.

• RZQ-stifter er stifter til to formål. Hvis stifterne ikke er forbundet til OCT-blokken, kan du bruge stifterne som almindelige I/O-stifter.
• Kalibrerede ben skal have samme VCCIO voltage som OCT-blokken og RZQ-stiften. Kalibrerede ben, der er forbundet til den samme OCT-blok, skal have samme serie- og paralleltermineringsværdier.
• Du kan anvende placeringsbegrænsninger på RZQ-benene for at bestemme placeringen af ​​OCT-blokken, fordi RZQ-stiften kun kan forbindes til dens tilsvarende OCT-blok.

OCT blok

OCT-blokken er en komponent, der genererer kalibreringskoder for at afslutte I/O'erne. Under kalibrering matcher OCT impedansen set på den eksterne modstand gennem rzqin-porten. Derefter genererer OCT-blokken to 16-bit kalibreringskodeord – det ene ord kalibrerer serietermineringen, og det andet ord kalibrerer den parallelle terminering. En dedikeret bus sender ordene serielt til OCT-logikken.

OCT logik

OCT-blokken sender kalibreringskodeordene serielt til OCT-logikken gennem ser_data-portene. Ensersignalet, når det udløses, specificerer fra hvilken OCT-blok, der skal læses kalibreringskodeordene. Kalibreringskodeordene bufres derefter i seriel-til-parallel-skift-logikken. Derefter hævder s2pload-signalet automatisk at sende kalibreringskodeordene parallelt til I/O-bufferne. Kalibreringskodeordene aktiverer eller deaktiverer transistorerne i I/O-blokken, som vil emulere serie- eller parallelmodstand for at matche impedansen.

Internaler i OCT Logic

OCT Intel FPGA IP funktionel beskrivelse

For at opfylde DDR-hukommelsesspecifikationerne understøtter Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX-enheder on-chip serieterminering (RS OCT) og on-chip parallel terminering (RT OCT) for single-ended I/O-standarder. OCT kan understøttes på enhver I/O-bank. VCCIO'en skal være kompatibel med alle I/O'er i en given bank. I en Intel Stratix 10-, Intel Arria 10- eller Intel Cyclone 10 GX-enhed er der en OCT-blok i hver I/O-bank. Hver OCT-blok kræver en tilknytning til en ekstern 240 Ω referencemodstand gennem en RZQ-ben.

RZQ-stiften deler den samme VCCIO-forsyning med I/O-banken, hvor stiften er placeret. En RZQ pin er en dobbelt funktion I/O pin, som du kan bruge som en almindelig I/O, hvis du ikke bruger OCT kalibrering. Når du bruger RZQ-stiften til OCT-kalibrering, forbinder RZQ-stiften OCT-blokken til jord gennem en ekstern 240 Ω-modstand. De følgende figurer viser, hvordan OCT'er er forbundet i en enkelt I/O-søjle (i en seriekæde). Et OCT kan kalibrere en I/O tilhørende enhver bank, forudsat at banken er i samme kolonne og opfylder vol.tage krav. Fordi der ikke er nogen forbindelser mellem kolonner, kan OCT kun deles, hvis stifterne tilhører den samme I/O-kolonne i OCT.

OCT Bank-til-Bank forbindelser

I/O-kolonner i Intel Quartus® Prime Pin Planner

Denne figur er en example. Layoutet varierer mellem forskellige Intel Stratix 10-, Intel Arria 10- eller Intel Cyclone 10 GX-enheder.

Grænseflader for opstartstilstand

OCT IP i opstartstilstand har to hovedgrænseflader

• En indgangsgrænseflade, der forbinder FPGA RZQ-puden til OCT-blokken
• To 16-bit ord output, der forbinder til I/O buffere

OCT-grænseflader

Brugertilstand OKT

Brugertilstand OCT fungerer på samme måde som opstarts-OCT-tilstand, med tilføjelsen af ​​brugerstyrbarhed.

FSM signaler

Denne figur viser en finite state-maskine (FSM) i kernen, der styrer de dedikerede brugersignaler på OCT-blokken. FSM sikrer, at OCT-blokken kalibrerer eller sender kontrollerende kodeord i henhold til din anmodning.

Montøren udleder ikke en brugertilstand OCT. Hvis du ønsker, at din OCT-blok skal bruge OCT-funktionen i brugertilstand, skal du generere OCT-IP'en. På grund af hardwarebegrænsninger kan du dog kun bruge én OCT IP i brugertilstand OCT i dit design.

Note: En enkelt OCT IP kan styre op til 12 OCT-blokke.

FSM giver følgende signaler

• ur
• nulstilles
• s2 upload
• calibration_busy
• calibration_shift_busy
• calibration_request

Note: Disse signaler er kun tilgængelige i brugertilstand og ikke i opstartstilstand.

Relateret information

OCT Intel FPGA IP-signaler.
Giver flere oplysninger om FSM-signalerne.

Kerne FSM

FSM Flow

FSM stater

Tilstand	Beskrivelse
LEDIG	Når du indstiller calibration_request-vektoren, flytter FSM'en fra IDLE-tilstand til CAL-tilstand. Hold calibration_request-vektoren ved sin værdi i to clock-cyklusser. Efter to clock-cyklusser indeholder FSM en kopi af vektoren. Du skal nulstille vektoren for at undgå genstart af kalibreringsprocessen.
CAL	Under denne tilstand kontrollerer FSM, hvilke bits i calibration_request vektoren, der blev hævdet, og servicerer dem. De tilsvarende OCT-blokke starter kalibreringsprocessen, der tager omkring 2,000 clock-cyklusser at fuldføre. Når kalibreringen er fuldført, frigives signalet calibration_busy.
Tjek maskebit	FSM kontrollerer hver bit i vektoren, om bitten er sat eller ej.

Tilstand	Beskrivelse
Shift Mask bit	Denne tilstand går ganske enkelt over alle bits i vektoren, indtil den rammer en 1.
Serieskift	Denne tilstand sender serielt termineringskoden fra OCT-blokken til termineringslogikken. Det tager 32 cyklusser at fuldføre overførslen. Efter hver overførsel kontrollerer FSM for eventuelle afventende bits i vektoren og servicerer dem i overensstemmelse hermed.
Opdatering afventer bit	Det ventende register indeholder bits, der svarer til hver OCT-blok i OCT Intel FPGA IP. Denne tilstand opdaterer det afventende register ved at nulstille den servicerede anmodning.
UDFØRT	Når signalet calibration_shift_busy er deasserteret, kan du hævde, at s2pload automatisk hævder at overføre de nye termineringskoder til bufferne. s2pload-signalet hævder i mindst 25 ns. På grund af hardwarebegrænsninger kan du ikke anmode om en ny kalibrering, før alle bits er ind calibration_shift_busy vektor er lav.

OCT Intel FPGA IP Design Example

OCT IP kan generere et design f.eksample, der matcher den samme konfiguration valgt for IP'en. Designet example er et simpelt design, der ikke er rettet mod nogen specifik applikation. Du kan bruge designet f.eksample som en reference til, hvordan man instansierer IP'en. For at generere designet f.eksample files, tænd for Generer eksample Design mulighed i dialogboksen Generering under IP-generering.

Note: OCT IP'en understøtter ikke VHDL-generering.

• Softwaren genererer _eksample_design bibliotek sammen med IP, hvor er navnet på din IP.
• De _eksampmappen le_design indeholder make_qii_design.tcl scripts.
• .qsys files er til internt brug under design exampkun generation. Du kan ikke redigere files.

Generering af Intel Quartus® Prime Design Example

Make_qii_design.tcl scriptet genererer et syntetiserbart design f.eksample sammen med et Intel Quartus® Prime-projekt, klar til kompilering. At generere et syntetiserbart design f.eksample, følg disse trin.

1. Efter generering af IP'en sammen med designet f.eksample files, kør følgende script ved kommandoprompten: quartus_sh -t make_qii_design.tcl.
2. Hvis du vil angive en nøjagtig enhed, der skal bruges, skal du bruge følgende kommando: quartus_sh -t make_qii_design.tcl .

Scriptet genererer en qii-mappe, der indeholder ed_synth.qpf-projektet file. Du kan åbne og kompilere dette projekt i Intel Quartus Prime-softwaren.

OCT Intel FPGA IP-referencer

OKT Intel FPGA IP-parameterindstillinger

OCT IP-parametre

Navn	Værdi	Beskrivelse
Antal OCT-blokke	1 til 12	Angiver antallet af OCT-blokke, der skal genereres. Standardværdien er 1.
Brug bagudkompatible portnavne	On Slukket	Marker dette for at bruge ældre topniveaunavne, der er kompatible med ALTOCT IP. Denne parameter er deaktiveret som standard.
OCT-tilstand	Tænd Bruger	Angiver, om OCT kan kontrolleres af brugeren eller ej. Standardværdien er Power-up.
OCT blok x kalibreringstilstand	Enkelt Dobbelt POD	Angiver kalibreringstilstanden for OCT. X svarer til nummeret på OCT-blokken. Standardværdien er Enkelt.

OCT Intel FPGA IP-signaler

Indgangsgrænsefladesignaler

Signal navn	Retning	Beskrivelse
rzqin	Input	Indgangsforbindelse fra RZQ-pad til OCT-blokken. RZQ pad er forbundet til en ekstern modstand. OCT-blokken bruger impedans forbundet til rzqin-porten som reference til at generere kalibreringskoden. Dette signal er tilgængeligt for opstart og brugertilstande.
ur	Input	Indtast ur for brugertilstand OCT. Uret skal være 20 MHz eller mindre.
nulstilles	Input	Input nulstillingssignal. Reset er synkront.
calibration_request	Input	Inputvektor for [NUMBER_OF_OCT:0]. Hver bit svarer til en OCT-blok. Når en bit er indstillet til 1, kalibrerer den tilsvarende OCT og skifter derefter kodeordet serielt ind i termineringslogikblokken. Anmodningen skal tilbageholdes i to urcyklusser. På grund af hardwarebegrænsninger skal du vente, indtil vektoren calibration_shift_busy er nul, indtil der udstedes en anden anmodning; ellers vil din anmodning ikke blive behandlet.
calibration_shift_busy	Produktion	Outputvektor for [NUMBER_OF_OCT:0], der angiver, hvilken OCT-blok der i øjeblikket arbejder på kalibrering og skifter termineringskoder til termineringslogikblokken. Når en bit er 1, indikerer det, at en OCT-blok kalibrerer og flytter kodeordet til termineringslogikblokken.
calibration_busy	Produktion	Outputvektor for [NUMBER_OF_OCT:0], der angiver, hvilken OCT-blok, der i øjeblikket arbejder på kalibrering. Når en bit er 1, indikerer det, at en OCT-blok er ved at kalibrere
okt_ _series_termineringskontrol[15:0]	Produktion	16-bit udgangssignal, med spænder fra 0 til 11. Dette signal forbindes til serietermineringskontrolporten på input/output bufferen. Denne port sender serietermineringskoden, der kalibrerer Rs.
okt_ _parallel_termination_ control[15:0]	Produktion	16-bit udgangssignal, med spænder fra 0 til 11. Dette signal forbindes til den parallelle termineringskontrolport på input/output bufferen. Denne port sender den parallelle termineringskode, der kalibrerer Rt.

QSF opgaver

Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX-enheder har følgende termineringsrelaterede Intel Quartus Prime-indstillinger file (.qsf) opgaver:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF opgaver

QSF opgave	Detaljer
INPUT_TERMINATION OUTPUT_TERMINATION	Input/output-termineringstildelingen angiver termineringsværdien i ohm på den pågældende pin. Exampdet:
	set_instance_assignment -navn INPUT_TERMINATION -til set_instance_assignment -navn OUTPUT_TERMINATION -til
	For at aktivere serie/parallelle termineringsporte skal du inkludere disse tildelinger, som specificerer serie- og paralleltermineringsværdierne for stifterne. Sørg for at tilslutte serietermineringskontrol- og parallelle termineringskontrolporte fra OCT Intel FPGA IP til GPIO Intel FPGA IP. Exampdet:
	set_instance_assignment -navn INPUT_TERMINATION "PARALLEL OHM MED KALIBRERING” -til set_instance_assignment -navn OUTPUT_TERMINATION "SERIES OHM MED KALIBRERING” -til
TERMINATION_CONTROL_BL OK	Instruerer montøren til at foretage den korrekte forbindelse fra den ønskede OCT-blok til de specificerede ben. Denne tildeling er nyttig, når I/O-buffere ikke er eksplicit instansieret, og du skal knytte stifterne til en specifik OCT-blok. Exampdet:
	set_instance_assignment -navn TERMINATION_CONTROL_BLOCK -til
RZQ_GROUP	Denne opgave understøttes kun i Intel Stratix 10-, Intel Arria 10- og Intel Cyclone 10 GX-enheder. Denne tildeling opretter en OCT IP uden at ændre RTL. Fitteren søger efter rzq pin-navnet i netlisten. Hvis pinden ikke findes, opretter montøren pinnavnet sammen med OCT IP'en og dens tilsvarende forbindelser. Dette giver dig mulighed for at oprette en gruppe stifter, der skal kalibreres af et eksisterende eller ikke-eksisterende OCT, og montøren sikrer lovligheden af ​​designet. Exampdet:
	set_instance_assignment -navn RZQ_GROUP -til

Opsigelse kan eksistere på input- og outputbuffere, og nogle gange samtidigt. Der er to metoder til at knytte pingrupper til en OCT-blok:

• Brug en .qsf-tildeling til at angive, hvilken pin (bus) der er knyttet til hvilken OCT-blok. Du kan bruge tildelingen TERMINATION_CONTROL_BLOCK eller RZQ_GROUP. Den førstnævnte tildeling forbinder en pin med en OCT instansieret i RTL'en, mens den sidstnævnte forbinder pinden med en nyoprettet OCT uden at ændre RTL'en.
• Instantiér I/O-bufferprimitiverne på det øverste niveau og forbind dem til de relevante OCT-blokke.

Note: Alle I/O-banker med den samme VCCIO kan dele en OCT-blok, selvom den pågældende I/O-bank har sin egen OCT-blok. Du kan tilslutte et hvilket som helst antal I/O-ben, der understøtter kalibreret terminering, til en OCT-blok. Sørg for, at du forbinder I/O'er med kompatibel konfiguration til en OCT-blok. Du skal også sikre dig, at OCT-blokken og dens tilsvarende I/O'er har samme VCCIO- og serie- eller paralleltermineringsværdier. Med disse indstillinger placerer montøren I/O'erne og OCT-blokken i samme kolonne. Intel Quartus Prime-softwaren genererer advarselsmeddelelser, hvis der ikke er nogen pin forbundet til blokken.

IP-migreringsflow for Arria V-, Cyclone V- og Stratix V-enheder

IP-migreringsflowet giver dig mulighed for at migrere ALTOCT IP'en for Arria V-, Cyclone V- og Stratix V-enheder til OCT Intel FPGA IP-enheden på Intel Stratix 10-, Intel Arria 10- eller Intel Cyclone 10 GX-enhederne. IP-migreringsflowet konfigurerer OCT IP'en til at matche indstillingerne for ALTOCT IP'en, så du kan genskabe IP'en.

Note: Denne IP understøtter kun IP-migreringsflowet i enkelt OCT-kalibreringstilstand. Hvis du bruger dobbelt- eller POD-kalibreringstilstand, behøver du ikke at migrere IP'en.

Migrering af din ALTOCT IP til OCT Intel FPGA IP

Følg disse trin for at migrere din ALTOCT IP til OCT IP

1. Åbn din ALTOCT IP i IP-kataloget.
2. I den aktuelt valgte enhedsfamilie skal du vælge Stratix 10, Arria 10 eller Cyclone 10 GX.
3. Klik på Udfør for at åbne OCT IP i parametereditoren. Parametereditoren konfigurerer OCT IP-indstillingerne svarende til ALTOCT IP-indstillingerne.
4. Hvis der er nogen inkompatible indstillinger mellem de to, skal du vælge nye understøttede indstillinger.
5. Klik på Udfør for at genskabe IP'en.
6. Udskift din ALTOCT IP-instansering i RTL med OCT IP.

Note: OCT IP-portnavnene matcher muligvis ikke ALTOCT IP-portnavnene. Derfor er det ikke tilstrækkeligt blot at ændre IP-navnet i instansieringen.

OCT Intel FPGA IP Brugervejledning Arkiver

Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion.

IP Core version	Brugervejledning
17.1	Intel FPGA OCT IP Core brugervejledning

Dokumentrevisionshistorik for OCT Intel FPGA IP Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2019.07.03	19.2	19.1	Tilføjet understøttelse af Intel Stratix 10-enheder. Opdaterede følgende IP-navne: "Intel FPGA OCT" til "OCT Intel FPGA IP"  "Intel FPGA GPIO" til "GPIO Intel FPGA IP" Opdaterede s2pload-signalet: Fjernede s2pload fra tilgængelige brugersignaler. Opdaterede beskrivelser vedrørende s2pload-signalets adfærd.

 

Dato	Version	Ændringer
november 2017	2017.11.06	Tilføjet understøttelse af Intel Cyclone 10 GX-enheder. Omdøbt Altera OCT IP-kerne til Intel FPGA OCT IP-kerne. Omdøbt Qsys til Platform Designer. Opdateret tekst for yderligere Intel-rebranding.
maj 2017	2017.05.08	Omdøbt som Intel.
december 2015	2015.12.07	Ændrede forekomster af "megafunktion" til "IP-kerne". Ændrede forekomster af Quartus II til Quartus Prime. Forskellige redigeringer af indhold og links for at forbedre stil og klarhed.
august, 2014	2014.08.18	Tilføjet information om OCT-kalibrering i brugertilstand. Opdaterede IP-kernesignaler og -parametre: core_rzqin_export ændret til rzqin core_series_termination_control_export ændret til okt_ _series_termineringskontrol[15:0] core_parallel_termination_control_export ændret til okt_ _parallel_termination_control[15:0]
november 2013	2013.11.29	Første udgivelse.

ID: 683708
Version: 2019.07.03

Dokumenter/ressourcer

intel OCT FPGA IP [pdfBrugervejledning OCT FPGA IP, OCT, FPGA IP

Referencer

• Brugermanual