intel OCT FPGA IP

OCT Intel FPGA IP дозволяє динамічно калібрувати вхід/вихід із посиланням на зовнішній резистор. OCT IP покращує цілісність сигналу, зменшує простір на платі та необхідний для зв’язку із зовнішніми пристроями, такими як інтерфейси пам’яті. IP OCT доступний для пристроїв Intel Stratix® 10, Intel Arria® 10 і Intel Cyclone® 10 GX. Якщо ви переносите проекти з пристроїв Stratix V, Arria V і Cyclone V, вам потрібно перенести IP-адресу. Для отримання додаткової інформації зверніться до відповідної інформації.

Пов'язана інформація

• Перенесення вашого ALTOCT IP на OCT Intel FPGA IP на сторінці 13
  • Надає кроки для міграції IP-ядра ALTOCT до IP-ядра OCT.
• Посібник користувача ядра IP з динамічним калібруванням на кристалі (ALTOCT).
  • Надає інформацію про ядро ​​ALTOCT IP.
• Вступ до Intel FPGA IP Cores
  • Надає загальну інформацію про всі IP-ядра Intel FPGA, включаючи параметризацію, генерацію, оновлення та імітацію IP-ядер.
• Створення незалежних від версій IP та сценаріїв моделювання Designer Platform
  • Створюйте сценарії моделювання, які не вимагають ручного оновлення програмного забезпечення або версії IP.
• Найкращі практики управління проектами
  • Рекомендації щодо ефективного управління та переносимості вашого проекту та IP files.
• Архів посібника користувача OCT Intel FPGA IP на сторінці 13
  • Надає список посібників користувача для попередніх версій OCTIntel FPGA IP.

Функції OCT Intel FPGA IP

IP OCT підтримує такі функції

• Підтримка до 12 блоків завершення на кристалі (OCT).
• Підтримка каліброваного послідовного завершення на кристалі (RS) і каліброваного паралельного завершення на кристалі (RT) на всіх контактах введення/виведення
• Калібровані кінцеві значення 25 Ω та 50 Ω
• Підтримка калібрування OCT у режимах увімкнення живлення та режимі користувача

OCT Intel FPGA IP Overview

Діаграма IP верхнього рівня OCT

На цьому малюнку показано діаграму верхнього рівня IP OCT.

IP-компоненти OCT

компонент	опис
Штифт RZQ	Шпилька подвійного призначення. При використанні з OCT контакт підключається до зовнішнього еталонного резистора для розрахунку кодів калібрування для реалізації необхідного імпедансу.
блок OCT	Генерує та надсилає кодові слова калібрування до буферних блоків введення/виведення.
Логіка OCT	Отримує кодові слова калібрування послідовно від блоку OCT і надсилає кодові слова калібрування паралельно до буферів.

Штифт RZQ

Кожен блок OCT має один контакт RZQ.

• Штифти RZQ є штифтами подвійного призначення. Якщо контакти не підключено до блоку OCT, ви можете використовувати їх як звичайні контакти вводу/виводу.
• Калібровані виводи повинні мати однаковий обсяг VCCIOtage як блок OCT і контакт RZQ. Калібровані штифти, підключені до одного блоку OCT, повинні мати однакові значення послідовного та паралельного завершення.
• Ви можете застосувати обмеження розташування до контактів RZQ, щоб визначити розміщення блоку OCT, оскільки контакт RZQ можна підключити лише до відповідного блоку OCT.

Блок OCT

Блок OCT — це компонент, який генерує коди калібрування для завершення операцій введення/виведення. Під час калібрування OCT відповідає імпедансу зовнішнього резистора через порт rzqin. Потім блок OCT генерує два 16-розрядних калібрувальних кодових слова — одне слово калібрує закінчення серії, а інше — паралельне закінчення. Спеціальна шина послідовно надсилає слова до логіки OCT.

Логіка OCT

Блок OCT послідовно надсилає кодові слова калібрування до логіки OCT через порти ser_data. Коли спрацьовує сигнал датчика, він визначає, з якого блоку OCT зчитувати калібрувальні кодові слова. Потім кодові слова калібрування буферизуються в логіці послідовного до паралельного перемикання передач. Після цього сигнал s2pload автоматично заявляє про надсилання кодових слів калібрування паралельно до буферів введення/виведення. Калібрувальні кодові слова активують або дезактивують транзистори в блоці вводу/виводу, який буде емулювати послідовний або паралельний опір відповідно до імпедансу.

Внутрішні елементи OCT Logic

OCT Intel FPGA IP Функціональний опис

Щоб відповідати специфікаціям пам’яті DDR, пристрої Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX підтримують послідовне завершення на кристалі (RS OCT) і паралельне завершення на кристалі (RT OCT) для односторонніх стандартів введення-виведення. OCT може підтримуватися в будь-якому банку вводу-виводу. VCCIO має бути сумісним для всіх вводів/виводів у даному банку. У пристрої Intel Stratix 10, Intel Arria 10 або Intel Cyclone 10 GX є один блок OCT у кожному банку вводу-виводу. Кожен блок OCT потребує зв’язку із зовнішнім опорним резистором 240 Ом через контакт RZQ.

Вивід RZQ поділяє те саме джерело живлення VCCIO з банком вводу/виводу, де розташований вивід. Штифт RZQ — це двофункціональний контакт вводу-виводу, який можна використовувати як звичайний вхід-вивід, якщо ви не використовуєте калібрування OCT. Коли ви використовуєте контакт RZQ для калібрування OCT, контакт RZQ з’єднує блок OCT із землею через зовнішній резистор 240 Ом. На наступних малюнках показано, як OCT з’єднані в одному стовпці вводу-виводу (у послідовному ланцюжку). OCT може калібрувати введення/виведення, що належить будь-якому банку, за умови, що банк знаходиться в тому самому стовпці та відповідає об’ємуtage вимоги. Оскільки між стовпцями немає зв’язків, OCT можна спільно використовувати, лише якщо контакти належать одному стовпцю вводу-виводу OCT.

З’єднання між банками OCT

Стовпці вводу/виводу в Intel Quartus® Prime Pin Planner

Ця фігура є ексample. Компонування різних пристроїв Intel Stratix 10, Intel Arria 10 або Intel Cyclone 10 GX відрізняється.

Інтерфейси режиму Power-Up

IP OCT у режимі увімкнення має два основні інтерфейси

• Один вхідний інтерфейс, що з’єднує панель RZQ FPGA з блоком OCT
• Виведення двох 16-бітних слів, які підключаються до буферів введення/виведення

Інтерфейси OCT

Режим користувача OCT

Режим OCT користувача працює так само, як і режим OCT увімкнення, з додаванням можливостей керування користувачем.

Сигнали FSM

На цьому малюнку показано кінцевий автомат (FSM) у ядрі, який керує спеціальними сигналами користувача в блоці OCT. FSM гарантує, що блок OCT калібрує або надсилає керуючі кодові слова відповідно до вашого запиту.

Інсталятор не робить висновок про OCT у режимі користувача. Якщо ви хочете, щоб ваш блок OCT використовував функцію OCT у режимі користувача, вам потрібно створити IP-адресу OCT. Однак через апаратні обмеження ви можете використовувати лише одну IP-адресу OCT у режимі користувача OCT у своєму проекті.

Примітка: Один IP OCT може контролювати до 12 блоків OCT.

FSM подає наступні сигнали

• годинник
• скинути
• s2pload
• calibration_busy
• calibration_shift_busy
• калібрування_запит

Примітка: Ці сигнали доступні лише в режимі користувача, а не в режимі ввімкнення.

Пов'язана інформація

IP-сигнали OCT Intel FPGA.
Надає більше інформації про сигнали FSM.

Основний FSM

Потік FSM

Штати ФШМ

Держава	опис
ПРОСТОЮЧИЙ	Коли ви встановлюєте вектор calibration_request, FSM переходить із стану IDLE у стан CAL. Зберігайте значення вектора calibration_request протягом двох тактів. Після двох тактів автоматичний автомат містить копію вектора. Необхідно скинути вектор, щоб уникнути повторного запуску процесу калібрування.
CAL	Під час цього стану FSM перевіряє, які біти у векторі calibration_request було встановлено, і обслуговує їх. Відповідні блоки OCT запускають процес калібрування, який займає близько 2,000 тактових циклів. Після завершення калібрування звільняється сигнал calibration_busy.
Перевірте біт маски	FSM перевіряє кожен біт у векторі, чи встановлений біт чи ні.

Держава	опис
Біт маски зсуву	Цей стан просто перебирає всі біти у векторі, поки не досягне 1.
Серія Shift	Цей стан послідовно надсилає код завершення з блоку OCT до логіки завершення. Для завершення передачі потрібно 32 цикли. Після кожної передачі FSM перевіряє будь-які незавершені біти у векторі та обслуговує їх відповідно.
Біт очікування оновлення	Регістр очікування містить біти, які відповідають кожному блоку OCT в OCT Intel FPGA IP. Цей стан оновлює незавершений реєстр шляхом скидання обслуговуваного запиту.
ГОТОВО	Коли сигнал calibration_shift_busy скасовується, ви можете підтвердити s2pload автоматично, щоб передати нові коди завершення в буфери. Сигнал s2pload стверджує щонайменше 25 нс. Через апаратні обмеження ви не можете надіслати запит на інше калібрування, доки не буде введено всі біти вектор calibration_shift_busy є низьким.

OCT Intel FPGA IP Design Example

IP OCT може генерувати дизайн exampфайл, який відповідає тій же конфігурації, вибраній для IP. Дизайн прample — це простий дизайн, який не націлений на жодну конкретну програму. Ви можете використовувати дизайн example як довідник про те, як створити екземпляр IP. Для створення дизайну напрample files, увімкніть Generate Example Параметр Design у діалоговому вікні Generation під час генерації IP.

Примітка: IP OCT не підтримує генерацію VHDL.

• Програмне забезпечення генерує _exampкаталог le_design разом з IP-адресою, де це ім'я вашого IP.
• The _exampКаталог le_design містить скрипти make_qii_design.tcl.
• .qsys files призначені для внутрішнього використання під час проектування напрampтільки покоління. Ви не можете редагувати files.

Створення Intel Quartus® Prime Design Example

Сценарій make_qii_design.tcl генерує дизайн, який можна синтезуватиampразом із проектом Intel Quartus® Prime, готовим до компіляції. Для створення синтезованого дизайну напрample, виконайте ці дії.

1. Після створення IP разом із дизайном example files, запустіть такий сценарій у командному рядку: quartus_sh -t make_qii_design.tcl.
2. Якщо ви хочете вказати точний пристрій для використання, скористайтеся такою командою: quartus_sh -t make_qii_design.tcl .

Сценарій створює каталог qii, який містить проект ed_synth.qpf file. Ви можете відкрити та скомпілювати цей проект у програмному забезпеченні Intel Quartus Prime.

OCT Intel FPGA IP References

Налаштування IP-параметрів Intel FPGA OCT

IP-параметри OCT

Ім'я	Значення	опис
Кількість блоків OCT	1 до 12	Визначає кількість блоків OCT, які мають бути згенеровані. Значення за замовчуванням: 1.
Використовуйте зворотно сумісні назви портів	On Вимкнено	Позначте це, щоб використовувати застарілі імена верхнього рівня, сумісні з IP-адресою ALTOCT. За замовчуванням цей параметр вимкнено.
режим OCT	Увімкніть живлення Користувач	Визначає, чи можна OCT контролювати користувачу. Значення за замовчуванням: Потужність.
блок OCT x режим калібрування	неодружений Двомісний POD	Визначає режим калібрування для OCT. X відповідає номеру блоку OCT. Значення за замовчуванням: неодружений.

IP-сигнали OCT Intel FPGA

Сигнали вхідного інтерфейсу

Назва сигналу	Напрямок	опис
rzqin	Введення	Вхідне з’єднання від панелі RZQ до блоку OCT. Панель RZQ підключена до зовнішнього опору. Блок OCT використовує імпеданс, підключений до порту rzqin, як еталон для створення коду калібрування. Цей сигнал доступний для режимів увімкнення та користувача.
годинник	Введення	Введіть годинник для режиму користувача OCT. Тактова частота має бути 20 МГц або менше.
скинути	Введення	Вхідний сигнал скидання. Скидання відбувається синхронно.
калібрування_запит	Введення	Вхідний вектор для [NUMBER_OF_OCT:0]. Кожен біт відповідає блоку OCT. Коли біт встановлено в 1, відповідний OCT калібрує, а потім послідовно переносить кодове слово в логічний блок завершення. Запит має зберігатися протягом двох тактів. Через апаратні обмеження ви повинні зачекати, доки вектор calibration_shift_busy не стане нульовим, поки не буде видано інший запит; інакше ваш запит не буде оброблено.
calibration_shift_busy	Вихід	Вихідний вектор для [NUMBER_OF_OCT:0], що вказує, який блок OCT зараз працює над калібруванням і передає коди завершення до логічного блоку завершення. Коли біт дорівнює 1, це вказує на те, що блок OCT калібрує та переносить кодове слово до логічного блоку завершення.
calibration_busy	Вихід	Вихідний вектор для [NUMBER_OF_OCT:0], що вказує, який блок OCT зараз працює над калібруванням. Коли біт дорівнює 1, це означає, що блок OCT калібрується
жовтень_ _series_termination control [15:0]	Вихід	16-бітний вихідний сигнал, с в діапазоні від 0 до 11. Цей сигнал підключається до порту керування завершенням серії на буфері введення/виведення. Цей порт надсилає код завершення серії, який калібрує Rs.
жовтень_ _parallel_termination_ control[15:0]	Вихід	16-бітний вихідний сигнал, с в діапазоні від 0 до 11. Цей сигнал підключається до порту керування паралельним закінченням на буфері введення/виведення. Цей порт надсилає код паралельного завершення, який калібрує Rt.

Завдання QSF

Пристрої Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX мають такі налаштування Intel Quartus Prime, пов’язані з завершенням роботи file (.qsf) призначення:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

Завдання QSF

Призначення QSF	Подробиці
INPUT_TERMINATION OUTPUT_TERMINATION	Призначення кінцевої точки вводу/виводу визначає значення кінцевої з’єднання в омах відповідного виводу. Exampле:
	set_instance_assignment -name INPUT_TERMINATION -до set_instance_assignment -name OUTPUT_TERMINATION -до
	Щоб увімкнути послідовні/паралельні кінцеві порти, додайте ці призначення, які вказують значення послідовного та паралельного завершення для контактів. Обов’язково під’єднайте порти керування завершенням серії та керування паралельним завершенням від OCT Intel FPGA IP до GPIO Intel FPGA IP. Exampле:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL ОМ З КАЛІБРУВАННЯМ» -до set_instance_assignment -name OUTPUT_TERMINATION “SERIES ОМ З КАЛІБРУВАННЯМ» -до
TERMINATION_CONTROL_BL OCK	Наказує установнику виконати належне з’єднання від потрібного блоку OCT до вказаних контактів. Це призначення корисне, коли буфери вводу/виводу не створені явно, і вам потрібно зв’язати контакти з певним блоком OCT. Exampле:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -до
RZQ_GROUP	Це призначення підтримується лише пристроями Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX. Це призначення створює IP-адресу OCT без зміни RTL. Монтажник шукає назву контакту rzq у списку з’єднань. Якщо штифт не існує, установник створює ім’я штифта разом із IP-адресою OCT і відповідними з’єднаннями. Це дозволяє створити групу штифтів, які будуть відкалібровані за допомогою існуючого чи неіснуючого OCT, а монтажник гарантує законність дизайну. Exampле:
	set_instance_assignment -name RZQ_GROUP -до

Завершення може існувати на вхідних і вихідних буферах, а іноді й одночасно. Існує два способи пов’язати групи контактів із блоком OCT:

• Використовуйте призначення .qsf, щоб вказати, який контакт (шина) пов’язаний з яким блоком OCT. Ви можете використовувати призначення TERMINATION_CONTROL_BLOCK або RZQ_GROUP. Перше призначення пов’язує контакт із OCT, створеним у RTL, тоді як останнє пов’язує контакт із щойно створеним OCT без зміни RTL.
• Створіть примітиви буфера вводу-виводу на верхньому рівні та підключіть їх до відповідних блоків OCT.

Примітка: Усі банки вводу/виводу з одним VCCIO можуть спільно використовувати один блок OCT, навіть якщо цей окремий банк вводу/виводу має власний блок OCT. До блоку OCT можна під’єднати будь-яку кількість контактів вводу-виводу, які підтримують каліброване закінчення. Переконайтеся, що ви підключаєте вводи-виходи із сумісною конфігурацією до блоку OCT. Ви також повинні переконатися, що блок OCT і відповідні йому входи/виходи мають однакові значення VCCIO та послідовного або паралельного завершення. З цими налаштуваннями установник розміщує блоки введення/виведення та OCT в одному стовпці. Програмне забезпечення Intel Quartus Prime генерує попередження, якщо до блоку не підключено контакт.

Потік міграції IP для пристроїв Arria V, Cyclone V і Stratix V

Потік міграції IP дозволяє перенести IP ALTOCT пристроїв Arria V, Cyclone V і Stratix V на OCT Intel FPGA IP пристроїв Intel Stratix 10, Intel Arria 10 або Intel Cyclone 10 GX. Потік міграції IP-адреси налаштовує IP-адресу OCT відповідно до налаштувань IP-адреси ALTOCT, що дозволяє відновити IP-адресу.

Примітка: Цей IP підтримує потік міграції IP лише в режимі калібрування одного OCT. Якщо ви використовуєте подвійний режим або режим калібрування POD, вам не потрібно переносити IP.

Перенесення вашого ALTOCT IP на OCT Intel FPGA IP

Щоб перенести IP-адресу ALTOCT на IP-адресу OCT, виконайте такі дії

1. Відкрийте свій ALTOCT IP у каталозі IP.
2. У поточному вибраному сімействі пристроїв виберіть Stratix 10, Arria 10 або Cyclone 10 GX.
3. Натисніть «Готово», щоб відкрити IP-адресу OCT у редакторі параметрів. Редактор параметрів налаштовує параметри IP-адреси OCT, подібно до параметрів IP-адреси ALTOCT.
4. Якщо між ними є будь-які несумісні налаштування, виберіть нові підтримувані налаштування.
5. Натисніть «Готово», щоб повторно створити IP.
6. Замініть екземпляр ALTOCT IP у RTL на IP OCT.

Примітка: Імена IP-портів OCT можуть не збігатися з іменами IP-портів ALTOCT. Тому просто змінити ім’я IP-адреси в екземплярі недостатньо.

Архів посібника користувача OCT Intel FPGA IP

Якщо версії ядра IP немає в списку, застосовується посібник користувача для попередньої версії ядра IP.

Версія IP Core	Посібник користувача
17.1	Посібник користувача Intel FPGA OCT IP Core

Історія версій документа для OCT Intel FPGA IP Посібник користувача

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
2019.07.03	19.2	19.1	Додано підтримку пристроїв Intel Stratix 10. Оновлено такі IP-імена: «Intel FPGA OCT» на «OCT Intel FPGA IP»  «Intel FPGA GPIO» на «GPIO Intel FPGA IP» Оновлено сигнал s2pload: Видалено s2pload із доступних сигналів користувача. Оновлені описи поведінки сигналу s2pload.

 

Дата	Версія	Зміни
Листопад 2017 року	2017.11.06	Додано підтримку пристроїв Intel Cyclone 10 GX. Перейменовано IP-ядро Altera OCT на Intel FPGA OCT IP-ядро. Qsys перейменовано на Platform Designer. Оновлений текст для додаткового ребрендингу Intel.
Травень 2017	2017.05.08	Перейменовано в Intel.
грудень 2015 р	2015.12.07	Змінено екземпляри «мегафункції» на «ядро IP». Змінені екземпляри Кварт II до Квартус Прайм. Різні редагування вмісту та посилань для покращення стилю та чіткості.
Серпень 2014 року	2014.08.18	Додано інформацію про калібрування OCT в режимі користувача. Оновлено основні IP-сигнали та параметри: core_rzqin_export змінено на rzqin core_series_termination_control_export змінено на жовтень_ _series_termination control [15:0] core_parallel_termination_control_export змінено на oct_ _parallel_termation_control[15:0]
Листопад 2013 року	2013.11.29	Початковий випуск.

ID: 683708
Версія: 2019.07.03

Документи / Ресурси

intel OCT FPGA IP [pdfПосібник користувача OCT FPGA IP, OCT, FPGA IP

Список літератури

• Посібник користувача