intel OCT FPGA IP

OCT Intel FPGA IP leidžia dinamiškai kalibruoti I/O, atsižvelgiant į išorinį rezistorių. OCT IP pagerina signalo vientisumą, sumažina plokštės erdvę ir yra būtinas norint susisiekti su išoriniais įrenginiais, tokiais kaip atminties sąsajos. OCT IP galima naudoti Intel Stratix® 10, Intel Arria® 10 ir Intel Cyclone® 10 GX įrenginiuose. Jei perkeliate dizainą iš Stratix V, Arria V ir Cyclone V įrenginių, turite perkelti IP. Norėdami gauti daugiau informacijos, žr. susijusią informaciją.

Susijusi informacija

• ALTOCT IP perkėlimas į OCT Intel FPGA IP 13 puslapyje
  • Pateikiami veiksmai, kaip perkelti ALTOC IP branduolį į UŠT IP branduolį.
• Dinaminio kalibruoto lusto nutraukimo (ALTOCT) IP pagrindinio vartotojo vadovas
  • Pateikiama informacija apie ALTOCT IP branduolį.
• Įvadas į Intel FPGA IP branduolius
  • Pateikiama bendra informacija apie visus Intel FPGA IP branduolius, įskaitant parametrų nustatymą, generavimą, atnaujinimą ir IP branduolių modeliavimą.
• Nuo versijos nepriklausomų IP ir platformos dizainerio modeliavimo scenarijų kūrimas
  • Kurkite modeliavimo scenarijus, kuriems nereikia rankiniu būdu atnaujinti programinės įrangos ar IP versijos atnaujinimų.
• Projektų valdymo geriausia praktika
  • Efektyvaus projekto ir IP valdymo ir perkeliamumo gairės files.
• OCT Intel FPGA IP vartotojo vadovo archyvai 13 puslapyje
  • Pateikiamas ankstesnių OCTIntel FPGA IP versijų vartotojo vadovų sąrašas.

OCT Intel FPGA IP funkcijos

OCT IP palaiko šias funkcijas

• Palaiko iki 12 on-chip terminalų (OCT) blokų
• Kalibruoto lusto serijos užbaigimo (RS) ir kalibruoto lusto lygiagrečiojo užbaigimo (RT) palaikymas visuose įvesties / išvesties kaiščiuose
• Kalibruotos galinės vertės 25 Ω ir 50 Ω
• UŠT kalibravimo palaikymas įjungimo ir vartotojo režimuose

OCT Intel FPGA IP Overview

OCT IP aukščiausio lygio diagrama

Šiame paveikslėlyje parodyta UŠT IP aukščiausio lygio diagrama.

UŠT IP komponentai

Komponentas	Aprašymas
RZQ kaištis	Dvigubos paskirties kaištis. Kai naudojamas su UŠT, kaištis jungiamas prie išorinio atskaitos rezistoriaus, kad būtų galima apskaičiuoti kalibravimo kodus, kad būtų įgyvendinta reikiama varža.
OCT blokas	Generuoja ir siunčia kalibravimo kodo žodžius į I/O buferio blokus.
UŠT logika	Gauna kalibravimo kodo žodžius nuosekliai iš UŠT bloko ir lygiagrečiai siunčia kalibravimo kodo žodžius į buferius.

RZQ Smeigtukas

Kiekvienas OCT blokas turi vieną RZQ kaištį.

• RZQ kaiščiai yra dvejopos paskirties kaiščiai. Jei kaiščiai nėra prijungti prie OCT bloko, galite naudoti kaiščius kaip įprastus įvesties / išvesties kaiščius.
• Kalibruoti kaiščiai turi turėti tą patį VCCIO tūrįtage kaip OCT blokas ir RZQ kaištis. Kalibruoti kaiščiai, prijungti prie to paties UŠT bloko, turi turėti tokias pačias serijos ir lygiagrečių galų vertes.
• Galite taikyti vietos apribojimus RZQ kaiščiams, kad nustatytumėte UŠT bloko vietą, nes RZQ kaištį galima prijungti tik prie atitinkamo OCT bloko.

OCT blokas

UŠT blokas yra komponentas, generuojantis kalibravimo kodus, kad užbaigtų įvesties / išvesties. Kalibravimo metu UŠT atitinka varžą, matomą ant išorinio rezistoriaus per rzqin prievadą. Tada UŠT blokas generuoja du 16 bitų kalibravimo kodo žodžius – vienas žodis kalibruoja serijos pabaigą, o kitas – lygiagrečią pabaigą. Speciali magistralė siunčia žodžius nuosekliai UŠT logikai.

UŠT logika

UŠT blokas nuosekliai siunčia kalibravimo kodo žodžius į UŠT logiką per ser_data prievadus. Įjungimo signalas nurodo, iš kurio UŠT bloko nuskaityti kalibravimo kodo žodžius. Tada kalibravimo kodo žodžiai yra įterpiami į nuoseklaus poslinkio į lygiagrečią logiką. Po to s2pload signalas automatiškai pareikalauja siųsti kalibravimo kodo žodžius lygiagrečiai įvesties/išvesties buferiams. Kalibravimo kodo žodžiai įjungia arba išjungia tranzistorius I/O bloke, kuris imituos nuoseklią arba lygiagrečią varžą, kad atitiktų varžą.

UŠT logikos vidinės dalys

OCT Intel FPGA IP funkcinis aprašymas

Kad atitiktų DDR atminties specifikacijas, „Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiai palaiko lusto serijos užbaigimą (RS OCT) ir lusto lygiagretųjį užbaigimą (RT OCT) vieno galo įvesties / išvesties standartams. UŠT gali būti palaikoma bet kuriame I/O banke. VCCIO turi būti suderinamas su visomis tam tikro banko įvestimis / išvestimis. „Intel Stratix 10“, „Intel Arria 10“ arba „Intel Cyclone 10 GX“ įrenginyje kiekviename įvesties / išvesties banke yra vienas OCT blokas. Kiekvienam OCT blokui reikalingas ryšys su išoriniu 240 Ω etaloniniu rezistoriumi per RZQ kaištį.

RZQ kaištis turi tą patį VCCIO tiekimą su įvesties / išvesties banku, kuriame yra kaištis. RZQ kaištis yra dviejų funkcijų įvesties / išvesties kaištis, kurį galite naudoti kaip įprastą įvesties / išvesties kištuką, jei nenaudojate UŠT kalibravimo. Kai naudojate RZQ kaištį OCT kalibravimui, RZQ kaištis sujungia OCT bloką su įžeminimu per išorinį 240 Ω rezistorių. Tolesniuose paveikslėliuose parodyta, kaip UŠT yra sujungtos viename įvesties / išvesties stulpelyje (rafinuota grandine). UŠT gali kalibruoti bet kuriam bankui priklausančią I/O, jei bankas yra tame pačiame stulpelyje ir atitinka tūrį.tage reikalavimus. Kadangi tarp stulpelių nėra jungčių, UŠT galima bendrinti tik tuo atveju, jei kaiščiai priklauso tai pačiai UŠT įvesties/išvesties kolonai.

UŠT Bankų tarpusavio ryšiai

Įvesties / išvesties stulpeliai „Intel Quartus® Prime Pin Planner“.

Šis skaičius yra buvęsample. Skirtingų Intel Stratix 10, Intel Arria 10 arba Intel Cyclone 10 GX įrenginių išdėstymas skiriasi.

Įjungimo režimo sąsajos

OCT IP įjungimo režimu turi dvi pagrindines sąsajas

• Viena įvesties sąsaja, jungianti FPGA RZQ padą su OCT bloku
• Du 16 bitų žodžių išvestis, jungiama prie įvesties / išvesties buferių

UŠT sąsajos

Vartotojo režimas OCT

Vartotojo režimas OCT veikia taip pat, kaip ir įjungimo OCT režimas, pridedant vartotojo valdymo galimybę.

FSM signalai

Šiame paveikslėlyje parodyta baigtinių būsenų mašina (FSM), esanti šerdyje, valdanti tam skirtus vartotojo signalus UŠT bloke. FSM užtikrina, kad UŠT blokas sukalibruotų arba siųstų valdymo kodo žodžius pagal jūsų prašymą.

Montuotojas nenurodo vartotojo režimo UŠT. Jei norite, kad jūsų UŠT blokas naudotų vartotojo režimo UŠT funkciją, turite sugeneruoti UŠT IP. Tačiau dėl aparatinės įrangos apribojimų savo dizaine galite naudoti tik vieną UŠT IP vartotojo režimu OCT.

Pastaba: Vienas OCT IP gali valdyti iki 12 UŠT blokų.

FSM teikia šiuos signalus

• laikrodis
• atstatyti
• s2pload
• kalibravimas_užimtas
• calibration_shift_busy
• kalibravimo_užklausa

Pastaba: Šie signalai pasiekiami tik vartotojo režimu, o ne įjungimo režimu.

Susijusi informacija

OCT Intel FPGA IP signalai.
Pateikiama daugiau informacijos apie FSM signalus.

Pagrindinė FSM

FSM srautas

FMV valstybės

valstybė	Aprašymas
TUŠTINGA	Kai nustatote kalibravimo_užklausos vektorių, FSM pereina iš IDLE būsenos į CAL būseną. Išlaikykite kalibravimo_užklausos vektoriaus vertę du laikrodžio ciklus. Po dviejų laikrodžio ciklų FSM yra vektoriaus kopija. Turite iš naujo nustatyti vektorių, kad išvengtumėte kalibravimo proceso iš naujo.
CAL	Šios būsenos metu FSM patikrina, kurie kalibravimo_paklausos vektoriaus bitai buvo patvirtinti, ir juos aptarnauja. Atitinkami UŠT blokai pradeda kalibravimo procesą, kuriam reikia maždaug 2,000 laikrodžio ciklų. Kai kalibravimas baigtas, signalas calibration_busy atleidžiamas.
Patikrinkite kaukės antgalį	FSM tikrina kiekvieną vektoriaus bitą, ar bitas nustatytas, ar ne.

valstybė	Aprašymas
Shift Mask bit	Ši būsena tiesiog pereina per visus vektoriaus bitus, kol pasiekia 1.
Serija Shift	Ši būsena nuosekliai siunčia užbaigimo kodą iš UŠT bloko į užbaigimo logiką. Perkėlimas užtrunka 32 ciklus. Po kiekvieno perdavimo FSM patikrina, ar vektoriuje nėra laukiančių bitų, ir atitinkamai juos aptarnauja.
Atnaujinimo laukiantis bitas	Laukiamame registre yra bitai, atitinkantys kiekvieną OCT Intel FPGA IP OCT bloką. Ši būsena atnaujina laukiantį registrą iš naujo nustatydama aptarnaujamą užklausą.
ATLIKTA	Kai signalas calibration_shift_busy panaikinamas, galite patvirtinti, kad s2pload automatiškai patvirtina, kad nauji nutraukimo kodai perkeliami į buferius. S2pload signalas veikia mažiausiai 25 ns. Dėl aparatinės įrangos apribojimų negalite prašyti kito kalibravimo, kol nebus įvesti visi bitai calibration_shift_busy vektorius yra žemas.

OCT Intel FPGA IP dizainas Example

UŠT IP gali sukurti dizainą, pvzample, kuris atitinka tą pačią konfigūraciją, pasirinktą IP. Dizainas, pvzample yra paprastas dizainas, kuris netaikomas jokiai konkrečiai programai. Galite naudoti dizainą pvzample kaip nuoroda, kaip sukurti IP. Norėdami sukurti dizainą, pvzample files, įjunkite Generate Example Design parinktis dialogo lange Generation IP generavimo metu.

Pastaba: UŠT IP nepalaiko VHDL generavimo.

• Programinė įranga sukuria _pvzample_design katalogas kartu su IP, kur yra jūsų IP pavadinimas.
• The _pvzample_design kataloge yra make_qii_design.tcl scenarijai.
• .qsys files yra skirtos vidaus naudojimui projektuojant, pvzamptik karta. Negalite redaguoti files.

„Intel Quartus® Prime Design Ex“ generavimasample

Make_qii_design.tcl scenarijus sukuria sintezuojamą dizainą, pvzample kartu su Intel Quartus® Prime projektu, paruoštu kompiliavimui. Norėdami sukurti sintezuojamą dizainą, pvzample, atlikite šiuos veiksmus.

1. Sugeneravus IP kartu su dizainu example files, komandų eilutėje paleiskite šį scenarijų: quartus_sh -t make_qii_design.tcl.
2. Jei norite nurodyti tikslų įrenginį, kurį norite naudoti, naudokite šią komandą: quartus_sh -t make_qii_design.tcl .

Scenarijus sukuria qii katalogą, kuriame yra ed_synth.qpf projektas file. Šį projektą galite atidaryti ir kompiliuoti naudodami „Intel Quartus Prime“ programinę įrangą.

OCT Intel FPGA IP nuorodos

OCT Intel FPGA IP parametrų nustatymai

OCT IP parametrai

Vardas	Vertė	Aprašymas
UŠT blokų skaičius	1 iki 12	Nurodo generuojamų UŠT blokų skaičių. Numatytoji reikšmė yra 1.
Naudokite atgalinius prievadų pavadinimus	On Išjungta	Pažymėkite tai, jei norite naudoti senus aukščiausio lygio pavadinimus, suderinamus su ALTOCT IP. Šis parametras pagal numatytuosius nustatymus yra išjungtas.
OCT režimas	Įjunkite maitinimą Vartotojas	Nurodo, ar UŠT yra vartotojo valdoma, ar ne. Numatytoji reikšmė yra Įjungimas.
OCT blokas x kalibravimo režimas	Vienišas Dvigubas POD	Nurodo UŠT kalibravimo režimą. X atitinka UŠT bloko numerį. Numatytoji reikšmė yra Vienišas.

OCT Intel FPGA IP signalai

Įvesties sąsajos signalai

Signalo pavadinimas	Kryptis	Aprašymas
rzqin	Įvestis	Įvesties jungtis iš RZQ padėklo į OCT bloką. RZQ padas yra prijungtas prie išorinės varžos. UŠT blokas naudoja varžą, prijungtą prie rzqin prievado, kaip nuorodą generuojant kalibravimo kodą. Šis signalas pasiekiamas įjungimo ir vartotojo režimams.
laikrodis	Įvestis	Įvesties laikrodis vartotojo režimui OCT. Laikrodis turi būti 20 MHz arba mažesnis.
atstatyti	Įvestis	Įvesties atstatymo signalas. Atstatymas yra sinchroninis.
kalibravimo_užklausa	Įvestis	[NUMBER_OF_OCT:0] įvesties vektorius. Kiekvienas bitas atitinka OCT bloką. Kai bitas nustatytas į 1, atitinkamas UŠT kalibruojamas, tada nuosekliai perkelia kodo žodį į užbaigimo loginį bloką. Užklausa turi būti palaikoma du laikrodžio ciklus. Dėl aparatinės įrangos apribojimų turite palaukti, kol vektorius calibration_shift_busy bus lygus nuliui, kol bus pateikta kita užklausa; kitu atveju jūsų prašymas nebus apdorotas.
calibration_shift_busy	Išvestis	[NUMBER_OF_OCT:0] išvesties vektorius, nurodantis, kuris OCT blokas šiuo metu dirba su kalibravimu ir perkelia užbaigimo kodus į užbaigimo loginį bloką. Kai bitas yra 1, tai rodo, kad OCT blokas kalibruoja ir perkelia kodo žodį į užbaigimo loginį bloką.
kalibravimas_užimtas	Išvestis	[NUMBER_OF_OCT:0] išvesties vektorius, nurodantis, kuris OCT blokas šiuo metu kalibruojamas. Kai bitas yra 1, tai rodo, kad OCT blokas kalibruojamas
spalis_ _series_termination control[15:0]	Išvestis	16 bitų išvesties signalas, su svyruoja nuo 0 iki 11. Šis signalas jungiasi prie serijos nutraukimo valdymo prievado įvesties/išvesties buferyje. Šis prievadas siunčia serijos užbaigimo kodą, kuris kalibruoja Rs.
spalis_ _parallel_termination_ control[15:0]	Išvestis	16 bitų išvesties signalas, su svyruoja nuo 0 iki 11. Šis signalas jungiasi prie lygiagrečiojo užbaigimo valdymo prievado įvesties/išvesties buferyje. Šis prievadas siunčia lygiagrečiojo užbaigimo kodą, kuris kalibruoja Rt.

QSF užduotys

„Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiai turi šiuos su nutraukimu susijusius „Intel Quartus Prime“ nustatymus file (.qsf) užduotys:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF užduotys

QSF užduotis	Detalės
INPUT_TERMINATION OUTPUT_TERMINATION	Įvesties / išvesties užbaigimo priskyrimas nurodo atitinkamo kaiščio pabaigos reikšmę omuose. ExampLe:
	set_instance_assignment -name INPUT_TERMINATION - į set_instance_assignment -name OUTPUT_TERMINATION - į
	Norėdami įjungti nuosekliuosius / lygiagrečiuosius užbaigimo prievadus, įtraukite šiuos priskyrimus, kurie nurodo kaiščių serijines ir lygiagrečias pabaigos reikšmes. Būtinai prijunkite serijos užbaigimo valdymo ir lygiagrečiojo užbaigimo valdymo prievadus iš OCT Intel FPGA IP prie GPIO Intel FPGA IP. ExampLe:
	set_instance_assignment -name INPUT_TERMINATION "PARALEL OHM SU KALIBRAVIMU“ -į set_instance_assignment -name OUTPUT_TERMINATION „SERIJA OHM SU KALIBRAVIMU“ -į
TERMINATION_CONTROL_BL OCK	Nurodo montuotoją tinkamai prijungti norimą OCT bloką prie nurodytų kaiščių. Šis priskyrimas yra naudingas, kai įvesties / išvesties buferiai nėra aiškiai sukurti ir jums reikia susieti kaiščius su konkrečiu UŠT bloku. ExampLe:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK - į
RZQ_GROUP	Ši užduotis palaikoma tik Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginiuose. Šis priskyrimas sukuria UŠT IP nekeičiant RTL. Montuotojas ieško rzq pin pavadinimo tinklų sąraše. Jei kaiščio nėra, montuotojas sukuria kaiščio pavadinimą kartu su UŠT IP ir atitinkamomis jungtimis. Tai leidžia jums sukurti kaiščių grupę, kurią kalibruos esama arba neegzistuojanti UŠT, o montuotojas užtikrina dizaino teisėtumą. ExampLe:
	set_instance_assignment -name RZQ_GROUP - į

Nutraukimas gali būti įvesties ir išvesties buferiuose, o kartais ir vienu metu. Yra du būdai, kaip susieti kaiščių grupes su UŠT bloku:

• Naudokite .qsf priskyrimą, kad nurodytumėte, kuris kaištis (bus) yra susietas su kuriuo UŠT bloku. Galite naudoti TERMINATION_CONTROL_BLOCK arba RZQ_GROUP užduotį. Pirmoji priskyrimas susieja kaištį su UŠT, pateiktu RTL, o antroji susieja kaištį su naujai sukurta UŠT nekeičiant RTL.
• Sukurkite I/O buferio primityvus aukščiausiame lygyje ir prijunkite juos prie atitinkamų UŠT blokų.

Pastaba: Visi I/O bankai, turintys tą patį VCCIO, gali bendrinti vieną UŠT bloką, net jei tas konkretus I/O bankas turi savo UŠT bloką. Prie UŠT bloko galite prijungti bet kokį skaičių įvesties / išvesties kaiščių, kurie palaiko kalibruotą užbaigimą. Įsitikinkite, kad prie UŠT bloko prijungėte suderinamos konfigūracijos I/O. Taip pat turite užtikrinti, kad UŠT blokas ir atitinkami įvesties / išvesties elementai turi tas pačias VCCIO ir serijos arba lygiagrečios pabaigos vertes. Naudodamas šiuos nustatymus, montuotojas įves/išėjimus ir UŠT bloką įdeda į tą patį stulpelį. „Intel Quartus Prime“ programinė įranga generuoja įspėjamuosius pranešimus, jei prie bloko nėra prijungto kaiščio.

IP migracijos srautas, skirtas Arria V, Cyclone V ir Stratix V įrenginiams

IP perkėlimo srautas leidžia perkelti Arria V, Cyclone V ir Stratix V įrenginių ALTOCT IP į Intel Stratix 10, Intel Arria 10 arba Intel Cyclone 10 GX įrenginių OCT Intel FPGA IP. IP perkėlimo srautas sukonfigūruoja UŠT IP, kad jis atitiktų ALTOCT IP parametrus, todėl galite atkurti IP.

Pastaba: Šis IP palaiko IP perkėlimo srautą tik vieno UŠT kalibravimo režimu. Jei naudojate dvigubo arba POD kalibravimo režimą, jums nereikia perkelti IP.

Jūsų ALTOCT IP perkėlimas į OCT Intel FPGA IP

Norėdami perkelti savo ALTOC IP į OCT IP, atlikite šiuos veiksmus

1. Atidarykite savo ALTOCT IP IP kataloge.
2. Šiuo metu pasirinktų įrenginių šeimoje pasirinkite Stratix 10, Arria 10 arba Cyclone 10 GX.
3. Spustelėkite Baigti, kad atidarytumėte OCT IP parametrų rengyklėje. Parametrų rengyklė sukonfigūruoja UŠT IP nustatymus, panašius į ALTOCT IP nustatymus.
4. Jei yra nesuderinamų parametrų, pasirinkite naujus palaikomus parametrus.
5. Spustelėkite Baigti, kad iš naujo sukurtumėte IP.
6. Pakeiskite savo ALTOC IP egzempliorių RTL į OCT IP.

Pastaba: OCT IP prievadų pavadinimai gali nesutapti su ALTOCT IP prievadų pavadinimais. Todėl vien IP pavadinimo pakeitimo egzemplioriuje neužtenka.

OCT Intel FPGA IP vartotojo vadovo archyvai

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

IP pagrindinė versija	Vartotojo vadovas
17.1	Intel FPGA OCT IP Core vartotojo vadovas

Dokumento peržiūros istorija, skirta OCT Intel FPGA IP vartotojo vadove

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2019.07.03	19.2	19.1	Pridėtas „Intel Stratix 10“ įrenginių palaikymas. Atnaujinti šie IP pavadinimai: „Intel FPGA OCT“ į „OCT Intel FPGA IP“  „Intel FPGA GPIO“ į „GPIO Intel FPGA IP“ Atnaujintas s2pload signalas: Pašalintas s2pload iš galimų vartotojo signalų. Atnaujinti s2pload signalo veikimo aprašymai.

 

Data	Versija	Pakeitimai
2017 m. lapkritis	2017.11.06	Pridėtas Intel Cyclone 10 GX įrenginių palaikymas. Altera OCT IP branduolys pervadintas į Intel FPGA OCT IP branduolį. Qsys pervadintas į Platform Designer. Atnaujintas tekstas, skirtas papildomam „Intel“ prekės ženklo keitimui.
2017 m. gegužės mėn	2017.05.08	Pervadintas į Intel.
2015 m. gruodžio mėn	2015.12.07	Pakeisti „mega function“ atvejai į „IP core“. Pakeisti atvejai Kvartas II į Quartus Prime. Įvairūs turinio ir nuorodų pakeitimai, siekiant pagerinti stilių ir aiškumą.
2014 m. rugpjūčio mėn	2014.08.18	Pridėta informacija apie UŠT kalibravimą vartotojo režimu. Atnaujinti IP pagrindiniai signalai ir parametrai: core_rzqin_export pakeistas į rzqin core_series_termination_control_export pakeista į spalis_ _series_termination control[15:0] core_parallel_termination_control_export pakeistas į oct_ _parallel_termination_control[15:0]
2013 m. lapkritis	2013.11.29	Pradinis išleidimas.

ID: 683708
Versija: 2019.07.03

Dokumentai / Ištekliai

intel OCT FPGA IP [pdfVartotojo vadovas OCT FPGA IP, OCT, FPGA IP

Nuorodos

• Vartotojo vadovas