intel OCT FPGA IP

OCT Intel FPGA IP vam omogoča dinamično umerjanje V/I glede na zunanji upor. OCT IP izboljša celovitost signala, zmanjša prostor na plošči in je potreben za komunikacijo z zunanjimi napravami, kot so pomnilniški vmesniki. OCT IP je na voljo za naprave Intel Stratix® 10, Intel Arria® 10 in Intel Cyclone® 10 GX. Če selite načrte iz naprav Stratix V, Arria V in Cyclone V, morate preseliti IP. Za več podrobnosti glejte povezane informacije.

Povezane informacije

• Selitev vašega ALTOCT IP na OCT Intel FPGA IP na strani 13
  • Zagotavlja korake za selitev vašega jedra IP ALTOCT v jedro IP OCT.
• Uporabniški priročnik za IP Core Dynamic Calibrated On-Chip Termination (ALTOCT).
  • Zagotavlja informacije o jedru IP ALTOCT.
• Uvod v jedra IP Intel FPGA
  • Zagotavlja splošne informacije o vseh jedrih IP Intel FPGA, vključno s parametriranjem, generiranjem, nadgradnjo in simulacijo jeder IP.
• Ustvarjanje simulacijskih skriptov IP in oblikovalca platforme, neodvisnih od različic
  • Ustvarite simulacijske skripte, ki ne zahtevajo ročnih posodobitev programske opreme ali nadgradenj različic IP.
• Najboljše prakse projektnega vodenja
  • Smernice za učinkovito upravljanje in prenosljivost vašega projekta in IP files.
• OCT Intel FPGA IP User Guide Arhivi na strani 13
  • Ponuja seznam uporabniških priročnikov za prejšnje različice OCTIntel FPGA IP.

Funkcije OCT Intel FPGA IP

OCT IP podpira naslednje funkcije

• Podpora za do 12 zaključnih blokov na čipu (OCT).
• Podpora za kalibriran serijski zaključek na čipu (RS) in kalibriran vzporedni zaključek na čipu (RT) na vseh V/I zatičih
• Umerjene zaključne vrednosti 25 Ω in 50 Ω
• Podpora za kalibracijo OCT v načinu za vklop in v uporabniškem načinu

OCT Intel FPGA IP Overview

OCT IP diagram najvišje ravni

Ta slika prikazuje diagram najvišje ravni OCT IP.

Komponente OCT IP

Komponenta	Opis
zatič RZQ	Dvonamenski žebljiček. Pri uporabi z OCT se zatič poveže z zunanjim referenčnim uporom za izračun umeritvenih kod za izvedbo zahtevane impedance.
OCT blok	Generira in pošlje kodne besede za umerjanje v bloke vmesnega pomnilnika V/I.
OCT logika	Prejema kalibracijske kodne besede serijsko iz bloka OCT in pošilja kalibracijske kodne besede vzporedno medpomnilnikom.

RZQ Pin

Vsak blok OCT ima en zatič RZQ.

• Zatiči RZQ so dvonamenski zatiči. Če zatiči niso povezani z blokom OCT, jih lahko uporabite kot običajne V/I zatiče.
• Umerjeni zatiči morajo imeti enak VCCIO voltage kot blok OCT in zatič RZQ. Umerjeni zatiči, priključeni na isti blok OCT, morajo imeti enake serijske in vzporedne zaključne vrednosti.
• Omejitve lokacije lahko uporabite za zatiče RZQ, da določite postavitev bloka OCT, ker je zatič RZQ mogoče povezati samo z ustreznim blokom OCT.

Blok OCT

Blok OCT je komponenta, ki generira kalibracijske kode za zaključek V/I. Med kalibracijo se OCT ujema z impedanco, ki jo vidimo na zunanjem uporu skozi vrata rzqin. Nato blok OCT generira dve 16-bitni umeritveni kodni besedi – ena beseda kalibrira zaključek serije in druga beseda kalibrira vzporedni zaključek. Namensko vodilo zaporedno pošilja besede v logiko OCT.

Logika OCT

Blok OCT pošilja kodne besede za umerjanje zaporedno v logiko OCT prek vrat ser_data. Signal enserja, ko se sproži, določa, iz katerega bloka OCT naj se preberejo kodne besede za umerjanje. Besede kalibracijske kode se nato shranijo v logiko serijskega in vzporednega prestavljanja. Po tem signal s2pload samodejno zahteva pošiljanje kodnih besed za umerjanje vzporedno V/I medpomnilnikom. Kodne besede za umerjanje aktivirajo ali deaktivirajo tranzistorje v V/I bloku, ki bo posnemal zaporedno ali vzporedno upornost, da se bo ujemal z impedanco.

Notranjost logike OCT

Funkcionalni opis OCT Intel FPGA IP

Da bi izpolnili specifikacijo pomnilnika DDR, naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX podpirajo serijsko zaključevanje na čipu (RS OCT) in vzporedno zaključevanje na čipu (RT OCT) za enostranske V/I standarde. OCT je lahko podprt v kateri koli V/I banki. VCCIO mora biti združljiv z vsemi V/I v določeni banki. V napravi Intel Stratix 10, Intel Arria 10 ali Intel Cyclone 10 GX je v vsaki V/I banki en blok OCT. Vsak blok OCT zahteva povezavo z zunanjim referenčnim uporom 240 Ω prek zatiča RZQ.

Zatič RZQ si deli isto napajanje VCCIO z V/I banko, kjer je zatič. Zatič RZQ je zatič z dvojno funkcijo V/I, ki ga lahko uporabljate kot običajni V/I, če ne uporabljate kalibracije OCT. Ko za kalibracijo OCT uporabite zatič RZQ, zatič RZQ poveže blok OCT z ozemljitvijo prek zunanjega upora 240 Ω. Naslednje slike prikazujejo, kako so OCT-ji povezani v enem I/O stolpcu (v verižni verigi). OCT lahko kalibrira V/I, ki pripada kateri koli banki, pod pogojem, da je banka v istem stolpcu in izpolnjuje vol.tage zahteve. Ker med stolpci ni povezav, je OCT mogoče deliti le, če nožice pripadajo istemu V/I stolpcu OCT.

ČDO povezave med bankami

V/I stolpci v Intel Quartus® Prime Pin Planner

Ta številka je bivšiample. Postavitev se razlikuje med različnimi napravami Intel Stratix 10, Intel Arria 10 ali Intel Cyclone 10 GX.

Vmesniki načina vklopa

IP OCT v načinu vklopa ima dva glavna vmesnika

• En vhodni vmesnik, ki povezuje ploščo FPGA RZQ z blokom OCT
• Dva 16-bitna besedna izhoda, ki se povežeta z V/I medpomnilniki

Vmesniki OCT

Uporabniški način OCT

Uporabniški način OCT deluje na enak način kot način OCT ob vklopu, z dodatkom nadzora uporabnika.

FSM signali

Ta slika prikazuje končni stroj (FSM) v jedru, ki nadzoruje namenske uporabniške signale v bloku OCT. FSM zagotavlja, da blok OCT kalibrira ali pošlje kontrolne kodne besede glede na vašo zahtevo.

Montažer ne izpelje OCT v uporabniškem načinu. Če želite, da vaš blok OCT uporablja funkcijo OCT uporabniškega načina, morate ustvariti IP OCT. Vendar pa lahko zaradi omejitev strojne opreme v svoji zasnovi uporabite samo en IP OCT v uporabniškem načinu OCT.

Opomba: Posamezen IP OCT lahko nadzoruje do 12 blokov OCT.

FSM zagotavlja naslednje signale

• ura
• ponastaviti
• s2pload
• calibration_busy
• calibration_shift_busy
• calibration_request

Opomba: Ti signali so na voljo le v uporabniškem načinu in ne v načinu vklopa.

Povezane informacije

OCT Intel FPGA IP signali.
Zagotavlja več informacij o signalih FSM.

Jedro FSM

Pretok FSM

države FDM

Država	Opis
PRAZNEGA DELA	Ko nastavite vektor calibration_request, se FSM premakne iz stanja IDLE v stanje CAL. Ohranite vektor calibration_request na njegovi vrednosti dva takta. Po dveh taktih FSM vsebuje kopijo vektorja. Vektor morate ponastaviti, da se izognete ponovnemu zagonu postopka umerjanja.
KAL	Med tem stanjem FSM preveri, kateri biti v vektorju calibration_request so bili uveljavljeni, in jih servisira. Ustrezni bloki OCT začnejo postopek umerjanja, ki traja približno 2,000 taktov. Po končani kalibraciji se sprosti signal calibration_busy.
Preverite masko	FSM preveri vsak bit v vektorju, ali je bit nastavljen ali ne.

Država	Opis
Shift Mask bit	To stanje preprosto preleti vse bite v vektorju, dokler ne doseže 1.
Serija Shift	To stanje serijsko pošilja zaključno kodo iz bloka OCT v zaključno logiko. Za dokončanje prenosa je potrebnih 32 ciklov. Po vsakem prenosu FSM preveri morebitne čakajoče bite v vektorju in jih ustrezno servisira.
Bit v teku posodobitve	Čakajoči register vsebuje bite, ki ustrezajo vsakemu bloku OCT v OCT Intel FPGA IP. To stanje posodobi čakajoči register s ponastavitvijo servisirane zahteve.
KONČANO	Ko je signal calibration_shift_busy razveljavljen, lahko potrdite, da s2pload samodejno potrdi, da prenese nove zaključne kode v medpomnilnike. Signal s2pload vztraja vsaj 25 ns. Zaradi omejitev strojne opreme ne morete zahtevati druge kalibracije, dokler niso vstavljeni vsi biti vektor calibration_shift_busy so nizki.

OCT Intel FPGA IP Design Example

IP OCT lahko ustvari načrt exampdatoteko, ki se ujema z isto konfiguracijo, izbrano za IP. Dizajn example je preprost dizajn, ki ne cilja na nobeno posebno aplikacijo. Lahko uporabite dizajn example kot referenca o tem, kako ustvariti IP. Za ustvarjanje dizajna nprample files, vklopite Generate Example Možnost načrtovanja v pogovornem oknu Generacija med generiranjem IP-ja.

Opomba: OCT IP ne podpira generiranja VHDL.

• Programska oprema ustvari _example_design imenik skupaj z IP, kjer je ime vašega IP-ja.
• The _exampImenik le_design vsebuje skripte make_qii_design.tcl.
• .qsys fileso za interno uporabo med načrtovanjem nprample generacija. Ne morete urejati files.

Ustvarjanje Intel Quartus® Prime Design Example

Skript make_qii_design.tcl ustvari načrt, ki ga je mogoče sintetizirati, nprampskupaj s projektom Intel Quartus® Prime, pripravljenim za prevajanje. Za ustvarjanje oblikovanja, ki ga je mogoče sintetizirati, nprample, sledite tem korakom.

1. Po generiranju IP-ja skupaj z zasnovo example files, v ukazni vrstici zaženite naslednji skript: quartus_sh -t make_qii_design.tcl.
2. Če želite določiti točno napravo za uporabo, uporabite naslednji ukaz: quartus_sh -t make_qii_design.tcl .

Skript ustvari imenik qii, ki vsebuje projekt ed_synth.qpf file. Ta projekt lahko odprete in prevedete v programski opremi Intel Quartus Prime.

Reference OCT Intel FPGA IP

Nastavitve parametrov IP Intel FPGA OCT

Parametri OCT IP

Ime	Vrednost	Opis
Število blokov OCT	1 do 12	Podaja število blokov OCT, ki bodo ustvarjeni. Privzeta vrednost je 1.
Uporabite nazaj združljiva imena vrat	On Izključeno	Označite to, če želite uporabiti podedovana imena najvišje ravni, združljiva z ALTOCT IP. Ta parameter je privzeto onemogočen.
način OCT	Vklopite Uporabnik	Podaja, ali lahko OCT upravlja uporabnik ali ne. Privzeta vrednost je Vklop.
OCT blok x kalibracijski način	Samski Dvojno POD	Določa način umerjanja za OCT. X ustreza številki bloka OCT. Privzeta vrednost je Samski.

OCT Intel FPGA IP signali

Signali vhodnega vmesnika

Ime signala	Smer	Opis
rzqin	Vnos	Vhodna povezava od plošče RZQ do bloka OCT. Blazinica RZQ je povezana z zunanjim uporom. Blok OCT uporablja impedanco, povezano z vrati rzqin, kot referenco za ustvarjanje kode za umerjanje. Ta signal je na voljo za vklop in uporabniške načine.
ura	Vnos	Vhodna ura za uporabniški način OCT. Ura mora biti 20 MHz ali manj.
ponastaviti	Vnos	Vhodni ponastavitveni signal. Ponastavitev je sinhrona.
calibration_request	Vnos	Vhodni vektor za [NUMBER_OF_OCT:0]. Vsak bit ustreza bloku OCT. Ko je bit nastavljen na 1, se ustrezni OCT umeri, nato pa serijsko premakne kodno besedo v zaključni logični blok. Zahtevo je treba hraniti dva cikla ure. Zaradi omejitev strojne opreme morate počakati, da je vektor calibration_shift_busy enak nič, dokler ni izdana druga zahteva; sicer vaša zahteva ne bo obdelana.
calibration_shift_busy	Izhod	Izhodni vektor za [NUMBER_OF_OCT:0], ki kaže, kateri blok OCT trenutno dela na kalibraciji in prestavlja zaključne kode na zaključni logični blok. Ko je bit 1, to pomeni, da blok OCT umerja in premakne kodno besedo v zaključni logični blok.
calibration_busy	Izhod	Izhodni vektor za [NUMBER_OF_OCT:0], ki kaže, kateri blok OCT trenutno izvaja kalibracijo. Ko je bit 1, to pomeni, da se blok OCT umerja
okt_ _series_termination control [15:0]	Izhod	16-bitni izhodni signal, z v razponu od 0 do 11. Ta signal se poveže z vrati za nadzor zaključka serije na vhodno/izhodnem medpomnilniku. Ta vrata pošljejo zaključno kodo serije, ki kalibrira Rs.
okt_ _parallel_termination_control [15:0]	Izhod	16-bitni izhodni signal, z v razponu od 0 do 11. Ta signal se poveže z vzporednimi zaključnimi kontrolnimi vrati na vhodno/izhodnem medpomnilniku. Ta vrata pošljejo vzporedno zaključno kodo, ki kalibrira Rt.

Naloge QSF

Naprave Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX imajo naslednje nastavitve Intel Quartus Prime, povezane s prekinitvijo file (.qsf) dodelitve:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_SKUPINA

Naloge QSF

Naloga QSF	Podrobnosti
INPUT_TERMINATION OUTPUT_TERMINATION	Dodelitev zaključka vhoda/izhoda določa vrednost zaključka v ohmih na zadevnem zatiču. Example:
	set_instance_assignment -name INPUT_TERMINATION -do set_instance_assignment -name OUTPUT_TERMINATION -do
	Če želite omogočiti zaporedna/vzporedna zaključna vrata, vključite te dodelitve, ki določajo zaporedne in vzporedne zaključne vrednosti za nožice. Prepričajte se, da ste povezali krmilna vrata za serijsko zaključevanje in za vzporedno zaključevanje iz OCT Intel FPGA IP na GPIO Intel FPGA IP. Example:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL OHM S KALIBRACIJO” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM S KALIBRACIJO” -to
TERMINATION_CONTROL_BL OCK	Usmerja monterja, naj izvede pravilno povezavo od želenega bloka OCT do navedenih zatičev. Ta dodelitev je uporabna, kadar V/I medpomnilniki niso eksplicitno instancirani in morate zatiče povezati z določenim blokom OCT. Example:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -do
RZQ_SKUPINA	Ta dodelitev je podprta samo v napravah Intel Stratix 10, Intel Arria 10 in Intel Cyclone 10 GX. Ta dodelitev ustvari IP OCT brez spreminjanja RTL. Montažer išče ime pina rzq na seznamu omrežij. Če pin ne obstaja, Monter ustvari ime pin-a skupaj z IP OCT in njegovimi ustreznimi povezavami. To vam omogoča, da ustvarite skupino zatičev, ki jih kalibrira obstoječi ali neobstoječi OCT, Monter pa zagotovi zakonitost zasnove. Example:
	dodelitev_primerka_nastavi -ime RZQ_GROUP -do

Prekinitev lahko obstaja na vhodnih in izhodnih medpomnilnikih in včasih hkrati. Obstajata dva načina za povezovanje skupin zatičev z blokom OCT:

• Uporabite dodelitev .qsf, da označite, kateri pin (vodilo) je povezan s katerim blokom OCT. Uporabite lahko dodelitev TERMINATION_CONTROL_BLOCK ali RZQ_GROUP. Prva dodelitev poveže pin z OCT, instanciranim v RTL, medtem ko slednja poveže pin z novo ustvarjenim OCT brez spreminjanja RTL.
• Instanciirajte primitive V/I medpomnilnika na najvišji ravni in jih povežite z ustreznimi bloki OCT.

Opomba: Vse V/I banke z istim VCCIO lahko delijo en blok OCT, tudi če ima ta določena V/I banka svoj blok OCT. Na blok OCT lahko povežete poljubno število V/I zatičev, ki podpirajo kalibriran zaključek. Zagotovite, da povežete V/I z združljivo konfiguracijo z blokom OCT. Zagotoviti morate tudi, da imajo blok OCT in njegovi ustrezni V/I enake vrednosti VCCIO in serijske ali vzporedne zaključne vrednosti. S temi nastavitvami Monter postavi V/I in blok OCT v isti stolpec. Programska oprema Intel Quartus Prime generira opozorilna sporočila, če na blok ni priključen noben zatič.

Potek migracije IP za naprave Arria V, Cyclone V in Stratix V

Tok selitve IP vam omogoča selitev ALTOCT IP naprav Arria V, Cyclone V in Stratix V na OCT Intel FPGA IP naprav Intel Stratix 10, Intel Arria 10 ali Intel Cyclone 10 GX. Selitveni tok IP konfigurira IP OCT tako, da se ujema z nastavitvami IP-ja ALTOCT, kar vam omogoča ponovno generiranje IP-ja.

Opomba: Ta IP podpira tok selitve IP samo v načinu umerjanja z enim OCT. Če uporabljate dvojni način ali način kalibracije POD, vam IP ni treba preseliti.

Selitev vašega ALTOCT IP na OCT Intel FPGA IP

Če želite svoj IP ALTOCT preseliti na IP OCT, sledite tem korakom

1. Odprite svoj ALTOCT IP v katalogu IP.
2. V trenutno izbrani družini naprav izberite Stratix 10, Arria 10 ali Cyclone 10 GX.
3. Kliknite Dokončaj, da odprete IP OCT v urejevalniku parametrov. Urejevalnik parametrov konfigurira nastavitve IP OCT podobno kot nastavitve IP ALTOCT.
4. Če obstajajo nezdružljive nastavitve med obema, izberite nove podprte nastavitve.
5. Kliknite Dokončaj, da ponovno ustvarite IP.
6. Zamenjajte svoj primerek IP ALTOCT v RTL z IP OCT.

Opomba: Imena vrat IP OCT se morda ne ujemajo z imeni vrat IP ALTOCT. Zato preprosto spreminjanje imena IP v instanciaciji ne zadostuje.

Arhiv uporabniškega priročnika OCT Intel FPGA IP

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica IP Core	Uporabniški priročnik
17.1	Uporabniški priročnik za Intel FPGA OCT IP Core

Zgodovina revizij dokumenta za OCT Intel FPGA IP uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2019.07.03	19.2	19.1	Dodana podpora za naprave Intel Stratix 10. Posodobljena naslednja imena IP: »Intel FPGA OCT« v »OCT Intel FPGA IP«  »Intel FPGA GPIO« v »GPIO Intel FPGA IP« Posodobljen signal s2pload: Odstranjen s2pload iz razpoložljivih uporabniških signalov. Posodobljeni opisi glede obnašanja signala s2pload.

 

Datum	Različica	Spremembe
november 2017	2017.11.06	Dodana podpora za naprave Intel Cyclone 10 GX. Preimenovano jedro Altera OCT IP v jedro Intel FPGA OCT IP. Qsys preimenovan v Platform Designer. Posodobljeno besedilo za dodatno preimenovanje Intel.
maj 2017	2017.05.08	Preimenovan v Intel.
december 2015	2015.12.07	Spremenjeni primerki »mega funkcije« v »jedro IP«. Spremenjeni primerki Quartus II do Quartus Prime. Različna urejanja vsebin in povezav za izboljšanje sloga in jasnosti.
avgust 2014	2014.08.18	Dodane informacije o kalibraciji OCT v uporabniškem načinu. Posodobljeni so jedrni signali in parametri IP: core_rzqin_export spremenjen v rzqin core_series_termination_control_export spremenjeno v okt_ _series_termination control [15:0] core_parallel_termination_control_export spremenjen v oct_ _parallel_termination_control[15:0]
november 2013	2013.11.29	Začetna izdaja.

ID: 683708
Različica: 2019.07.03

Dokumenti / Viri

intel OCT FPGA IP [pdf] Uporabniški priročnik OCT FPGA IP, OCT, FPGA IP

Reference

• Uporabniški priročnik